半導(dǎo)體芯片及包括該半導(dǎo)體芯片的半導(dǎo)體集成電路的制作方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體芯片，其包括適于產(chǎn)生具有預(yù)定電平的內(nèi)電壓的內(nèi)電壓產(chǎn)生電路，適于采用所述內(nèi)電壓執(zhí)行預(yù)定操作的目標(biāo)內(nèi)部電路，以及控制電路，所述控制電路適于基于由所述目標(biāo)內(nèi)部電路產(chǎn)生的操作結(jié)果信號檢測所述目標(biāo)內(nèi)部電路的操作速度，并基于檢測到的操作速度產(chǎn)生控制信號，其中用于目標(biāo)內(nèi)部電路的內(nèi)電壓的電壓電平基于所述控制信號進行控制。
【專利說明】半導(dǎo)體芯片及包括該半導(dǎo)體芯片的半導(dǎo)體集成電路
[0001]相關(guān)申請的交叉引用
[0002]本申請要求于2013年10月8日提交的申請?zhí)枮?0-2012-0119837的韓國專利申請的優(yōu)先權(quán)，該韓國專利申請以參閱方式全文并入本申請。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明的示例實施方案涉及半導(dǎo)體設(shè)計技術(shù)，并更具體地涉及采用內(nèi)電壓的半導(dǎo)體芯片和包括該半導(dǎo)體芯片的半導(dǎo)體集成電路(1C)。

【背景技術(shù)】
[0004]通常，被封裝以包括一個半導(dǎo)體芯片的二維(2D)結(jié)構(gòu)的半導(dǎo)體IC在提高集成度方面顯示出限制。為了提高集成度，提出了被封裝以包括多個半導(dǎo)體芯片的三維(3D)結(jié)構(gòu)的半導(dǎo)體1C。3D結(jié)構(gòu)的半導(dǎo)體IC可以通過垂直堆疊多個半導(dǎo)體芯片在相同的空間內(nèi)實現(xiàn)最大的集成度。這種3D結(jié)構(gòu)的半導(dǎo)體IC包括多個區(qū)域，并且每個區(qū)域獨立操作。一種存儲器，例如動態(tài)隨機存取存儲器(DRAM)，將在下文中作為一個示例進行描述。
[0005]圖1是概念性說明包括在傳統(tǒng)3D結(jié)構(gòu)中的存儲器裝置的多個區(qū)域的圖示。
[0006]參考圖1，存儲器裝置10、20和30每個可包括存儲器區(qū)域和控制電路，該控制電路用于控制存儲器區(qū)域的操作。存儲器區(qū)域可以包括較高概念的存儲器區(qū)域，并且較高概念的存儲器區(qū)域可包括較低概念的存儲器區(qū)域。
[0007]如圖1中(A)所示，存儲器裝置10可以包括多個通道CHO至CHy，以及用于控制通道CHO至CHy的操作的通道控制電路CH_CTRL。每個通道CHO至CHy可以包括多個存儲列(rank) RKO至RKx，以及用于控制存儲列RKO至RKx的存儲列控制電路RK_CTRL。每個存儲列RKO至RKx可包括多個內(nèi)存庫組(bankgroup) BGO至BGm以及用于控制內(nèi)存庫組BGO至BGm的內(nèi)存庫組控制電路BG_CTRL。每個內(nèi)存庫組BGO至BGm可包括多個內(nèi)存庫(bank) BKO至BKn，以及用于控制內(nèi)存庫BKO至BKn的內(nèi)存庫控制電路BK_CTRL。在此，每個標(biāo)號m、n、X和y可為整數(shù)。
[0008]如圖1中(B)所示，存儲器裝置20可以包括多個存儲列RKO至RKx，以及用于控制存儲列RKO至RKx的操作的存儲列控制電路RK_CTRL。每個存儲列RKO至RKx可包括多個內(nèi)存庫組BGO至BGm以及用于控制內(nèi)存庫組BGO至BGm的操作的內(nèi)存庫組控制電路BG_CTRL。每個內(nèi)存庫組BGO至BGm可包括多個內(nèi)存庫BKO至BKn以及用于控制內(nèi)存庫BKO至BKn的內(nèi)存庫控制電路BK_CTRL。
[0009]如圖1中(C)所示，存儲器裝置30可以包括多個內(nèi)存庫組BGO至BGm以及用于控制內(nèi)存庫組BGO至BGm的內(nèi)存庫組控制電路BG_CTRL。每個內(nèi)存庫組BGO至BGm可包括多個內(nèi)存庫BKO至BKn以及用于控制內(nèi)存庫BKO至BKn的內(nèi)存庫控制電路BK_CTRL。
[0010]如上文所述，存儲器裝置10、20和30可以選擇性地包括作為具有較高概念的存儲器區(qū)域的通道、存儲列、內(nèi)存庫組，并可選擇性地包括作為具有較低概念的存儲器區(qū)域的存儲列、內(nèi)存庫組和內(nèi)存庫。
[0011]然而，這種傳統(tǒng)3D結(jié)構(gòu)的存儲器裝置的一個問題是當(dāng)存儲器區(qū)域具有不同的進程、電壓和溫度(PVT)特性時，存儲器區(qū)域之間的異步操作速度可能不同。此外，由于當(dāng)每個存儲器區(qū)域的操作速度被同步時操作速度被調(diào)至最低操作速度，存儲器裝置的總體操作速度可會被降低。


【發(fā)明內(nèi)容】

[0012]多個實施方案針對半導(dǎo)體芯片，其中操作速度可被控制并且可對每個區(qū)域執(zhí)行同步；多個實施方案也針對包括該半導(dǎo)體芯片的半導(dǎo)體1C。
[0013]在一個實施方案中，半導(dǎo)體芯片包括內(nèi)電壓產(chǎn)生電路、目標(biāo)內(nèi)部電路以及控制電路；該內(nèi)電壓產(chǎn)生電路適于產(chǎn)生具有預(yù)定電平的內(nèi)電壓；該目標(biāo)內(nèi)部電路適于采用內(nèi)電壓執(zhí)行預(yù)定操作；而該控制電路適于基于由目標(biāo)內(nèi)部電路產(chǎn)生的操作結(jié)果信號檢測目標(biāo)內(nèi)部電路的操作速度，并基于檢測結(jié)果產(chǎn)生控制信號；其中基于控制信號控制用于目標(biāo)內(nèi)部電路的內(nèi)電壓的電壓電平?？刂齐娐房梢园ú僮魉俣葯z測單元和控制信號產(chǎn)生單元，該操作速度檢測單元適于在測試模式下基于目標(biāo)內(nèi)部電路的操作開始信號和操作結(jié)果信號檢測操作速度，并且產(chǎn)生對應(yīng)于所檢測到的操作速度的操作速度檢測信號；該控制信號生成單元適于在測試模式下基于操作速度檢測信號生成控制信號。操作開始信號可以在測試模式中從外部接收或者從控制電路產(chǎn)生。半導(dǎo)體芯片還包括適合用于存儲控制信號的存儲電路。該存儲電路包括寄存器電路或熔絲電路。內(nèi)電壓產(chǎn)生電路可以包括參考電壓產(chǎn)生單元和內(nèi)電壓產(chǎn)生單元，該參考電壓產(chǎn)生單元適于產(chǎn)生參考電壓，其具有基于控制信號進行控制的電壓電平；該內(nèi)電壓產(chǎn)生單元適于產(chǎn)生對應(yīng)于參考電壓的內(nèi)電壓。
[0014]在一個實施方案中，半導(dǎo)體芯片包括多個內(nèi)電壓產(chǎn)生電路、多個存儲器區(qū)域以及控制電路；該多個內(nèi)電壓產(chǎn)生電路適于產(chǎn)生多個內(nèi)電壓并基于多個控制信號分別控制內(nèi)電壓的電壓電平；該多個存儲器區(qū)域適于采用各自的內(nèi)電壓執(zhí)行數(shù)據(jù)讀取操作；而該控制電路適于基于從存儲器區(qū)域讀取的多個數(shù)據(jù)檢測各自的存儲器區(qū)域的操作速度，并基于各自的檢測到的操作速度產(chǎn)生控制信號?？刂齐娐房梢园ú僮魉俣葯z測單元和控制信號產(chǎn)生單元，該操作速度檢測單元適于在測試模式下基于讀取命令和各自的讀取數(shù)據(jù)檢測操作速度，并產(chǎn)生對應(yīng)于各自的讀取數(shù)據(jù)的多個操作速度檢測信號；該控制信號產(chǎn)生單元適于基于各自的操作速度檢測信號產(chǎn)生控制信號。其中讀取命令在測試模式下由外部接收或者由控制電路產(chǎn)生。每個內(nèi)電壓產(chǎn)生電路可以包括參考電壓產(chǎn)生單元和內(nèi)電壓產(chǎn)生單元，該參考電壓產(chǎn)生單兀適于產(chǎn)生相應(yīng)的參考電壓，該相應(yīng)的參考電壓具有基于相應(yīng)的控制信號進行控制的電壓電平；該內(nèi)電壓產(chǎn)生單元適于根據(jù)相應(yīng)的參考電壓產(chǎn)生相應(yīng)的內(nèi)電壓。該半導(dǎo)體芯片可進一步包括適于分別存儲控制信號的多個存儲電路。每個存儲電路包括寄存器電路或熔絲電路。每個存儲器區(qū)域可包括內(nèi)存庫、內(nèi)存庫組、存儲列和通道中的任何一個。
[0015]在一個實施方案中，具有多個堆疊的半導(dǎo)體芯片的半導(dǎo)體IC包括第一半導(dǎo)體芯片、第二半導(dǎo)體芯片和第三半導(dǎo)體芯片；該第一半導(dǎo)體芯片包括多個第一內(nèi)電壓產(chǎn)生電路和多個第一存儲器區(qū)域，該多個第一內(nèi)電壓產(chǎn)生電路適于產(chǎn)生分別提供給各自的第一存儲器區(qū)域的多個第一內(nèi)電壓，并基于多個第一控制信號控制第一內(nèi)電壓的電壓電平，該多個第一存儲器區(qū)域適于采用第一內(nèi)電壓執(zhí)行數(shù)據(jù)讀取操作；該第二半導(dǎo)體芯片包括多個第二內(nèi)電壓產(chǎn)生電路和多個第二存儲器區(qū)域，該多個第二內(nèi)電壓產(chǎn)生電路適于產(chǎn)生分別提供給各自的第二存儲器區(qū)域的多個第二內(nèi)電壓，并基于多個第二控制信號控制第二內(nèi)電壓的電壓電平，該多個第二存儲器區(qū)域適于采用第二內(nèi)電壓執(zhí)行數(shù)據(jù)讀取操作；而該第三半導(dǎo)體芯片包括控制電路，其適于基于從第一半導(dǎo)體芯片讀取的多個第一數(shù)據(jù)和從第二半導(dǎo)體芯片讀取的多個第二數(shù)據(jù)檢測各自的第一存儲器區(qū)域和第二存儲器區(qū)域的操作速度，并基于各自的檢測到的操作速度產(chǎn)生第一控制信號和第二控制信號。該控制電路可以包括:操作速度檢測單元，其適于在測試模式下采用基于讀取命令、各自讀取的第一數(shù)據(jù)和各自讀取的第二數(shù)據(jù)來檢測各自的操作速度，并產(chǎn)生對應(yīng)于各自讀取的第一數(shù)據(jù)和各自讀取的第二數(shù)據(jù)的多個操作速度檢測信號；和控制信號產(chǎn)生單元，其基于各自的操作速度檢測信號產(chǎn)生第一控制信號和第二控制信號。讀取命令可以在測試模式下由外部接收或者由控制電路產(chǎn)生。每個第一內(nèi)電壓產(chǎn)生電路可以包括:第一參考電壓產(chǎn)生單元，其適于產(chǎn)生相應(yīng)的第一參考電壓，該相應(yīng)的第一參考電壓具有基于相應(yīng)的第一控制信號進行控制的電壓電平；和第一內(nèi)電壓產(chǎn)生單元，其適于根據(jù)相應(yīng)的第一參考電壓產(chǎn)生相應(yīng)的第一內(nèi)電壓。每個第二內(nèi)電壓產(chǎn)生電路可以包括:第二參考電壓產(chǎn)生單元，其適于產(chǎn)生相應(yīng)的第二參考電壓，該相應(yīng)的第二參考電壓具有基于相應(yīng)的第二控制信號進行控制的電壓電平；和第二內(nèi)電壓產(chǎn)生單元，其適于根據(jù)相應(yīng)的第二參考電壓產(chǎn)生相應(yīng)的第二內(nèi)電壓。

【專利附圖】

【附圖說明】
[0016]圖1是概念性說明包括在3D結(jié)構(gòu)的半導(dǎo)體集成電路(IC)內(nèi)的多個區(qū)域的圖示。
[0017]圖2是說明根據(jù)本發(fā)明第一實施方案的3D結(jié)構(gòu)的半導(dǎo)體IC的圖示。
[0018]圖3是圖2所示的第一存儲器芯片的示例的詳細圖示。
[0019]圖4是圖3所示的控制電路的詳細圖示。
[0020]圖5是圖2所示的第一存儲器芯片的另一個示例的詳細圖示。
[0021]圖6是說明根據(jù)本發(fā)明第二實施方案的3D結(jié)構(gòu)的半導(dǎo)體IC的圖示。
[0022]圖7是圖6所示的控制芯片以及第一和第二存儲器芯片的詳細圖示。
[0023]圖8和9是說明包括在圖7所示的3D結(jié)構(gòu)的半導(dǎo)體IC內(nèi)的多個存儲器區(qū)域的控制的圖示。

【具體實施方式】
[0024]在下文將參照附圖更詳細地描述多個實施方案。然而，本發(fā)明可以以不同的形式實施，并且不應(yīng)被理解為限于本文所述的實施方案。更確切地說，這些實施方案的提供是為了使本發(fā)明全面和完整，同時向本領(lǐng)域技術(shù)人員完整完全地表達本發(fā)明的范圍。在本發(fā)明公開的內(nèi)容中，附圖標(biāo)記直接對應(yīng)于本發(fā)明多個附圖和實施方案中的類似部件。
[0025]附圖不必按比例繪制，并且在一些情況下，可以放大比例以清楚地說明實施方案的特征。在說明書中采用了特定的術(shù)語。這些術(shù)語用于描述本發(fā)明，而不是用于限定概念或限制本發(fā)明的范圍。
[0026]同樣應(yīng)注意，在說明書中，“和/或”表示在“和/或”之前和之后的一個或更多組件都包括在內(nèi)。此外，“連接/聯(lián)接”表示一個組件不僅直接聯(lián)接到另一個組件，也表示其通過中間組件間接地聯(lián)接到另一個組件。另外，只要沒有在句中明確說明，單數(shù)形式可以包括復(fù)數(shù)形式。此外，在說明書中采用的“包括/包含”表示存在或增加一個或更多組件、步驟、操作和元件。
[0027]根據(jù)本發(fā)明的實施方案的半導(dǎo)體IC通過以如SRAM的存儲器裝置為例進行描述。
[0028]圖2是說明根據(jù)本發(fā)明的實施方案的3D結(jié)構(gòu)的半導(dǎo)體IC的圖示。
[0029]參考圖2，3D結(jié)構(gòu)的半導(dǎo)體IC可包括垂直堆疊的第一至第四存儲器芯片100至400。第一至第四存儲器芯片100至400可以是同類或不同類的芯片。在此假設(shè)第一至第四存儲器芯片是同類芯片以便于說明，并且僅第一存儲器芯片100作為代表示例被描述。
[0030]圖3是圖2中第一存儲器芯片100的示例的詳細圖示。
[0031]參考附圖3，第一存儲器芯片100可包括內(nèi)電壓產(chǎn)生電路110、目標(biāo)內(nèi)部電路120、控制電路130以及存儲電路140，其中該內(nèi)電壓產(chǎn)生電路110用于響應(yīng)控制信號CTRL'產(chǎn)生具有預(yù)定電平的內(nèi)電壓Vint ;該目標(biāo)內(nèi)部電路120用于采用內(nèi)電壓Vint執(zhí)行預(yù)定操作；該控制電路130用于在測試模式下基于由目標(biāo)內(nèi)部電路120產(chǎn)生的操作結(jié)果CTRL_FD檢測目標(biāo)內(nèi)部電路120的操作速度，并基于檢測結(jié)果產(chǎn)生控制信號CTRL ;以及該存儲電路140用于存儲控制信號CTRL。
[0032]內(nèi)電壓產(chǎn)生電路110可以包括參考電壓產(chǎn)生單元111，其產(chǎn)生參考電壓Vref，參考電壓Vref的電壓電平響應(yīng)于控制信號CTRL'被控制；以及內(nèi)電壓產(chǎn)生單元113，其用于產(chǎn)生對應(yīng)于參考電壓Vref的內(nèi)電壓Vint。
[0033]目標(biāo)內(nèi)部電路120可以包括多個存儲器區(qū)域并可在測試模式下在控制電路130的控制下執(zhí)行預(yù)定操作或在外部控制器(未示出)的控制下執(zhí)行預(yù)定操作。
[0034]控制電路130可以響應(yīng)于測試模式信號TM_EN控制內(nèi)電壓產(chǎn)生電路110、目標(biāo)內(nèi)部電路120和存儲電路140的總體操作?？梢皂憫?yīng)于與測試模式相關(guān)的地址信號產(chǎn)生測試模式信號TM_EN。
[0035]此外，存儲電路140可以包括寄存器電路或熔絲電路。
[0036]圖4是圖3所示的控制電路130的詳細圖示。
[0037]參考圖4，控制電路130可包括操作速度檢測單元131以及控制信號產(chǎn)生單元133，其中該操作速度檢測單元131用于響應(yīng)于測試模式信號TM_EN、時鐘CLK以及由目標(biāo)內(nèi)部電路120產(chǎn)生的操作開始信號RD和操作結(jié)果信號CTRL_FD檢測目標(biāo)內(nèi)部電路120的操作速度；該控制信號產(chǎn)生單元133用于響應(yīng)于由操作速度檢測單元131產(chǎn)生的操作速度檢測信號A_SH)產(chǎn)生控制信號CTRL。例如，操作速度檢測單元131可以測量從接收到操作開始信號RD的時間點到輸出操作結(jié)果信號CTRL_FD的時間點的操作時間，并基于測量的操作時間檢測目標(biāo)內(nèi)部電路120的操作速度。此外，控制信號產(chǎn)生單元133可將由操作速度檢測單元131檢測到的操作速度與預(yù)定參考速度比較，并產(chǎn)生對應(yīng)于比較結(jié)果的控制信號CTRL。此處，在測試模式下，操作開始信號RD可以從外部控制器或控制電路130接收。
[0038]圖5是圖2所不的第一存儲器芯片100的另一不例的詳細圖不。在圖5中，相同或相似的附圖標(biāo)記指代與圖3中的元件對應(yīng)的元件。
[0039]參考附圖5，第一存儲器芯片100可包括第一和第二內(nèi)電壓產(chǎn)生電路IlOA和110B、第一和第二存儲器區(qū)域120A和120B、控制電路130以及第一和第二存儲電路140A和140B，其中該第一和第二內(nèi)電壓產(chǎn)生電路IlOA和IlOB用于產(chǎn)生提供給第一和第二存儲器區(qū)域120A和120B的第一和第二內(nèi)電壓Vl_Int和V2_Int，并響應(yīng)于第一和第二控制信號CTRL_A'和CTRL_B'控制第一和第二內(nèi)電壓Vl_Int和V2_Int的電壓電平；該第一和第二存儲器區(qū)域120A和120B用于采用第一和第二內(nèi)電壓Vl_Int和V2_Int執(zhí)行數(shù)據(jù)讀取操作；該控制電路130用于基于從第一和第二存儲器區(qū)域120A和120B讀取的第一和第二數(shù)據(jù)讀取數(shù)據(jù)CTRL_FD_A和CTRL_FD_B檢測第一和第二存儲器區(qū)域120A和120B的每一個的操作速度，并基于檢測結(jié)果產(chǎn)生第一和第二控制信號0^_4和CTRL_B ;該第一和第二存儲電路140A和140B用于存儲第一和第二控制信號CTRL_A和CTRL_B。
[0040]第一內(nèi)電壓產(chǎn)生電路IlOA可包括第一參考電壓產(chǎn)生單元111A，其用于產(chǎn)生第一參考電壓Vl_ref,第一參考電壓Vl_ref的電壓電平響應(yīng)于第一控制信號CTRL_A'被控制；以及第一內(nèi)電壓產(chǎn)生單元113A，其用于產(chǎn)生對應(yīng)于第一參考電壓Vl_ref的第一內(nèi)電壓Vl_Int0此外，第二內(nèi)電壓產(chǎn)生電路IlOB可包括第二參考電壓產(chǎn)生單元111B，其用于產(chǎn)生第二參考電壓V2_ref，第二參考電壓V2_ref的電壓電平響應(yīng)于第二控制信號CTRL_B^被控制；以及第二內(nèi)電壓產(chǎn)生單元113B，其用于產(chǎn)生對應(yīng)于第二參考電壓V2_ref的第二內(nèi)電壓V2_Int0在本實施方案中，兩個內(nèi)電壓產(chǎn)生電路IlOA和IlOB被說明為包括在第一存儲器芯片100內(nèi)，但本發(fā)明不僅限于此。第一存儲器芯片100可以包括三個或更多內(nèi)電壓產(chǎn)生電路。在這種情況下，內(nèi)電壓產(chǎn)生電路的數(shù)量可對應(yīng)于存儲器區(qū)域的數(shù)量。
[0041]此外，第一和第二存儲器區(qū)域120A和120B可分別包括通道、存儲列和內(nèi)存庫組(參見圖1)。
[0042]在此，控制電路130以及第一和第二存儲電路140A和140B的結(jié)構(gòu)可與圖3和4中的電路的結(jié)構(gòu)相同，因此省略其描述。但是，控制電路130的操作速度檢測單元131可測量操作時間，例如，從接收到操作開始信號RD，例如讀取命令，的時間點到通過數(shù)據(jù)焊盤(未顯示)輸出第一讀取數(shù)據(jù)CTRL_FD_A或第二讀取數(shù)據(jù)CTRL_FD_B的時間點的數(shù)據(jù)存取時間(稱為tAA)，并基于測量的操作時間檢測存儲器區(qū)域的操作速度。
[0043]下文描述依照本發(fā)明第一實施方案的半導(dǎo)體IC的操作。
[0044]當(dāng)測試模式信號TM_EN被激活并進入測試模式時，第一和第二存儲器區(qū)域120A和120B可響應(yīng)于讀取命令RD (參見圖4)采用第一和第二內(nèi)電壓Vl_Int和V2_Int執(zhí)行數(shù)據(jù)讀取操作，并產(chǎn)生對應(yīng)于數(shù)據(jù)讀取操作的第一和第二讀取數(shù)據(jù)CTRL_FD_A和CTRL_FD_B。
[0045]控制電路130可基于第一和第二讀取數(shù)據(jù)CTRL_FD_A和CTRL_FD_B檢測第一和第二存儲器區(qū)域120A和120B的操作速度。例如，控制電路130可以測量從接收到讀取命令RD的時間點到通過數(shù)據(jù)焊盤(未顯示)輸出第一和第二讀取數(shù)據(jù)CTRL_FD_A和CTRL_FD_B的時間點的操作時間tAA，并基于測量的操作時間檢測第一和第二存儲器區(qū)域120A和120B的操作速度。
[0046]此外，控制電路130可基于檢測到的操作速度產(chǎn)生第一和第二控制信號CTRL_B。例如，如果第一存儲器區(qū)域120A的檢測到的操作速度比預(yù)定參考速度慢，則控制電路130可以產(chǎn)生對應(yīng)于高速操作的第一控制信號CTRL_A ;如果第二儲器區(qū)域120B的檢測到的操作速度比預(yù)定參考速度快，則控制電路130可以產(chǎn)生對應(yīng)于低速操作的第二控制信號 CTRL_B。
[0047]第一內(nèi)電壓產(chǎn)生電路I1A可產(chǎn)生對應(yīng)于控制信號CTRL_A'的第一內(nèi)電壓Vl_Int并提供第一內(nèi)電壓Vl_Int給第一存儲器區(qū)域120A。更具體地，第一參考電壓產(chǎn)生單元11IA響應(yīng)于第一控制信號CTRL_A'控制第一參考電壓Vl_ref。第一內(nèi)電壓產(chǎn)生單兀113A可產(chǎn)生對應(yīng)于第一參考電壓Vl_ref的第一內(nèi)電壓Vl_Int，并將第一內(nèi)電壓Vl_Int提供給第一存儲器區(qū)域120A。例如，如果第一參考電壓產(chǎn)生單元IllA響應(yīng)于第一控制信號CTRL_A^控制第一參考電壓Vl_ref，從而第一參考電壓Vl_ref具有高于之前電壓電平的電壓電平，第一內(nèi)電壓產(chǎn)生單元113A依照具有更高電壓電平的第一參考電壓Vl_ref產(chǎn)生第一內(nèi)電壓Vl_Int，其電壓電平高于之前的電壓電平。
[0048]此外，第二內(nèi)電壓產(chǎn)生電路I1B可響應(yīng)于控制信號CTRL_B'產(chǎn)生第二內(nèi)電壓V2_Int并提供第二內(nèi)電壓V2_Int給第二存儲器區(qū)域120B。更具體地，第二參考電壓產(chǎn)生單元IllB響應(yīng)于第二控制信號CTRL_B'控制第二參考電壓V2_ref。第二內(nèi)電壓產(chǎn)生單元113B可產(chǎn)生對應(yīng)于第二參考電壓V2_ref的第二內(nèi)電壓V2_Int，并提供第二內(nèi)電壓V2_Int給第二存儲器區(qū)域120B。例如，如果第二參考電壓產(chǎn)生單元IllB響應(yīng)于第二控制信號CTRL_B'控制第二參考電壓V2_ref，從而第二參考電壓V2_ref具有的電壓電平低于之前的電壓電平，第二內(nèi)電壓產(chǎn)生單元113B根據(jù)具有更低電壓電平的第二參考電壓V2_ref產(chǎn)生第二內(nèi)電壓V2_Int，其具有的電壓電平低于之前的電壓電平。
[0049]第一和第二存儲器區(qū)域120A和120B可響應(yīng)于讀取命令RD,采用第一和第二內(nèi)電壓Vl_Int和V2_Int執(zhí)行數(shù)據(jù)讀取操作，并為控制電路130提供對應(yīng)于數(shù)據(jù)讀取操作的第一和第二讀取數(shù)據(jù)CTRL_FD_A和CTRL_FD_B。
[0050]響應(yīng)于上述操作，控制電路130可基于第一和第二讀取數(shù)據(jù)CTRL_FD_A和CTRL_FD_B檢測第一和第二存儲器區(qū)域120A和120B的操作速度，并產(chǎn)生對應(yīng)于檢測結(jié)果的第一和第二控制信號CTRL_A和CTRL_B。
[0051]通過在控制電路130的控制下重復(fù)執(zhí)行一系列處理，第一和第二存儲器區(qū)域120A和120B的操作速度相對于彼此被同步。
[0052]同時，當(dāng)檢測到第一和第二存儲電路140A和140B的優(yōu)化操作速度時，第一和第二存儲電路140A和140B可在第一和第二存儲電路140A和140B中存儲對應(yīng)于優(yōu)化操作速度的關(guān)于第一和第二控制信號CTRL_A和CTRL_B的信息。
[0053]圖6是說明根據(jù)本發(fā)明另一實施方案的3D結(jié)構(gòu)的半導(dǎo)體IC的圖示。
[0054]根據(jù)本發(fā)明第二實施方案的3D結(jié)構(gòu)的半導(dǎo)體IC不同于包括在另外芯片內(nèi)的第一實施方案的3D結(jié)構(gòu)的半導(dǎo)體1C。
[0055]參考圖6，3D結(jié)構(gòu)的半導(dǎo)體IC可包括一個控制芯片500以及第一至第四存儲器芯片600至900，并具有第一至第四存儲器芯片600至900垂直堆疊在控制芯片500上的結(jié)構(gòu)。但芯片500至900的堆疊不限于圖6中的方式，其可根據(jù)設(shè)計者的需要改變。
[0056]圖7是圖6所示的控制芯片500以及第一和第二存儲器芯片600和700的詳細圖示。應(yīng)注意，為了便于描述，圖7中僅說明了第一至第四存儲器芯片600至900中的第一和第二存儲器芯片600和700。
[0057]參考圖7,第一存儲器芯片600可包括第一和第二內(nèi)電壓產(chǎn)生電路610A和610B,其用于產(chǎn)生將被提供給第一和第二存儲器區(qū)域620A和620B的第一和第二內(nèi)電壓Vl_Int和V2_Int，并響應(yīng)于第一和第二控制信號CTRL_A'和CTRL_B'控制第一和第二內(nèi)電壓Vl_Int和V2_Int的電壓電平；以及第一和第二存儲器區(qū)域620A和620B，其用于采用第一和第二內(nèi)電壓Vl_Int和V2_Int執(zhí)行數(shù)據(jù)讀取操作。
[0058]第二存儲器芯片700可包括第一和第二內(nèi)電壓產(chǎn)生電路710A和710B，其用于產(chǎn)生將被提供給第一和第二存儲器區(qū)域720A和720B的第一和第二內(nèi)電壓Vl_Int和V2_Int，并響應(yīng)于第一和第二控制信號CTRL_A'和CTRL_B'控制第一和第二內(nèi)電壓Vl_Int和V2_Int的電壓電平；以及第一和第二存儲器區(qū)域720A和720B，其用于采用第一和第二內(nèi)電壓Vl_Int和V2_Int執(zhí)行數(shù)據(jù)讀取操作。
[0059]控制芯片500可包括控制電路510,其用于基于由第一和第二半導(dǎo)體芯片600和700產(chǎn)生的多個第一和第二讀取數(shù)據(jù)CTRL_FD_A和CTRL_FD_B檢測第一和第二存儲器區(qū)域(620A,620B)和(720A，720B)的操作速度，并基于檢測結(jié)果產(chǎn)生第一和第二控制信號CTRL_A'和 CTRL_B'。
[0060]控制芯片500的控制電路510與本發(fā)明第一實施方案的控制電路130相同，第一存儲器芯片600的第一和第二內(nèi)電壓產(chǎn)生電路610A和610B、第一和第二存儲器區(qū)域620A和620B以及第一和第二存儲電路640A和640B與本發(fā)明第一實施方案的第一和第二內(nèi)電壓產(chǎn)生電路(110A，110B)、第一和第二存儲器區(qū)域(120A，120B)以及第一和第二存儲電路(140A, 140B)相同，并且第二存儲器芯片700的第一和第二內(nèi)電壓產(chǎn)生電路710A和710B、第一和第二存儲器區(qū)域720A和720B以及第一和第二存儲電路740A和740B與本發(fā)明第一實施方案的第一和第二內(nèi)電壓產(chǎn)生電路(110A, 110B)、第一和第二存儲器區(qū)域(120A,120B)以及第一和第二存儲電路(140A，140B)相同。因此，為了簡潔，省略相同元件的構(gòu)造和操作的描述。在本發(fā)明的第二實施方案中，可對每個存儲器芯片執(zhí)行同步，即存儲器區(qū)域的操作速度，例如在第一實施方案中水平方向(參見圖8)的內(nèi)存庫BK，并且可對存儲器區(qū)域的操作速度執(zhí)行同步，例如在垂直方向(參見圖9)的內(nèi)存庫BK。
[0061]根據(jù)本發(fā)明實施方案，存儲器區(qū)域的操作速度可在彼此之間同步，并且存儲器區(qū)域可被同步到期望的操作速度。
[0062]根據(jù)本發(fā)明的實施方案，考慮實際路徑檢測操作速度，但本發(fā)明不限于此。例如，可以考慮由實際路徑模擬的復(fù)制路徑來檢測操作速度。
[0063]如上文描述，通過控制提供給每個存儲器區(qū)域的內(nèi)電壓，可以在不考慮進程、電壓和溫度(PVT)特性的情況下同步存儲器區(qū)域彼此之間的存儲器區(qū)域的操作速度。相應(yīng)地，一個優(yōu)勢在于半導(dǎo)體IC的性能可得以改善。
[0064]雖然實施方案的公開是為示例的目的，但是，對本領(lǐng)域技術(shù)人員顯而易見的是，在不背離本發(fā)明權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可對本發(fā)明做出多種改變和修改。
【權(quán)利要求】
1.一種半導(dǎo)體芯片，其包括: 內(nèi)電壓產(chǎn)生電路，其適于產(chǎn)生具有預(yù)定電平的內(nèi)電壓； 目標(biāo)內(nèi)部電路，其適于采用所述內(nèi)電壓執(zhí)行預(yù)定操作；以及 控制電路，其適于基于由所述目標(biāo)內(nèi)部電路產(chǎn)生的操作結(jié)果信號檢測所述目標(biāo)內(nèi)部電路的操作速度，并基于所檢測到的操作速度產(chǎn)生控制信號； 其中用于所述目標(biāo)內(nèi)部電路的內(nèi)電壓的電壓電平基于所述控制信號進行控制。
2.如權(quán)利要求1所述的半導(dǎo)體芯片，其中所述控制電路包括: 操作速度檢測單元，其適于在測試模式下基于所述目標(biāo)內(nèi)部電路的操作開始信號和所述操作結(jié)果信號檢測所述操作速度，并產(chǎn)生對應(yīng)于所檢測到的操作速度的操作速度檢測信號；以及 控制信號產(chǎn)生單元，其適于在所述測試模式下基于所述操作速度檢測信號產(chǎn)生所述控制信號。
3.如權(quán)利要求2所述的半導(dǎo)體芯片，其中所述操作開始信號在所述測試模式下從外部接收，或者所述操作開始信號由所述控制電路產(chǎn)生。
4.如權(quán)利要求1所述的半導(dǎo)體芯片，進一步包括適于存儲所述控制信號的存儲電路。
5.如權(quán)利要求4所述的半導(dǎo)體芯片，其中所述存儲電路包括寄存器電路或熔絲電路。
6.如權(quán)利要求1所述的半導(dǎo)體芯片，其中所述內(nèi)電壓產(chǎn)生電路包括: 參考電壓產(chǎn)生單元，其適于產(chǎn)生參考電壓，所述參考電壓具有基于所述控制信號進行控制的電壓電平；以及 內(nèi)電壓產(chǎn)生單元，其適于產(chǎn)生對應(yīng)于所述參考電壓的所述內(nèi)電壓。
7.一種半導(dǎo)體芯片，其包括: 多個內(nèi)電壓產(chǎn)生電路，其適于產(chǎn)生多個內(nèi)電壓并基于多個控制信號分別控制所述內(nèi)電壓的電壓電平； 多個存儲器區(qū)域，其適于采用各自的所述內(nèi)電壓執(zhí)行數(shù)據(jù)讀取操作；以及 控制電路，其適于基于從所述存儲器區(qū)域讀取的多個數(shù)據(jù)檢測各自的所述存儲器區(qū)域的操作速度，并基于各自的檢測到的操作速度產(chǎn)生所述控制信號。
8.一種具有多個堆疊的半導(dǎo)體芯片的半導(dǎo)體集成電路，其包括: 第一半導(dǎo)體芯片，包括多個第一內(nèi)電壓產(chǎn)生電路和多個第一存儲器區(qū)域，所述多個第一內(nèi)電壓產(chǎn)生電路適于產(chǎn)生分別提供給各自的第一存儲器區(qū)域的多個第一內(nèi)電壓，并基于多個第一控制信號控制所述第一內(nèi)電壓的電壓電平，并且所述多個第一存儲器區(qū)域適于采用所述第一內(nèi)電壓執(zhí)行數(shù)據(jù)讀取操作； 第二半導(dǎo)體芯片，包括多個第二內(nèi)電壓產(chǎn)生電路和多個第二存儲器區(qū)域，所述多個第二內(nèi)電壓產(chǎn)生電路適于產(chǎn)生分別提供給各自的第二存儲器區(qū)域的多個第二內(nèi)電壓，并基于多個第二控制信號控制所述第二內(nèi)電壓的電壓電平，并且所述多個第二存儲器區(qū)域適于采用所述第二內(nèi)電壓執(zhí)行數(shù)據(jù)讀取操作；以及 第三半導(dǎo)體芯片，其包括控制電路，所述控制電路適于基于從所述第一半導(dǎo)體芯片讀取的多個第一數(shù)據(jù)和從所述第二半導(dǎo)體芯片讀取的多個第二數(shù)據(jù)檢測各自的所述第一存儲器區(qū)域和所述第二存儲器區(qū)域的操作速度，并基于各自的檢測到的操作速度產(chǎn)生所述第一控制信號和所述第二控制信號。
【文檔編號】G11C11/4074GK104517636SQ201410525755
【公開日】2015年4月15日 申請日期:2014年10月8日 優(yōu)先權(quán)日:2013年10月8日
【發(fā)明者】邊相鎮(zhèn), 高在范, 辛尚勛 申請人:愛思開海力士有限公司