嵌入式存儲(chǔ)器測(cè)試系統(tǒng)的制作方法
【專(zhuān)利摘要】本申請(qǐng)案涉及一種嵌入式存儲(chǔ)器測(cè)試系統(tǒng)。本發(fā)明涉及一種用于測(cè)試嵌入式存儲(chǔ)器的可編程內(nèi)建自測(cè)試pBIST系統(tǒng)，其中將所述受測(cè)試存儲(chǔ)器并入于不與pBIST模塊集成的多個(gè)子芯片中。將分布式數(shù)據(jù)記錄器并入到每一子芯片中，所述分布式數(shù)據(jù)記錄器經(jīng)由串行及經(jīng)壓縮并行數(shù)據(jù)路徑與所述pBIST通信。
【專(zhuān)利說(shuō)明】嵌入式存儲(chǔ)器測(cè)試系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的【技術(shù)領(lǐng)域】是高速存儲(chǔ)器測(cè)試，且更特定來(lái)說(shuō)，涉及一種用于嵌入式存儲(chǔ)器的內(nèi)建自測(cè)試(BIST)系統(tǒng)。
【背景技術(shù)】
[0002]測(cè)試所制作的集成電路以確定恰當(dāng)操作始終一直是具挑戰(zhàn)性的任務(wù)，特別是關(guān)于板上存儲(chǔ)器功能來(lái)說(shuō)。存在由設(shè)計(jì)缺陷導(dǎo)致的兩種主要類(lèi)型的裝置失靈。當(dāng)按不提供用于既定使用用途的恰當(dāng)功能的設(shè)計(jì)規(guī)范制造集成電路時(shí)，出現(xiàn)設(shè)計(jì)缺陷。此缺陷影響任何所制造的集成電路直到設(shè)計(jì)缺陷被校正為止。集成電路制造者在將大量裝置裝運(yùn)到客戶(hù)之前必須檢測(cè)并校正此類(lèi)缺陷以避免成本昂貴的召回。相比于設(shè)計(jì)缺陷，制造缺陷涉及集成電路的制造中的某一故障。制造缺陷一般將影響不足所制造的所有部件。通過(guò)識(shí)別并校正制造故障來(lái)校正此類(lèi)缺陷。
[0003]大多數(shù)集成電路制造者在裝運(yùn)到顧客之前測(cè)試集成電路是否恰當(dāng)操作。增加的集成電路復(fù)雜性使得此測(cè)試越來(lái)越困難。并非依賴(lài)于越來(lái)越昂貴的外部測(cè)試裝置，許多制造者使用內(nèi)建自測(cè)試(BIST)來(lái)測(cè)試集成電路。BIST在集成電路上使用經(jīng)設(shè)計(jì)而僅僅用以測(cè)試集成電路的電路。當(dāng)在電路操作中自動(dòng)地或由外部測(cè)試裝置觸發(fā)時(shí)，BIST電路產(chǎn)生在普通電路硬件上運(yùn)行的測(cè)試條件集。集成電路在測(cè)試之后的狀態(tài)與預(yù)期狀態(tài)的比較指示集成電路是否通過(guò)。此測(cè)試的實(shí)例為向讀取/寫(xiě)入存儲(chǔ)器寫(xiě)入及重新調(diào)用所寫(xiě)入的數(shù)據(jù)。所寫(xiě)入數(shù)據(jù)與所讀取數(shù)據(jù)之間的匹配通過(guò)所述測(cè)試。BIST通常涉及其它更復(fù)雜的測(cè)試。
[0004]BIST的子集是使用由指令集編程的通用測(cè)試引擎的可編程內(nèi)建自測(cè)試(pBIST)。此測(cè)試指令集通常存儲(chǔ)于集成電路上在只讀存儲(chǔ)器(ROM)中且包含針對(duì)所述集成電路特別開(kāi)發(fā)的指令。PBIST使得硬件及測(cè)試指令的重新使用能夠覆蓋一系列的類(lèi)似但不等同的集成電路。
[0005]標(biāo)題為“基于ROM 的存儲(chǔ)器測(cè)試(ROM-Based Memory Testing) ” 的第 7，324，392號(hào)美國(guó)專(zhuān)利包含對(duì)供在pBIST中使用的示范性指令集的描述。此專(zhuān)利以全文引用的方式并入本文。
[0006]在常規(guī)VLSI系統(tǒng)中，在三個(gè)步驟中完成存儲(chǔ)器測(cè)試。在第一步驟中，硬連線邏輯(通?？赏ㄟ^(guò)第三方供應(yīng)商獲得，實(shí)例為memBIST(MBIST))使用在將裝置提交到下線之前開(kāi)發(fā)的算法。確定硬連線邏輯的詳細(xì)構(gòu)成此時(shí)并不可行。不可能預(yù)測(cè)適當(dāng)?shù)挠布娐罚驗(yàn)楸匾男畔⒃诠に囋u(píng)定窗期間來(lái)自工藝模型驅(qū)動(dòng)器。第二，常規(guī)存儲(chǔ)器測(cè)試試圖使用基于CPU的技術(shù)來(lái)縮小測(cè)試差距。這些技術(shù)具有若干個(gè)限制。主要限制是與在大部分地不可存取的存儲(chǔ)器功能的CPU接口。不能夠進(jìn)行對(duì)所有存儲(chǔ)器的背靠背存取是另一嚴(yán)重限制。第三，在于裝置呈晶片形式時(shí)進(jìn)行存儲(chǔ)器測(cè)試期間，無(wú)法以完全處理器速度實(shí)現(xiàn)直接存儲(chǔ)器存取(DMA)外部存儲(chǔ)器存取。此可導(dǎo)致不能觀察到顯著數(shù)目的故障。

【發(fā)明內(nèi)容】
[0007]SOC (芯片上系統(tǒng))通常含有執(zhí)行嵌入式存儲(chǔ)器系統(tǒng)測(cè)試及數(shù)據(jù)記錄功能的多個(gè)子芯片。
[0008]本發(fā)明描述一種嵌入式存儲(chǔ)器測(cè)試系統(tǒng)，其中采用能夠異步地介接到多個(gè)子芯片的單一 pBIST引擎，其中每一子芯片中并入有分布式數(shù)據(jù)記錄器(DDL)。
[0009]存儲(chǔ)器測(cè)試數(shù)據(jù)由每一 DDL收集且故障由每一 DDL局部地檢測(cè)。將實(shí)際與預(yù)期存儲(chǔ)器數(shù)據(jù)進(jìn)行比較，且在失效的情況中產(chǎn)生失效簽名并將其傳遞到進(jìn)行控制的pBIST。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0010]在圖式中圖解說(shuō)明本發(fā)明的這些及其它方面，圖式中:
[0011]圖1是構(gòu)建到現(xiàn)有技術(shù)的CPU/存儲(chǔ)器功能中的可編程BIST(PBist)單元的框圖；
[0012]圖2是現(xiàn)有技術(shù)的pBist控制器的詳細(xì)框圖；
[0013]圖3是圖解說(shuō)明由以下三個(gè)地址分量尋址的現(xiàn)有技術(shù)實(shí)例性?xún)蓧K存儲(chǔ)器的圖:列地址；行地址；及塊地址。
[0014]圖4展示具有分布式數(shù)據(jù)記錄的pBIST架構(gòu)；
[0015]圖5展示數(shù)據(jù)壓縮的實(shí)例；
[0016]圖6展示串行總線時(shí)序圖；
[0017]圖7圖解說(shuō)明分布式數(shù)據(jù)記錄器的框圖。
【具體實(shí)施方式】
[0018]不同裝置的SRAM/存儲(chǔ)器結(jié)構(gòu)因技術(shù)、設(shè)計(jì)及實(shí)施方案而不同。為了有效地測(cè)試存儲(chǔ)器，存儲(chǔ)器測(cè)試算法的地址存取型式序列應(yīng)遵循使存儲(chǔ)器內(nèi)的電結(jié)構(gòu)敏感并測(cè)試所述電結(jié)構(gòu)的特定型式。
[0019]在簡(jiǎn)單存儲(chǔ)器結(jié)構(gòu)中，物理地址及邏輯地址為鄰接且匹配的。可借助使地址線性地遞增或遞減的簡(jiǎn)單算法來(lái)執(zhí)行有效測(cè)試。在這些存儲(chǔ)器中，任何可能的地址置亂均自動(dòng)地使輸入與輸出匹配。即，輸入的位〈0>變?yōu)檩敵龅奈弧?>，依此類(lèi)推。
[0020]圖1圖解說(shuō)明代表性現(xiàn)有技術(shù)集成電路(IC):包含可編程內(nèi)建自測(cè)試(pBIST) 130的芯片上系統(tǒng)(SOC)裝置100。
[0021]SOC裝置100包含測(cè)試起來(lái)可能非常復(fù)雜的多個(gè)模塊。SOC 100包含通過(guò)總線120耦合的中央處理單元(CPU)IlO以及存儲(chǔ)器111及112到119。其它SOC裝置可包含多個(gè)處理器、存儲(chǔ)器與高速緩沖存儲(chǔ)器子系統(tǒng)的復(fù)雜集合、外圍裝置及接口、各種類(lèi)型的存儲(chǔ)器存儲(chǔ)裝置(例如隨機(jī)存取存儲(chǔ)器(RAM)、只讀存儲(chǔ)器(ROM)及可能地各種類(lèi)型的可變更存儲(chǔ)器或快閃ROM)。
[0022]可編程內(nèi)建自測(cè)試單元pBIST 130包含pBIST控制器129、pBIST ROM 131、ID值接口 132、ID比較單元128及外部接口 133。pBIST控制器129以CPU 110控制集成電路100的正常操作幾乎相同的方式控制SOC測(cè)試。pBIST單元130由存儲(chǔ)于pBIST ROM 131中的測(cè)試指令控制。PBIST單元130可經(jīng)由外部接口 133耦合到集成電路100外部的電路。地址經(jīng)由地址I/O 134進(jìn)入及離開(kāi)pBist單元130。
[0023]pBIST控制器129通過(guò)使用pBIST ID (識(shí)別)值接口 132選擇pBIST控制器群組內(nèi)的特定PBIST控制器。pBIST ID值通常為允許選擇多達(dá)三十一個(gè)pBIST控制器的五位值。
[0024]圖2是現(xiàn)有技術(shù)pBist 130中所包含的功能單元的框圖。pBIST單元130包含PBIST控制器129、寄存器221到228、雙地址寄存器230、匹配單元232及多輸入簽名寄存器(MISR)單元233。Addr [15:0] I/O 134允許pBist地址的輸入或輸出。
[0025]在CPU 110的地址空間內(nèi)對(duì)配置寄存器221到228進(jìn)行存儲(chǔ)器映射。因此，CPU110可通過(guò)對(duì)對(duì)應(yīng)地址的存儲(chǔ)器操作來(lái)從任何寄存器221到228讀取或向其寫(xiě)入。配置寄存器221到228控制pBIST單元130的配置及操作模式。數(shù)據(jù)寄存器222存儲(chǔ)從pBISTROM 131重新調(diào)用的測(cè)試數(shù)據(jù)。程序寄存器223存儲(chǔ)從pBIST ROM 131重新調(diào)用的測(cè)試程序指令。其它寄存器224包含各種各樣的通用寄存器。配置寄存器221包含下文將更充分論述的四個(gè)額外寄存器:算法寄存器225、上部RAM信息(RINFOL)寄存器226、下部RAM信息(RINFOU)寄存器227及pBIST ID寄存器228。
[0026]算法寄存器225實(shí)際上為算法屏蔽寄存器。此寄存器的位[O]指示是否將執(zhí)行存儲(chǔ)于pBIST ROM 131中的第一算法。位[I]指示是否執(zhí)行第二算法，依此類(lèi)推。存儲(chǔ)于pBist ROM 131中的總共32個(gè)算法可由算法寄存器225的32位字寬度控制。為執(zhí)行算法，必須設(shè)定算法寄存器225的對(duì)應(yīng)位及先前算法標(biāo)頭中的有效位兩者。
[0027]RINFOL寄存器226及RINFOU寄存器227為類(lèi)似于算法寄存器225的群組屏蔽寄存器。RINFOL寄存器226及RINFOU寄存器227指示是否測(cè)試特定RAM群組。提供此能力是因?yàn)椴⒎撬兴惴ň稍谒写鎯?chǔ)器上運(yùn)行。為測(cè)試特定RAM群組，必須設(shè)定RINFOL寄存器226或RINFOU寄存器227中的對(duì)應(yīng)位及先前RAM群組標(biāo)頭中的有效位兩者。RINFOL寄存器226指示RAM群組O到31的有效性且RINFOU寄存器227指示RAM群組32到63的有效性。
[0028]pBIST ID寄存器228為存儲(chǔ)器映射寄存器，其在編程序列開(kāi)始時(shí)加載有pBIST ID以指定多個(gè)PBIST控制器129中的哪一者正由外部測(cè)試器或由本地CPU 110編程。在復(fù)位后，pBIST寄存器即刻采取值0x0000。當(dāng)設(shè)計(jì)SOC集成電路時(shí)，經(jīng)由ID值接口 132給每一PBIST控制器129指派唯一 ID值輸入。此可通過(guò)簡(jiǎn)單地將五位字段系結(jié)到高或低參考電壓以形成五位ID值來(lái)體現(xiàn)。雙地址寄存器230用于存取存儲(chǔ)器，例如存儲(chǔ)器111、112到119。
[0029]圖3圖解說(shuō)明此處作為可如何使用地址置亂的實(shí)例而包含的現(xiàn)有技術(shù)裝置的存儲(chǔ)器讀取部分。在圖3的實(shí)例中，存儲(chǔ)器具有N個(gè)塊，每一塊具有M列且每一列具有R行。來(lái)自?xún)蓚€(gè)存儲(chǔ)器塊(block_0 300及blockl 301)的輸出數(shù)據(jù)由多路復(fù)用器302、303及304選擇。block_0 300及blockl 301的三十二個(gè)垂直單元中的每一者含有三十二個(gè)數(shù)據(jù)行，每一行含有標(biāo)示為字節(jié)O到3的四個(gè)八位字節(jié)。
[0030]行地址〈R-1:0>供應(yīng)block_0 300及block_l 301的行地址輸入且在每一塊中從行2K-1到O中選擇一行。來(lái)自列2Μ-1到列O的數(shù)據(jù)從block_0 300輸出到多路復(fù)用器302。供應(yīng)到多路復(fù)用器302的控制輸入的列地址〈M-1:0>選擇對(duì)應(yīng)列的數(shù)據(jù)。類(lèi)似地，來(lái)自列2M-1到列O的數(shù)據(jù)從blockl 301輸出到多路復(fù)用器303。供應(yīng)到多路復(fù)用器303的控制輸入的列地址<M-1:0>選擇對(duì)應(yīng)列的數(shù)據(jù)。多路復(fù)用器302及303的輸出作為輸入供應(yīng)到多路復(fù)用器304。供應(yīng)到多路復(fù)用器304的控制輸入的塊地址〈N-1:0>選擇來(lái)自對(duì)應(yīng)塊的數(shù)據(jù)以作為數(shù)據(jù)231輸出。
[0031]在圖3的存儲(chǔ)器中:若干位寬的列地址〈(M-1):0>在M個(gè)列之間選擇；若干位寬的塊地址〈(N-1):0>在存儲(chǔ)器庫(kù)的N個(gè)塊之間選擇；且若干位寬的行地址〈(R-1):0>在每一存儲(chǔ)器庫(kù)內(nèi)部的R個(gè)邏輯地址行之間選擇。
[0032]圖3圖解說(shuō)明實(shí)例性存儲(chǔ)器塊的分割。圖3的實(shí)例性存儲(chǔ)器要求SRAM地址具有兩位列地址〈0>及〈1>、兩位行A地址〈2>及〈3>、單位塊地址〈4>及三位行B地址〈5>、〈6>及〈7>。將供應(yīng)到存儲(chǔ)器的地址劃分成這三個(gè)區(qū)段。以上區(qū)域的位置可在不同設(shè)計(jì)間不同。
[0033]圖1及2中所圖解說(shuō)明的先前pBIST 130經(jīng)設(shè)計(jì)以用于直接線性尋址。行地址為地址最低有效位(LSB)〈0>到〈4>。列地址為位〈5>及〈6>。塊地址為位〈7>。遞增通過(guò)這些地址將在block_0 300中以循序次序提取來(lái)自行O到行31的數(shù)據(jù)且接著在block_l 301中以循序次序提取來(lái)自行32到63的數(shù)據(jù)。
[0034]此線性尋址的第一遍次將尋址block_0 300且繼續(xù)進(jìn)行通過(guò)所有行地址，從而循序地提取首先所有列O數(shù)據(jù)且接下來(lái)所有列I數(shù)據(jù)、后續(xù)接著列2數(shù)據(jù)及最終列3數(shù)據(jù)。此線性尋址的第二遍次將尋址blockl 301且繼續(xù)行進(jìn)通過(guò)所有行地址，從而循序地提取首先所有列O數(shù)據(jù)且接下來(lái)所有列I數(shù)據(jù)、后續(xù)接著列2數(shù)據(jù)及最終列3數(shù)據(jù)。
[0035]圖1-3中所展示的現(xiàn)有技術(shù)采用其中集成pBIST與數(shù)據(jù)記錄器的架構(gòu)。圖4中所示范的架構(gòu)由具有分布式數(shù)據(jù)記錄器系統(tǒng)的單一 PBIST組成。每一子芯片并入有與進(jìn)行控制的pBIST通信的數(shù)據(jù)記錄器。[0036]數(shù)據(jù)從測(cè)試器(VLCT)輸入到組合器401以格式化所述數(shù)據(jù)、接著輸入到具有PBIST存儲(chǔ)器403的pBIST塊402。pBIST 402經(jīng)由經(jīng)壓縮數(shù)據(jù)總線與適用子芯片通信且從每一子芯片接收失效及日志信息。以串行方式呈現(xiàn)日志信息以減少連接的數(shù)目。
[0037]如果子芯片在來(lái)自pBIST的不同電壓及/或時(shí)鐘域中操作，那么其可含有異步橋接器405。異步橋接器405連接到通信以控制塊407的分布式數(shù)據(jù)記錄器406。塊407在將測(cè)試型式寫(xiě)入到存儲(chǔ)器408之前擴(kuò)展經(jīng)壓縮數(shù)據(jù)且接著從存儲(chǔ)器408讀取結(jié)果。在DDL406中執(zhí)行預(yù)期與實(shí)際存儲(chǔ)器數(shù)據(jù)的比較。由于所述比較是在每一子芯片中局部進(jìn)行的，因此不需要將讀取數(shù)據(jù)返回到PBIST，因此減少連接的數(shù)目。
[0038]圖5展示擴(kuò)展器運(yùn)算的實(shí)例。擴(kuò)展器501接收4位數(shù)據(jù)502及配置數(shù)據(jù)504，從而產(chǎn)生32位輸出503。所述擴(kuò)展是如下進(jìn)行的:
[0039]wdata[7:4]=~(wdata[3:0]),當(dāng)(ctl [O] = I)時(shí)，否則 wdata[3:0]
[0040]wdata[15:8]=~(wdata[7:0]),當(dāng)(ctl [I] = I)時(shí)，否則 wdata[7:0]
[0041]wdata[31:16]=~(wdata[ = 15:0])，當(dāng)(ctl [2] = I)時(shí)，否則 wdata[15:0]
[0042]在圖6上展示串行數(shù)據(jù)總線的時(shí)序圖，其中601為pBIST塊，602為控制掃描啟用，603為掃描數(shù)據(jù)，604為pBIST運(yùn)行數(shù)據(jù)且605為pBIST完成信號(hào)。606展示經(jīng)掃描數(shù)據(jù)。通過(guò)串行接口來(lái)傳遞以下控制信號(hào):
[0043]
CSR、RGSMDP 校制 ?,?',].[0044]
【權(quán)利要求】
1.一種嵌入式存儲(chǔ)器測(cè)試系統(tǒng)，其包括: 可編程內(nèi)建自測(cè)試PBIST引擎； 多個(gè)子芯片； 多個(gè)分布式數(shù)據(jù)記錄器，其并入到所述子芯片中。
2.根據(jù)權(quán)利要求1所述的嵌入式存儲(chǔ)器測(cè)試系統(tǒng)，其中: 所述分布式數(shù)據(jù)記錄器從所述PBIST接收測(cè)試數(shù)據(jù)及配置信息。
3.根據(jù)權(quán)利要求1所述的嵌入式存儲(chǔ)器測(cè)試系統(tǒng)，其進(jìn)一步包括: 管線寄存器堆，其并入到所述分布式數(shù)據(jù)記錄器中，可操作以使實(shí)際存儲(chǔ)器數(shù)據(jù)與預(yù)期數(shù)據(jù)同步。
4.根據(jù)權(quán)利要求2所述的嵌入式存儲(chǔ)器測(cè)試系統(tǒng)，其中: 所述管線寄存器堆在擴(kuò)展之前存儲(chǔ)經(jīng)壓縮數(shù)據(jù)。
5.根據(jù)權(quán)利要求2所述的嵌入式存儲(chǔ)器測(cè)試系統(tǒng)，其中: 所述分布式數(shù)據(jù)記錄器將測(cè)試型式寫(xiě)入到適用受測(cè)試存儲(chǔ)器中的選定位置中； 讀取存在于所述型式被寫(xiě)入到的所述存儲(chǔ)器位置中的數(shù)據(jù)； 將實(shí)際存儲(chǔ)器內(nèi)容與預(yù)期存儲(chǔ)器內(nèi)容進(jìn)行比較； 如果所述存儲(chǔ)器內(nèi)容不匹配預(yù)期型式，那么產(chǎn)生失效錯(cuò)誤條件； 產(chǎn)生錯(cuò)誤簽名； 將時(shí)間戳并入到所述錯(cuò)誤簽名中； 產(chǎn)生在多個(gè)失效條件之后傳遞到所述pBIST的STALL信號(hào)； 通過(guò)串行鏈路將所述錯(cuò)誤條件傳遞到所述PBIST。
【文檔編號(hào)】G11C29/12GK103871477SQ201310665284
【公開(kāi)日】2014年6月18日 申請(qǐng)日期:2013年12月10日 優(yōu)先權(quán)日:2012年12月10日
【發(fā)明者】拉古拉姆·達(dá)莫達(dá)蘭, 納韋恩·布霍里亞, 阿曼·科克拉迪 申請(qǐng)人:德州儀器公司