用于實(shí)施sram寫(xiě)輔助的系統(tǒng)和方法
【專利摘要】提供了用于實(shí)施寫(xiě)輔助的系統(tǒng)和方法。初始化寫(xiě)輔助電路并且發(fā)起電壓崩潰以減小提供到存儲(chǔ)元的列供電電壓。將存儲(chǔ)元的位線升壓到低于提供到存儲(chǔ)元的低供電電壓的經(jīng)升壓的電壓電平，并且將由位線所編碼的數(shù)據(jù)寫(xiě)到存儲(chǔ)元。
【專利說(shuō)明】用于實(shí)施SRAM寫(xiě)輔助的系統(tǒng)和方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及存儲(chǔ)電路,并且更具體地,涉及寫(xiě)輔助(write assist)。
【背景技術(shù)】
[0002]減小操作供電電壓(Vmin)是針對(duì)集成電路提高能量效率的有效策略。然而，由于集成電路設(shè)備的制造工藝和/或使用年限所導(dǎo)致的諸如閾值電壓的電路特性的變化，對(duì)于靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)存儲(chǔ)元(cell)的寫(xiě)操作在較低操作供電電壓處可能變得不可
O
[0003]為了寫(xiě)入常規(guī)的6-晶體管存儲(chǔ)元，所要寫(xiě)入的數(shù)據(jù)在位線(BL和BLB)上被編碼為差分值。例如，數(shù)據(jù)=0被編碼為BL=O和BLB=I,并且數(shù)據(jù)=1被編碼為BL=I和BLB=O,此處I (真)是高電壓電平并且O (假)是低電壓電平。當(dāng)字線被使能時(shí)，將位線對(duì)耦連到存儲(chǔ)元內(nèi)的存儲(chǔ)器元件的NMOS (N型金屬氧化物半導(dǎo)體)晶體管傳輸門(mén)(pass gate)被激活。傳輸門(mén)必須克服形成存儲(chǔ)器元件的交叉耦連反相器的強(qiáng)度來(lái)改變存儲(chǔ)元的內(nèi)容以匹配在位線上被編碼的數(shù)據(jù)，從而完成寫(xiě)操作。具體地，電路特性的變化可加強(qiáng)存儲(chǔ)器元件的PMOS(P型金屬氧化物半導(dǎo)體)上拉晶體管并且削弱NMOS傳輸門(mén)，這阻止在位線之一上所編碼的O到存儲(chǔ)器元件的轉(zhuǎn)移。結(jié)果，SRAM存儲(chǔ)元不能被可靠地寫(xiě)入。
[0004]因此，需要解決寫(xiě)可靠性的問(wèn)題和/或與現(xiàn)有技術(shù)相關(guān)聯(lián)的其他問(wèn)題。

【發(fā)明內(nèi)容】

[0005]提供了用于實(shí)施寫(xiě)輔助的系統(tǒng)和方法。初始化寫(xiě)輔助電路以及發(fā)起電壓崩潰以減小提供到存儲(chǔ)元的列(column)供電電壓。將存儲(chǔ)元的位線升壓到低于提供到存儲(chǔ)元的低供電電壓的經(jīng)升壓的電壓電平，并且將由位線所編碼的數(shù)據(jù)寫(xiě)到存儲(chǔ)元。
【專利附圖】

【附圖說(shuō)明】
[0006]圖1A示出了根據(jù)一個(gè)實(shí)施例的、用于使用經(jīng)耦連的供電電壓和位線來(lái)實(shí)施寫(xiě)輔助的方法的流程圖。
[0007]圖1B示出了根據(jù)一個(gè)實(shí)施例的、耦連到可編程寫(xiě)輔助電路的存儲(chǔ)元電路。
[0008]圖2A示出了根據(jù)一個(gè)實(shí)施例的、圖1B的可編程寫(xiě)輔助電路。
[0009]圖2B示出了根據(jù)一個(gè)實(shí)施例的、用于使用供電電壓崩潰(collapse)和負(fù)位線升壓(boost)來(lái)實(shí)施寫(xiě)輔助的方法的另一流程圖。
[0010]圖3A示出 了根據(jù)一個(gè)實(shí)施例的、與配置為使用負(fù)位線升壓來(lái)實(shí)施寫(xiě)輔助的圖2A的可編程寫(xiě)輔助電路相關(guān)聯(lián)的時(shí)序圖。
[0011]圖3B示出了根據(jù)一個(gè)實(shí)施例的、與配置為使用負(fù)位線升壓和高供電電壓崩潰來(lái)實(shí)施寫(xiě)輔助的圖2A的可編程寫(xiě)輔助電路相關(guān)聯(lián)的時(shí)序圖。
[0012]圖4示出了根據(jù)一個(gè)實(shí)施例的并行處理單元。
[0013]圖5示出了根據(jù)一個(gè)實(shí)施例的圖4的流多處理器。[0014]圖6示出了在其中可以實(shí)現(xiàn)各先前實(shí)施例的各架構(gòu)和/或功能性的例示性系統(tǒng)?！揪唧w實(shí)施方式】
[0015]如先前所解釋的，電路特性的變化可加強(qiáng)存儲(chǔ)器元件的PMOS上拉晶體管并且削弱NMOS傳輸門(mén)，使得存儲(chǔ)元不可被可靠地寫(xiě)入。不幸的是，改變PMOS上拉晶體管的大小以削弱PMOS上拉和改變NMOS傳輸門(mén)晶體管的大小以加強(qiáng)NMOS傳輸門(mén)不是提高寫(xiě)可靠性的有效技術(shù)。例如，當(dāng)使用鰭式FET (Fin-FET)實(shí)現(xiàn)存儲(chǔ)元時(shí)，存儲(chǔ)元的大小基于鰭的數(shù)目來(lái)量化。這意味著出于各種設(shè)計(jì)原因，即使電路特性的變化極小，晶體管大小調(diào)整也不是提高寫(xiě)可靠性的有效技術(shù)。寫(xiě)輔助削弱PMOS上拉晶體管并且加強(qiáng)NMOS傳輸門(mén)以提高寫(xiě)可靠性而不依靠改變晶體管的大小。寫(xiě)輔助在寫(xiě)操作期間被使能并且在讀操作期間被禁用以避免在讀操作期間的不想要的副作用。
[0016]圖1A示出了根據(jù)一個(gè)實(shí)施例的、用于使用經(jīng)耦連的供電電壓和位線來(lái)實(shí)施寫(xiě)輔助的方法100的流程圖。在步驟105，初始化寫(xiě)輔助電路。在步驟110，發(fā)起提供到所要寫(xiě)入的存儲(chǔ)元的高電壓供電的崩潰。該崩潰減小提供到正被寫(xiě)入的存儲(chǔ)元的供電電壓。在步驟115，對(duì)存儲(chǔ)元的位線進(jìn)行升壓。具體地，通過(guò)將負(fù)位線的電壓降低到低于提供到存儲(chǔ)元的低電壓供電電平(例如，VSS)來(lái)對(duì)編碼數(shù)據(jù)的低差分值的位線(即負(fù)位線)進(jìn)行升壓，所述低電壓供電電平典型地是接地。在步驟120，將數(shù)據(jù)寫(xiě)入存儲(chǔ)元。
[0017]現(xiàn)在將關(guān)于各可選架構(gòu)和特征來(lái)闡述更多示例性的信息，根據(jù)用戶的期望可以采用或可以不采用所述架構(gòu)和特征來(lái)實(shí)現(xiàn)前述的技術(shù)。應(yīng)該強(qiáng)烈注意的是，下面的信息出于示例性的目的而闡述并且其不應(yīng)該被認(rèn)為是以任何方式進(jìn)行限制。下面特征中的任何一個(gè)可以可選地合并，排除或不排除所述的其他特征。
[0018]圖1B示出了根據(jù)一個(gè)實(shí)施例的、耦連到可編程寫(xiě)輔助電路200的存儲(chǔ)元電路150。如所示的，存儲(chǔ)元電路150是常規(guī)的6-晶體管SRAM存儲(chǔ)元,其配置為通過(guò)在字線135被置位(assert)時(shí)將在差分位線(即BLL125和BLR130)上所編碼的數(shù)據(jù)轉(zhuǎn)移到存儲(chǔ)器元件來(lái)實(shí)施寫(xiě)操作存儲(chǔ)元。如先前所解釋的，當(dāng)不使用寫(xiě)輔助時(shí)，寫(xiě)操作可能會(huì)由于制造工藝所導(dǎo)致的電路特性的變化而失敗。
[0019]例如，假定經(jīng)升壓的位線125 (BLL)等于O并且經(jīng)升壓的位線130 (BLR)等于1，以及存儲(chǔ)元電路150保持相反值，其中BLLI=I并且BLRI=0。作為第一考慮，耦連到BLL=O的傳輸門(mén)161應(yīng)足夠強(qiáng)以壓倒保持內(nèi)部節(jié)點(diǎn)BLLI為高的上拉171。電路特性變化可加強(qiáng)上拉171并且削弱傳輸門(mén)161，這阻止BLLI從I轉(zhuǎn)變到O。此外，存儲(chǔ)元電路150的對(duì)側(cè)的上拉170應(yīng)足夠強(qiáng)以當(dāng)上拉170接通時(shí)拉高BLRI。注意，傳輸門(mén)160是NMOS晶體管，并且因此不輔助將BLRI從低電壓拉高。在本文中所進(jìn)一步描述的寫(xiě)輔助技術(shù)削弱上拉171，與此同時(shí)還加強(qiáng)傳輸門(mén)161和上拉170以針對(duì)BLL=O和BLR=I提高寫(xiě)可靠性。相反，為了針對(duì)BLL=I和BLR=O提高寫(xiě)可靠性，上拉170被削弱，與此同時(shí)傳輸門(mén)160和上拉171被加強(qiáng)。寫(xiě)輔助技術(shù)可以僅在寫(xiě)操作期間被應(yīng)用以避免在讀操作期間的不想要的副作用。
[0020]通過(guò)將使負(fù)位線升壓和使用于被寫(xiě)入的存儲(chǔ)元的列供電電壓122崩潰加以組合來(lái)達(dá)到寫(xiě)輔助。負(fù)位線升壓操作將編碼用于數(shù)據(jù)的低差分值的位線(即負(fù)位線)的電壓電平降低到低于提供到存儲(chǔ)元的低供電電壓。如圖1B所示，可編程寫(xiě)輔助電路200配置為在寫(xiě)操作期間經(jīng)由經(jīng)升壓的位線125 (BLL)和經(jīng)升壓的位線130 (BLR)將經(jīng)升壓的值提供到存儲(chǔ)元電路150的負(fù)位線?？删幊虒?xiě)輔助電路200配置為在寫(xiě)操作期間通過(guò)將列供電電壓122從高供電電壓(VDD)減小到比高供電電壓低的經(jīng)崩潰的電壓電平來(lái)使提供到存儲(chǔ)元電路150的列供電電壓122崩潰。使列供電電壓122崩潰減小提供到存儲(chǔ)元電路150的上拉171和上拉170的電壓電平。
[0021]使負(fù)位線即BLL125升壓增大傳輸門(mén)161的柵源電壓(Vgs)，并且與在BLL125處提供(非經(jīng)升壓的)低供電電壓相比BLLI被拉得較低。上拉170上的源柵電壓(Vsg)增大，從而加強(qiáng)上拉170和傳輸門(mén)161。電壓崩潰減小列供電電壓122并且減少上拉171上的Vsg，從而削弱上拉171。注意，單獨(dú)使用高供電電壓崩潰還將減少上拉170的強(qiáng)度(這不是所期望的)并且拉高BLRI將更困難。然而，將負(fù)位線升壓與高供電電壓崩潰加以組合抵消上拉170的強(qiáng)度的減少。
[0022]在另一個(gè)示例中，經(jīng)升壓的位線130BLR=0，經(jīng)升壓的位線125BLL=1，并且存儲(chǔ)元電路150保持相反值，其中BLLI=O并且BLRI=1?？删幊虒?xiě)輔助電路200配置為在寫(xiě)操作期間使負(fù)位線BLR130升壓并且使列供電電壓122崩潰。使BLR130升壓增大傳輸門(mén)160的Vgs，其與在負(fù)位線BLR130處提供(非經(jīng)升壓的)低供電電壓(例如，VSS)相比其將把BLRI拉得較低。上拉171上的Vsg增大，從而加強(qiáng)上拉171和傳輸門(mén)160。電壓崩潰減小列供電電壓122并且減少上拉170上的Vsg，從而削弱上拉170。注意，單獨(dú)使用高供電電壓崩潰還將減少上拉171的強(qiáng)度(這不是所期望的)并且拉高BLLI將更困難。然而，將負(fù)位線升壓與高供電電壓崩潰加以組合抵消上拉171的強(qiáng)度的減少。
[0023]雖然圖1B中僅示出了單個(gè)存儲(chǔ)元電路150，但是多個(gè)存儲(chǔ)元電路150可以配置在具有兩個(gè)或更多個(gè)行的陣列中。每一行根據(jù)地址被單獨(dú)使能，以及字線135被置位以實(shí)施讀和寫(xiě)操作。陣列中的存儲(chǔ)元電路150可以被組織在一個(gè)或多個(gè)列中，其中地址的一部分用來(lái)在不同列之間進(jìn)行選擇用于讀和寫(xiě)操作。
[0024]圖2A示出了根據(jù)一個(gè)實(shí)施例的、圖1B的存儲(chǔ)元電路150和可編程寫(xiě)輔助電路200。可編程寫(xiě)輔助電路200稱連到存儲(chǔ)元電路150。可編程寫(xiě)輔助電路200包括寫(xiě)mux(多路復(fù)用器)子電路215、列供電崩潰子電路220以及位線升壓子電路245。如圖2A所示，在包括存儲(chǔ)元電路150的SRAM陣列中采用2比I列位交錯(cuò)。BL1209和BLB1211是與第一列相對(duì)應(yīng)的差分位線，并且BL2212和BLB2213是與第二列相對(duì)應(yīng)的差分位線。列供電221是由列供電崩潰子電路220提供到SRAM陣列的第一列中的存儲(chǔ)元電路150的列供電電壓，并且列供電222是提供到SRAM陣列的第二列中的存儲(chǔ)元電路150的列供電電壓。如所示的，位線升壓子電路245可在SRAM陣列的兩列之間共享?？删幊虒?xiě)輔助電路200還可不利用列交錯(cuò)而被使用，或者可以在比SRAM陣列的多于兩個(gè)的列之間被共享。
[0025]假定BLB1211是針對(duì)特定寫(xiě)操作的負(fù)位線，寫(xiě)輔助操作將使BLB1211升壓到低于低供電電壓，并且使提供到存儲(chǔ)元電路150的列供電電壓120 (即列供電221)崩潰。位線BL1209是正位線并被設(shè)為值I (即高供電電壓)。
[0026]寫(xiě)mux子電路215使能與負(fù)位線BLB1211相對(duì)應(yīng)的NMOS晶體管202的柵極。NMOS晶體管201、203和204的柵極被禁用。到NOR門(mén)207的輸入是數(shù)據(jù)(以在BL1209和BLB1211之間進(jìn)行選擇)和列選擇與寫(xiě)使能的組合(以當(dāng)寫(xiě)操作被使能時(shí)在列I或2之間進(jìn)行選擇)。位線放電210默認(rèn)被置位，這通過(guò)NMOS晶體管230將BLB1211和升壓節(jié)點(diǎn)246拉低(SP到接地)。這時(shí)候，節(jié)點(diǎn)248需要被上拉以跨升壓電容器240建立電壓并且初始化可編程寫(xiě)輔助電路200以實(shí)施寫(xiě)輔助操作。
[0027]在一個(gè)實(shí)施例中，寫(xiě)輔助操作的電壓崩潰部分可被禁用。n_P1241和n_P2242信號(hào)分別用來(lái)使能/禁用針對(duì)列I和2的電壓崩潰。具體地，n_P1241被取消(negate)以禁用針對(duì)列I的電壓崩潰并且通過(guò)PMOS晶體管231上拉列供電221。類似地，n_P2242被取消以禁用針對(duì)列2的電壓崩潰并且通過(guò)PMOS晶體管232上拉列供電222。寫(xiě)輔助可經(jīng)編程以當(dāng)需要較少寫(xiě)輔助時(shí)禁用電壓崩潰。當(dāng)針對(duì)列I使能電壓崩潰時(shí)，n_P1241被置位以寫(xiě)入數(shù)據(jù)到列I中的存儲(chǔ)元電路150，同時(shí)禁用PMOS晶體管231，因此列供電221浮動(dòng)。注意，因?yàn)榱泄╇?21先前被上拉到高供電電壓，所以浮動(dòng)的列供電221處于高電壓電平。
[0028]為了完成可編程寫(xiě)輔助電路200的初始化用于負(fù)位線升壓操作，跨升壓電容器240建立電壓。n_X1243信號(hào)被取消以使能列供電崩潰子電路220內(nèi)的PMOS晶體管233來(lái)上拉節(jié)點(diǎn)248，這跨升壓電容器240建立電壓。當(dāng)針對(duì)列2實(shí)施寫(xiě)操作時(shí)，n_X2244信號(hào)被取消以使能PMOS晶體管234來(lái)上拉節(jié)點(diǎn)248。當(dāng)電壓崩潰被使能時(shí)節(jié)點(diǎn)248被上拉到的電壓電平取決于列供電221 (或列供電222)和升壓電容器240上的電容量之間的比率。當(dāng)電壓崩潰未被使能時(shí)，節(jié)點(diǎn)248由PMOS晶體管231和233 (或PMOS晶體管232和234)上拉到高供電電壓。
[0029]因?yàn)榱泄╇?21或222正在浮動(dòng)并且被拉到比高供電電壓低的部分經(jīng)崩潰的電平，所以當(dāng)電壓崩潰被使能時(shí)，除了跨升壓電容器240建立電壓外，還使能PMOS晶體管233或234，分別降低列供電221或222。因此，當(dāng)節(jié)點(diǎn)248被上拉以對(duì)升壓電容器240充電并且初始化負(fù)位線升壓操作時(shí)，部分電壓崩潰完成。
[0030]當(dāng)高供電電壓崩潰未被使能時(shí)，列供電221和列供電222當(dāng)PMOS晶體管233或234分別被使能以跨升壓電容器240建立電壓時(shí)停留在高供電電壓上。節(jié)點(diǎn)248留在與列供電221或222相同的電壓電平上。
[0031]在可編程寫(xiě)輔助電路200被初始化以實(shí)施負(fù)位線升壓操作之后，字線例如字線135可被使能以開(kāi)始寫(xiě)操作。然后，通過(guò)取消位線放電210以禁用NMOS晶體管230以及使升壓節(jié)點(diǎn)246浮動(dòng)來(lái)發(fā)起負(fù)位線升壓。位線控制225和227配置為使能NMOS晶體管235或NMOS晶體管236 (其進(jìn)而激活NMOS晶體管237)這二者之一來(lái)下拉節(jié)點(diǎn)248。位線控制225和227為負(fù)位線升壓提供不同的升壓量。位線控制225被置位以使NMOS晶體管235能夠?qū)⒐?jié)點(diǎn)248拉到接地。位線控制227被置位以使NMOS晶體管237能夠?qū)⒐?jié)點(diǎn)248拉到NMOS晶體管236的Vth。在其他實(shí)施例中，通過(guò)省略NMOS晶體管235、236和237中的一個(gè)或多個(gè)可以提供單個(gè)升壓量或者通過(guò)包括耦連到節(jié)點(diǎn)248的附加晶體管可以提供附加的升壓量。
[0032]當(dāng)高供電電壓崩潰被使能時(shí)，位線控制225和227中的一個(gè)被置位還通過(guò)下拉列供電221 (或222)完成電壓崩潰。因?yàn)榱泄╇?21 (或222)通過(guò)PMOS晶體管233 (或234)被下拉，所以在列供電221 (或222)處的電壓被限制到閾值電壓，PMOS晶體管233 (或234)的Vth。在列供電221 (或222)處限制最小電壓確保列供電221 (或222)高于保留電壓(SP當(dāng)讀或?qū)懖僮鬟@二者都不被實(shí)施時(shí)存儲(chǔ)元電路150保留數(shù)據(jù)所需的電壓電平)。
[0033]當(dāng)電壓崩潰被禁用時(shí)，n_X1243 (或n_X2244)信號(hào)被置位以斷開(kāi)PMOS晶體管233(或234)，這阻止在VDD和接地之間的短路電流。由于節(jié)點(diǎn)248經(jīng)由NMOS晶體管235 (或NMOS晶體管236和237)被拉到接地，所以升壓節(jié)點(diǎn)246被下拉到負(fù)電壓(即低于低供電電壓的電壓電平)。負(fù)電壓的電平基于BLB1211的電容量和升壓電容器240所形成的分壓器和。當(dāng)升壓節(jié)點(diǎn)246被升壓到負(fù)電壓時(shí)，負(fù)位線BLB1211被升壓到低電壓。應(yīng)利用高Vth來(lái)選擇NMOS晶體管230以阻止電荷泄漏到升壓節(jié)點(diǎn)246上以及使負(fù)升壓縮減。
[0034]為了完成寫(xiě)操作，存儲(chǔ)元電路150內(nèi)的上拉170必須將低內(nèi)部節(jié)點(diǎn)BLRI拉高(假定經(jīng)升壓的位線130為高并且經(jīng)升壓的位線125為低。所以，上拉170可將BLRI節(jié)點(diǎn)拉高，列供電電壓122在字線135被取消(即斷開(kāi))之前應(yīng)被恢復(fù)到高供電電壓電平。為了使上拉170保持在強(qiáng)，當(dāng)高供電電壓例如VDD被恢復(fù)時(shí)，負(fù)位線即(耦連到BLB1211的)經(jīng)升壓的位線125仍應(yīng)被升壓。因此，n_X1243 (或n_X2244)被置位以斷開(kāi)PMOS晶體管233 (或234)。如果電壓崩潰被使能，那么n_P1241 (或242)被取消并且PMOS晶體管231 (或232)接通以將列供電221 (或222)恢復(fù)到高供電電壓電平(VDD)。
[0035]為了結(jié)束負(fù)位線升壓操作，NMOS晶體管202被斷開(kāi)以允許BLB1211的預(yù)充電，并且位線放電210被置位以接通NMOS晶體管230使得升壓節(jié)點(diǎn)246被恢復(fù)到低供電電壓(接地)。節(jié)點(diǎn)248基于位線控制225和227的調(diào)諧(tuning)而停留在某一未知電壓。在一個(gè)實(shí)施例中，NMOS晶體管耦連到節(jié)點(diǎn)248并配置為將節(jié)點(diǎn)248預(yù)放電到低供電電壓以最大化高供電電壓崩潰操作的效果。位線控制225可配置為實(shí)施節(jié)點(diǎn)248的預(yù)放電。
[0036]可利用標(biāo)準(zhǔn)邏輯門(mén)和延遲鏈來(lái)實(shí)現(xiàn)位線放電210、位線控制225及227、n_P1241、n_P2242、n_X1243、n_X2244、字線135以及到寫(xiě)mux子電路215內(nèi)的NOR門(mén)的輸入信號(hào)的生成。信號(hào)中的至少一些可在多個(gè)列之間共享。
[0037]圖2B示出了根據(jù)一個(gè)實(shí)施例的、用于使用供電電壓崩潰和負(fù)位線升壓來(lái)實(shí)施寫(xiě)輔助的方法250的另一流程圖。在步驟255，位線放電210被置位以將負(fù)位線放電用于寫(xiě)操作并且將升壓節(jié)點(diǎn)246下拉到低供電電壓。在步驟257，通過(guò)將節(jié)點(diǎn)248上拉來(lái)跨升壓電容器240提供電壓。在步驟260，可編程寫(xiě)輔助電路200確定電壓崩潰是否被使能，并且如果是，則在步驟262將列供電從高供電電壓解耦并允許其浮動(dòng)。否則，在步驟264，將列供電電壓維持在VDD (高供電電壓)上。這時(shí)候，跨升壓電容器240建立電壓以初始化寫(xiě)輔助操作。
[0038]在步驟265，使能字線135以開(kāi)始寫(xiě)操作。在步驟270，如果高供電電壓崩潰未被使能，那么在步驟272，將列供電從升壓電容器240解耦以在繼續(xù)到步驟275之前阻止VDD和接地之間的短路。在步驟275，使能負(fù)位線升壓操作并且將升壓節(jié)點(diǎn)246拉到負(fù)電壓以將負(fù)位線升壓到低于提供到存儲(chǔ)元電路150的低供電電壓。
[0039]在步驟278，將數(shù)據(jù)寫(xiě)入存儲(chǔ)元。在步驟280，如果電壓崩潰被使能，那么在步驟282將列供電在繼續(xù)到步驟285之前恢復(fù)到高供電電壓。在步驟285，禁用字線135并且在步驟290，通過(guò)將升壓節(jié)點(diǎn)246上拉到低電壓供電來(lái)禁用負(fù)位線升壓。
[0040]圖3A示出了根據(jù)一個(gè)實(shí)施例的、與配置為使用負(fù)位線升壓來(lái)實(shí)施寫(xiě)輔助的圖2A的可編程寫(xiě)輔助電路200相關(guān)聯(lián)的時(shí)序圖300。針對(duì)時(shí)序圖300可編程寫(xiě)輔助電路200配置為禁用電壓崩潰，并且高供電電壓VDD被設(shè)為600mV。
[0041]在寫(xiě)輔助操作開(kāi)始時(shí)，位線放電210被置位以使得升壓節(jié)點(diǎn)246被拉到低電壓電平(10mV)，并且負(fù)位線BLB1211被拉低(到10mV)。在時(shí)刻305，n_X1243被取消以上拉節(jié)點(diǎn)248并且跨升壓電容器240提供電壓。升壓節(jié)點(diǎn)246響應(yīng)于在節(jié)點(diǎn)248處電壓的增大而增大。另外，在時(shí)刻305，因?yàn)楫?dāng)寫(xiě)輔助操作實(shí)施時(shí)電壓崩潰未被使能用于圖3A中示出的波形，所以n_P1241未改變。在時(shí)刻310，由升壓節(jié)點(diǎn)246所到達(dá)的電壓電平未完全到達(dá)列供電221的經(jīng)部分崩潰的電壓電平。
[0042]在時(shí)刻305之后以及在時(shí)刻310之前，位線放電210被取消。在時(shí)刻310，n_X1243被置位以將列供電221從升壓電容器240解耦并且阻止高供電電壓和低供電電壓之間短路。在時(shí)刻310，位線控制225被置位以使能負(fù)位線升壓。因?yàn)殡妷罕罎⑽幢皇鼓埽粤泄╇?21不進(jìn)一步崩潰。在時(shí)刻310，升壓節(jié)點(diǎn)246被拉到較低電壓，并且負(fù)位線BLB1211在時(shí)刻310和315之間被升壓到負(fù)電壓(例如，-70mV)。在時(shí)刻315，位線控制225被取消并且位線放電210被置位以禁用負(fù)位線升壓并完成寫(xiě)輔助操作。
[0043]圖3B示出了根據(jù)一個(gè)實(shí)施例的、與配置為使用負(fù)位線升壓和高供電電壓崩潰來(lái)實(shí)施寫(xiě)輔助的圖2A的可編程寫(xiě)輔助電路200相關(guān)聯(lián)的時(shí)序圖350?？删幊虒?xiě)輔助電路200配置為針對(duì)時(shí)序圖350使能高供電電壓崩潰，并且VDD被設(shè)為600mV。
[0044]在寫(xiě)輔助操作開(kāi)始時(shí)，位線放電210被置位使得升壓節(jié)點(diǎn)246被拉到低電壓電平，并且負(fù)位線BLB1211處于低供電電壓(OmV)。在時(shí)刻355，n_P1241被置位以禁用PMOS晶體管231以及使列供電221浮動(dòng)，并且取消n_X1243以上拉節(jié)點(diǎn)248并且跨升壓電容器240提供電壓。升壓節(jié)點(diǎn)246響應(yīng)于在節(jié)點(diǎn)248處的電壓的增大而增大。在時(shí)刻360，由升壓節(jié)點(diǎn)246所到達(dá)的電壓電平大致等于列供電221的經(jīng)部分崩潰的電壓電平。通過(guò)對(duì)升壓電容器240充電作為部分電壓崩潰的結(jié)果來(lái)達(dá)到效率。
[0045]在時(shí)刻360之前，位線放電210被取消。在時(shí)刻360，位線控制225被置位以使能負(fù)位線升壓。列供電221從時(shí)刻360到時(shí)刻365進(jìn)一步崩潰以留在經(jīng)崩潰的電壓電平上。在時(shí)刻360，升壓節(jié)點(diǎn)246被拉到較低電壓，并且負(fù)位線BLB1211被升壓到負(fù)電壓(_80mV)。為了完成寫(xiě)操作，在時(shí)刻365，n_P1241被取消并且n_X1243被置位以將列供電221恢復(fù)到高供電電壓(600mV)。在時(shí)刻370，位線控制225被取消并且位線放電210被置位以禁用負(fù)位線升壓并完成寫(xiě)輔助操作。
[0046]除了提高寫(xiě)可靠性外，將負(fù)位線升壓和電壓供電崩潰加以組合的寫(xiě)輔助操作還提供數(shù)個(gè)優(yōu)勢(shì)。典型地，用于VDD的高供電電壓線和位線以平行導(dǎo)線在金屬層中被路由。因此，負(fù)位線和VDD之間的電容性耦連允許較小升壓電容器240。使用電壓供電崩潰而不利用負(fù)位線升壓的劣勢(shì)在于，負(fù)位線升壓減少PMOS上拉晶體管上的柵極電壓，其在寫(xiě)操作期間將內(nèi)部節(jié)點(diǎn)上拉，從而加強(qiáng)PMOS上拉以幫助切換由存儲(chǔ)元電路150內(nèi)的存儲(chǔ)元件所存儲(chǔ)的值。用來(lái)部分地使高供電電壓崩潰的能量用來(lái)幫助對(duì)升壓電容器240充電。最后，節(jié)點(diǎn)248未充分放電，所以需要較少能量來(lái)對(duì)節(jié)點(diǎn)248重新充電并且跨升壓電容器240提供電壓用于下一個(gè)寫(xiě)輔助操作。
[0047]圖4示出了根據(jù)一個(gè)實(shí)施例的PPU400，在該實(shí)施例中可以實(shí)現(xiàn)各先前實(shí)施例的各架構(gòu)和/或功能性。具體地，針對(duì)依靠SRAM存儲(chǔ)電路的寄存器元件或存儲(chǔ)器元件中的一個(gè)或多個(gè)可以采用由可編程寫(xiě)輔助電路200所實(shí)現(xiàn)的寫(xiě)輔助技術(shù)。
[0048]雖然在本文中提供并行處理器作為PPU400的示例，但應(yīng)特別注意的是，這類處理器僅出于示例性目的而闡述，并且可出于相同目的采用任何處理器以對(duì)其進(jìn)行補(bǔ)充和/或替換。在一個(gè)實(shí)施例中，PPU400配置為在兩個(gè)或更多個(gè)流多處理器(SM)450中并發(fā)地執(zhí)行多個(gè)線程。線程(即執(zhí)行的線程)是在特定SM450內(nèi)執(zhí)行的指令集的實(shí)例化。下文結(jié)合圖5更詳細(xì)描述的每個(gè)SM450可包括但不限于一個(gè)或多個(gè)處理核心、一個(gè)或多個(gè)加載/存儲(chǔ)單元(LSU)、一級(jí)(LI)高速緩存、共享存儲(chǔ)器等。
[0049]在一個(gè)實(shí)施例中，PPU400包括輸入/輸出(I/O)單元405，其配置為通過(guò)系統(tǒng)總線402傳送和接收來(lái)自中央處理單元(CPU)(未示出)的通信(即命令、數(shù)據(jù)等)。I/O單元405可實(shí)現(xiàn)用于高速外圍部件互連(PCIe)總線上的通信的PCIe接口。在可替代實(shí)施例中，I/O單元405可實(shí)現(xiàn)其他類型的公知總線接口。
[0050]PPU400還包括主機(jī)接口單元410，其將命令解碼并將命令傳送到PPU400的網(wǎng)格管理單元415或如命令可指定的其他單元(例如存儲(chǔ)器接口 480)。主機(jī)接口單元410配置為路由PPU400的各邏輯單元之間的通信。
[0051]在一個(gè)實(shí)施例中，由CPU將被編碼為命令流的程序?qū)懭刖彌_區(qū)。緩沖區(qū)是例如存儲(chǔ)器404或系統(tǒng)存儲(chǔ)器的存儲(chǔ)器中的區(qū)域，其可由CPU和PPU400 二者訪問(wèn)(即讀/寫(xiě))。CPU將命令流寫(xiě)入緩沖區(qū)并隨后將指向命令流開(kāi)始的指針傳送到PPU400。主機(jī)接口單元410為網(wǎng)格管理單元(GMU)415提供指向一個(gè)或多個(gè)流的指針。GMU415選擇一個(gè)或多個(gè)流并配置為將所選擇的流組織成掛起網(wǎng)格池。掛起網(wǎng)格池可包括尚未被選擇用于執(zhí)行的新網(wǎng)格和已被部分地執(zhí)行并且已被暫停的網(wǎng)格。
[0052]耦連在GMU415和SM450之間的工作分布單元420管理活動(dòng)網(wǎng)格池，選擇并分派活動(dòng)網(wǎng)格用于由SM450執(zhí)行。當(dāng)掛起的網(wǎng)格有資格執(zhí)行、即不具有未解決的數(shù)據(jù)依賴時(shí)，掛起的網(wǎng)格由GMU415轉(zhuǎn)移到活動(dòng)網(wǎng)格池。當(dāng)活動(dòng)網(wǎng)格的執(zhí)行被依賴阻塞時(shí)，活動(dòng)網(wǎng)格被轉(zhuǎn)移到掛起池。當(dāng)網(wǎng)格的執(zhí)行完成時(shí)，網(wǎng)格被工作分布單元420從活動(dòng)網(wǎng)格池移除。除了接收來(lái)自主機(jī)接口單元410和工作分布單元420的網(wǎng)格以外，GMU410還接收在網(wǎng)格的執(zhí)行期間由SM450所動(dòng)態(tài)生成的網(wǎng)格。這些動(dòng)態(tài)生成的網(wǎng)格加入掛起網(wǎng)格池中的其他掛起的網(wǎng)格。
[0053]在一個(gè)實(shí)施例中，CPU執(zhí)行實(shí)現(xiàn)應(yīng)用編程接口(API)的驅(qū)動(dòng)程序內(nèi)核,該應(yīng)用編程接口使能在CPU上執(zhí)行的一個(gè)或多個(gè)應(yīng)用以調(diào)度用于在PPU400上執(zhí)行的操作。應(yīng)用可包括使驅(qū)動(dòng)程序內(nèi)核生成一個(gè)或多個(gè)網(wǎng)格用于執(zhí)行的指令(即API調(diào)用)。在一個(gè)實(shí)施例中，PPU400實(shí)現(xiàn)SMD (單指令、多數(shù)據(jù))結(jié)構(gòu)，其中由線程塊中的不同線程對(duì)不同數(shù)據(jù)集并發(fā)地執(zhí)行網(wǎng)格中的每個(gè)線程塊(即線程束(warp))。驅(qū)動(dòng)程序內(nèi)核定義包含k個(gè)相關(guān)線程的線程塊，使得相同線程塊中的線程可通過(guò)共享存儲(chǔ)器交換數(shù)據(jù)。在一個(gè)實(shí)施例中，線程塊包括32個(gè)相關(guān)線程，并且網(wǎng)格是執(zhí)行相同流的一個(gè)或多個(gè)線程塊的陣列，并且不同的線程塊可通過(guò)全局存儲(chǔ)器交換數(shù)據(jù)。
[0054]在一個(gè)實(shí)施例中，PPU400包括X個(gè)SM450 (X)0例如，PI3MOO可包括15個(gè)不同的SM450。每個(gè)SM450是多線程的并配置為并發(fā)地執(zhí)行來(lái)自特定線程塊的多個(gè)線程(例如32個(gè)線程)。SM450中的每一個(gè)經(jīng)由交叉開(kāi)關(guān)460 (或其他類型的互連網(wǎng)絡(luò))連接到二級(jí)(L2)高速緩存465。L2高速緩存465連接到一個(gè)或多個(gè)存儲(chǔ)器接口 480。存儲(chǔ)器接口 480實(shí)現(xiàn)
16、32、64、128位數(shù)據(jù)總線等等，用于高速數(shù)據(jù)轉(zhuǎn)移。在一個(gè)實(shí)施例中，PPU400包括U個(gè)存儲(chǔ)器接口 480 (U)，其中每個(gè)存儲(chǔ)器接口 480 (U)連接到相對(duì)應(yīng)的存儲(chǔ)器設(shè)備404 (U)。例如，PPU400可連接到多達(dá)6個(gè)存儲(chǔ)器設(shè)備404，諸如圖形雙數(shù)據(jù)速率、版本5、同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(⑶DR5SDRAM)。
[0055]在一個(gè)實(shí)施例中，PPU400實(shí)現(xiàn)多級(jí)存儲(chǔ)器層次。存儲(chǔ)器404位于耦連到PPU400的SDRAM的片外。來(lái)自存儲(chǔ)器404的數(shù)據(jù)可被獲取并存儲(chǔ)在L2高速緩存465中，該L2高速緩存465位于片上并在各SM450之間共享。在一個(gè)實(shí)施例中，SM450中的每一個(gè)還實(shí)現(xiàn)LI高速緩存。LI高速緩存是專用于特定SM450的私有存儲(chǔ)器。LI高速緩存中的每一個(gè)耦連到共享的L2高速緩存465。來(lái)自L2高速緩存465的數(shù)據(jù)可被獲取并存儲(chǔ)在LI高速緩存中的每一個(gè)中用于SM450的功能單元中的處理。
[0056]在一個(gè)實(shí)施例中，PPU400包括圖形處理單元(GPU)。PPU400配置為接收指定用于處理圖形數(shù)據(jù)的著色器程序的命令。圖形數(shù)據(jù)可被定義為諸如點(diǎn)、線、三角形、四邊形、三角形條帶等基元的集合。典型地，基元包括指定用于(例如在模型空間坐標(biāo)系中的)基元的若干頂點(diǎn)以及與基元的每個(gè)頂點(diǎn)相關(guān)聯(lián)的屬性的數(shù)據(jù)。PPU400可配置為處理圖形基元以生成幀緩沖區(qū)(即用于顯示器的像素中的每一個(gè)的像素?cái)?shù)據(jù))。驅(qū)動(dòng)程序內(nèi)核實(shí)現(xiàn)圖形處理管線，諸如由OpenGL API定義的圖形處理管線。
[0057]應(yīng)用將用于場(chǎng)景的模型數(shù)據(jù)(即頂點(diǎn)和屬性的合集)寫(xiě)到存儲(chǔ)器。模型數(shù)據(jù)定義在顯示器上可見(jiàn)的對(duì)象中的每一個(gè)。應(yīng)用隨后對(duì)驅(qū)動(dòng)程序內(nèi)核做出請(qǐng)求模型數(shù)據(jù)被渲染和顯示的API調(diào)用。驅(qū)動(dòng)程序內(nèi)核讀取模型數(shù)據(jù)并將命令寫(xiě)到緩沖區(qū)以實(shí)施一個(gè)或多個(gè)操作來(lái)處理模型數(shù)據(jù)。命令可將包括頂點(diǎn)著色器、外殼著色器、幾何著色器、像素著色器等中的一個(gè)或多個(gè)的不同著色器程序編碼。例如，GMU415可配置一個(gè)或多個(gè)SM450為執(zhí)行處理由模型數(shù)據(jù)所定義的若干頂點(diǎn)的頂點(diǎn)著色器程序。在一個(gè)實(shí)施例中，GMU415可配置不同SM450為并發(fā)地執(zhí)行不同著色器程序。例如，SM450的第一子集可配置為執(zhí)行頂點(diǎn)著色器程序，而SM450的第二子集可配置為執(zhí)行像素著色器程序。SM450的第一子集處理頂點(diǎn)數(shù)據(jù)以產(chǎn)生經(jīng)處理的頂點(diǎn)數(shù)據(jù)并將經(jīng)處理的頂點(diǎn)數(shù)據(jù)寫(xiě)到L2高速緩存465和/或存儲(chǔ)器404。在經(jīng)處理的頂點(diǎn)數(shù)據(jù)被光柵化(即從三維數(shù)據(jù)變換成屏幕空間中的二維數(shù)據(jù))以產(chǎn)生碎片數(shù)據(jù)(fragment data)之后，SM450的第二子集執(zhí)行像素著色器以產(chǎn)生經(jīng)處理的碎片數(shù)據(jù)，其隨后與其他經(jīng)處理的碎片數(shù)據(jù)混合并被寫(xiě)到存儲(chǔ)器404中的幀緩沖區(qū)。頂點(diǎn)著色器程序和像素著色器程序可并發(fā)地執(zhí)行，以管線的方式處理來(lái)自同一場(chǎng)景的不同數(shù)據(jù)直到用于場(chǎng)景的所有模型數(shù)據(jù)已被渲染到幀緩沖區(qū)為止。隨后，幀緩沖區(qū)的內(nèi)容被傳送到顯示控制器用于在顯示設(shè)備上顯示。
[0058]PPU400可包括在臺(tái)式計(jì)算機(jī)、膝上型計(jì)算機(jī)、平板計(jì)算機(jī)、智能電話(例如無(wú)線、手持設(shè)備)、個(gè)人數(shù)字助理(PDA)、數(shù)字相機(jī)、手持電子設(shè)備等等中。在一個(gè)實(shí)施例中，PTO400具體化在單個(gè)半導(dǎo)體襯底上。在另一實(shí)施例中，PPU400連同一個(gè)或多個(gè)其他邏輯單元被包括在片上系統(tǒng)(SoC)中，所述一個(gè)或多個(gè)其他邏輯單元諸如精簡(jiǎn)指令集計(jì)算機(jī)(RISC) CPU、存儲(chǔ)器管理單元(MMU)、數(shù)模轉(zhuǎn)換器(DAC)等。
[0059]在一個(gè)實(shí)施例中，PPU400可被包括在包括諸如⑶DR5SDRAM的一個(gè)或多個(gè)存儲(chǔ)器設(shè)備404的圖形卡上。圖形卡可配置為與包括例如北橋芯片集和南橋芯片集的、臺(tái)式計(jì)算機(jī)的主板上的PCIe槽相接。在又一實(shí)施例中，PI3MOO可以是被包括在主板的芯片集(即北橋)中的集成圖形處理單元(iGPU)。
[0060]圖5示出根據(jù)一個(gè)實(shí)施例的、圖4的流多處理器450。如圖5所示，SM450包括指令高速緩存505、一個(gè)或多個(gè)調(diào)度器單元510、寄存器堆520、一個(gè)或多個(gè)處理核心550、一個(gè)或多個(gè)雙精度單元(DPU) 551、一個(gè)或多個(gè)特殊功能單元(SFU) 552、一個(gè)或多個(gè)加載/存儲(chǔ)單元(LSU)553、互連網(wǎng)絡(luò)580、共享存儲(chǔ)器/LI高速緩存570以及一個(gè)或多個(gè)紋理單元590。
[0061]如上文所述，工作分布單元420分派活動(dòng)網(wǎng)格用于在PPU400的一個(gè)或多個(gè)SM450上執(zhí)行。調(diào)度器單元510從工作分布單元420接收網(wǎng)格并管理用于每個(gè)活動(dòng)網(wǎng)格的一個(gè)或多個(gè)線程塊的指令調(diào)度。調(diào)度器單元510調(diào)度線程用于在并行線程的組中執(zhí)行，其中每個(gè)組稱為線程束。在一個(gè)實(shí)施例中，每個(gè)線程束包括32個(gè)線程。調(diào)度器單元510可管理多個(gè)不同線程塊，在每個(gè)時(shí)鐘周期期間將線程塊分配到線程束用于執(zhí)行并隨后調(diào)度來(lái)自各功能單元(即核心550、DPU551、SFU552以及LSU553)上的多個(gè)不同線程束的指令。
[0062]在一個(gè)實(shí)施例中，每個(gè)調(diào)度器單元510包括一個(gè)或多個(gè)指令分派單元515。每個(gè)分派單元515配置為將指令傳送到功能單元中的一個(gè)或多個(gè)。在圖5示出的實(shí)施例中，調(diào)度器單元510包括兩個(gè)分派單元515，其使能來(lái)自同一線程束的兩個(gè)不同指令在每個(gè)時(shí)鐘周期期間被分派。在可替代實(shí)施例中，每個(gè)調(diào)度器單元510可包括單個(gè)分派單元515或附加的分派單元515。
[0063]每個(gè)SM450包括寄存器堆520，其提供用于SM450的功能單元的寄存器的集合。在一個(gè)實(shí)施例中，寄存器堆520在功能單元中的每一個(gè)之間被劃分，使得每個(gè)功能單元被分配寄存器堆520的專用部分。在另一實(shí)施例中，寄存器堆520在正由SM450執(zhí)行的不同線程束之間被劃分。寄存器堆520為連接到功能單元的數(shù)據(jù)路徑的操作數(shù)提供暫時(shí)存儲(chǔ)。
[0064]每個(gè)SM450包括L個(gè)處理核心550。在一個(gè)實(shí)施例中，SM450包括大數(shù)目的(例如192個(gè)等)不同的處理核心550。每個(gè)核心550是完全管線(fully-pipelined)的單精度處理單元，其包括浮點(diǎn)運(yùn)算邏輯單元和整數(shù)運(yùn)算邏輯單元。在一個(gè)實(shí)施例中，浮點(diǎn)運(yùn)算邏輯單元實(shí)現(xiàn)用于浮點(diǎn)運(yùn)算的IEEE754-2008標(biāo)準(zhǔn)。每個(gè)SM450還包括實(shí)現(xiàn)雙精度浮點(diǎn)運(yùn)算的M個(gè)DPU551、實(shí)施特殊功能(例如拷貝矩形、像素混合操作等)的N個(gè)SFU552以及在共享存儲(chǔ)器/LI高速緩存570和寄存器堆520之間實(shí)現(xiàn)加載和存儲(chǔ)操作的P個(gè)LSU553。在一個(gè)實(shí)施例中，SM450 包括 64 個(gè) DPU551、32 個(gè) SFU552 以及 32 個(gè) LSU553。
[0065]每個(gè)SM450包括互連網(wǎng)絡(luò)580，其將功能單元中的每一個(gè)連接到寄存器堆520和共享存儲(chǔ)器/LI高速緩存570。在一個(gè)實(shí)施例中，互連網(wǎng)絡(luò)580是交叉開(kāi)關(guān)，其可配置為將任何功能單元連接到寄存器堆520中的任何寄存器或共享存儲(chǔ)器/LI高速緩存570中的任何存儲(chǔ)器位置。
[0066]在一個(gè)實(shí)施例中，SM450實(shí)現(xiàn)在GPU內(nèi)。在這類實(shí)施例中，SM450包括J個(gè)紋理單元590。紋理單元590配置為從存儲(chǔ)器404加載紋理圖(即紋理元素的2D陣列)并對(duì)紋理圖采樣以產(chǎn)生經(jīng)采樣的紋理值用于在著色器程序中使用。紋理單元590使用mip-map (即變化細(xì)節(jié)層級(jí)的紋理圖)實(shí)現(xiàn)諸如抗鋸齒操作的紋理操作。在一個(gè)實(shí)施例中，SM450包括16個(gè)紋理單元590。
[0067]上文所述的PPU400可配置為實(shí)施比常規(guī)CPU快得多的高度并行計(jì)算。并行計(jì)算在圖形處理、數(shù)據(jù)壓縮、計(jì)量生物學(xué)、流處理算法等方面具有優(yōu)勢(shì)。
[0068]圖6示出在其中可實(shí)現(xiàn)各先前實(shí)施例的各架構(gòu)和/或功能性的示例性系統(tǒng)600。如所示，提供了系統(tǒng)600，其包括至少一個(gè)連接到通信總線602的中央處理器601。通信總線602可使用任何合適的協(xié)議來(lái)實(shí)現(xiàn)，諸如外圍部件互連(PCI)、PC1-ExpreSS、AGP (加速圖形端口)、超傳輸、或任何其他總線或點(diǎn)對(duì)點(diǎn)通信協(xié)議。系統(tǒng)600還包括主存儲(chǔ)器604。控制邏輯(軟件)和數(shù)據(jù)存儲(chǔ)在可采取隨機(jī)存取存儲(chǔ)器(RAM)形式的主存儲(chǔ)器604中。
[0069]系統(tǒng)600還包括輸入設(shè)備612、圖形處理器606以及顯不器608,所述顯不器608即常規(guī)CRT (陰極射線管)、IXD (液晶顯示器)、LED (發(fā)光二極管)、等離子顯示器等等。可從輸入設(shè)備612例如鍵盤(pán)、鼠標(biāo)、觸摸板、擴(kuò)音器等接收用戶輸入。在一個(gè)實(shí)施例中，圖形處理器606可包括多個(gè)著色器模塊、光柵化模塊等。前述模塊中的每一個(gè)實(shí)際上可布置于單個(gè)半導(dǎo)體平臺(tái)上以形成圖形處理單元(GPU)。
[0070]在本描述中，單個(gè)半導(dǎo)體平臺(tái)可以指單獨(dú)一個(gè)的基于半導(dǎo)體的集成電路或芯片。應(yīng)注意的是，術(shù)語(yǔ)單個(gè)半導(dǎo)體平臺(tái)還可以指具有增強(qiáng)的連通性的多芯片模塊，其仿真片上操作，并通過(guò)利用常規(guī)中央處理單元(CPU)和總線實(shí)現(xiàn)方案做出實(shí)質(zhì)的改進(jìn)。當(dāng)然，各模塊還可根據(jù)用戶的期望分開(kāi)地或以半導(dǎo)體平臺(tái)的各種組合來(lái)布置。
[0071]系統(tǒng)600還可包括二級(jí)存儲(chǔ)610。二級(jí)存儲(chǔ)610包括例如硬盤(pán)驅(qū)動(dòng)器和/或表示軟盤(pán)驅(qū)動(dòng)器、磁帶驅(qū)動(dòng)器、壓縮光盤(pán)驅(qū)動(dòng)器、數(shù)字通用光盤(pán)(DVD)驅(qū)動(dòng)器、記錄設(shè)備、通用串行總線(USB)閃存的可移動(dòng)存儲(chǔ)驅(qū)動(dòng)器。可移動(dòng)存儲(chǔ)驅(qū)動(dòng)器以公知的方式從可移動(dòng)存儲(chǔ)單元讀取和/或?qū)懭氲娇梢苿?dòng)存儲(chǔ)單元。
[0072]計(jì)算機(jī)程序或計(jì)算機(jī)控制邏輯算法可存儲(chǔ)在主存儲(chǔ)器604和/或二級(jí)存儲(chǔ)610中。這類計(jì)算機(jī)程序當(dāng)被執(zhí)行時(shí)使得系統(tǒng)600能夠?qū)嵤└鞣N功能。存儲(chǔ)器604、二級(jí)存儲(chǔ)610和/或任何其他存儲(chǔ)是計(jì)算機(jī)可讀介質(zhì)的可能的示例。
[0073]在一個(gè)實(shí)施例中，可在以下內(nèi)容的上下文中實(shí)現(xiàn)各先前示圖的架構(gòu)和/或功能性:中央處理器601、圖形處理器606、能夠具有中央處理器601和圖形處理器606 二者的能力的至少一部分的集成電路(未示出)、芯片集(即設(shè)計(jì)為作為用于實(shí)施相關(guān)功能的單元來(lái)工作和出售的集成電路組等)和/或用于此的任何其他集成電路。
[0074]還有就是，可在以下內(nèi)容的上下文中實(shí)現(xiàn)各先前示圖的架構(gòu)和/或功能性:通用計(jì)算機(jī)系統(tǒng)、電路板系統(tǒng)、專用于娛樂(lè)目的的游戲機(jī)系統(tǒng)、特定于應(yīng)用的系統(tǒng)和/或任何其他所期望的系統(tǒng)。例如，系統(tǒng)600可采取臺(tái)式計(jì)算機(jī)、膝上型計(jì)算機(jī)、服務(wù)器、工作站、游戲機(jī)、嵌入式系統(tǒng)和/或任何其他類型的邏輯的形式。還有就是，系統(tǒng)600可采取各種其他設(shè)備的形式，包括但不限于個(gè)人數(shù)字助理(PDA)設(shè)備、移動(dòng)電話設(shè)備、電視機(jī)等。
[0075]進(jìn)一步地，雖然未示出，但系統(tǒng)600可耦連到網(wǎng)絡(luò)(例如電信網(wǎng)絡(luò)、局域網(wǎng)(LAN)、無(wú)線網(wǎng)、諸如互聯(lián)網(wǎng)的廣域網(wǎng)(WAN)、對(duì)等網(wǎng)絡(luò)、電纜網(wǎng)絡(luò)等等)用于通信目的。
[0076]雖然上文已描述了各實(shí)施例，但應(yīng)理解的是它們通過(guò)僅示例而非限制的方式加以呈現(xiàn)。因此，優(yōu)選實(shí)施例的寬度和范圍不應(yīng)被上文所述的示例性實(shí)施例中的任何一個(gè)所限制，而應(yīng)僅根據(jù)下面的權(quán)利要求和其等同物來(lái)加以限定。
【權(quán)利要求】
1.一種方法，包括: 初始化寫(xiě)輔助電路； 發(fā)起電壓崩潰以減小提供到存儲(chǔ)元的列供電電壓； 將所述存儲(chǔ)元的位線升壓到低于提供到所述存儲(chǔ)元的低供電電壓的經(jīng)升壓的電壓電平；以及 將由所述位線所編碼的數(shù)據(jù)寫(xiě)到所述存儲(chǔ)元。
2.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括，在將所述位線升壓之前對(duì)升壓電容器充電。
3.根據(jù)權(quán)利要求1所述的方法，其中所述電壓崩潰包括部分地將提供到所述存儲(chǔ)元的所述列供電電壓崩潰到比高供電電壓低的經(jīng)部分崩潰的電壓電平，而同時(shí)對(duì)升壓電容器充電。
4.根據(jù)權(quán)利要求3所述的方法，其中所述電壓崩潰進(jìn)一步包括通過(guò)將提供到所述存儲(chǔ)元的所述列供電電壓下拉到經(jīng)崩潰的電壓電平來(lái)完成所述電壓崩潰。
5.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括將到所述存儲(chǔ)元的所述列供電電壓恢復(fù)到高電壓供電以完成所述數(shù)據(jù)的所述寫(xiě)。
6.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括，在所述寫(xiě)之后，禁用所述升壓以將所述位線恢復(fù)到所述低供電電壓。
7.根據(jù)權(quán)利要求1`所述的方法，進(jìn)一步包括將所述寫(xiě)輔助電路配置為針對(duì)讀操作禁用所述位線的升壓和發(fā)起所述電壓崩潰這二者。
8.根據(jù)權(quán)利要求1所述的方法，其中所述寫(xiě)輔助電路配置為將所述存儲(chǔ)元的所述位線升壓至少兩個(gè)不同量。
9.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包括: 將所述寫(xiě)輔助電路配置為禁用所述電壓崩潰； 將所述存儲(chǔ)元的所述位線升壓；以及 將由所述位線所編碼的第二數(shù)據(jù)寫(xiě)到所述存儲(chǔ)元。
10.根據(jù)權(quán)利要求1所述的方法，其中所述寫(xiě)輔助電路在存儲(chǔ)元陣列內(nèi)的兩個(gè)或更多個(gè)列之間共享。
11.一種集成電路，包括: 存儲(chǔ)元電路；以及 寫(xiě)輔助電路，其耦連到所述存儲(chǔ)元電路并配置為: 響應(yīng)于寫(xiě)請(qǐng)求而發(fā)起電壓崩潰以減小提供到所述存儲(chǔ)元的列供電電壓； 將所述存儲(chǔ)元的位線升壓到低于提供到所述存儲(chǔ)元的低供電電壓的經(jīng)升壓的電壓電平；以及 將由所述位線所編碼的數(shù)據(jù)寫(xiě)到所述存儲(chǔ)元。
12.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路包括升壓電容器，并且所述寫(xiě)輔助電路進(jìn)一步配置為跨所述升壓電容器建立電壓。
13.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路進(jìn)一步配置為部分地將提供到所述存儲(chǔ)元的所述列供電電壓崩潰到比高供電電壓低的經(jīng)部分崩潰的電壓電平，而同時(shí)對(duì)升壓電容器充電。
14.根據(jù)權(quán)利要求13所述的集成電路，其中所述寫(xiě)輔助電路進(jìn)一步配置為通過(guò)將提供到所述存儲(chǔ)元的所述列供電電壓下拉到經(jīng)崩潰的電壓電平來(lái)完成所述電壓崩潰。
15.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路進(jìn)一步配置為將所述列供電電壓恢復(fù)到高供電電壓以完成所述數(shù)據(jù)的所述寫(xiě)。
16.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路進(jìn)一步配置為在寫(xiě)所述數(shù)據(jù)之后禁用所述位線的所述升壓以將所述位線恢復(fù)到所述低供電電壓。
17.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路進(jìn)一步配置為針對(duì)讀操作禁用所述位線的升壓和發(fā)起所述電壓崩潰這二者。
18.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路進(jìn)一步配置為: 禁用所述電壓崩潰； 將所述存儲(chǔ)元的所述位線升壓；以及 將由所述位線所編碼的第二數(shù)據(jù)寫(xiě)到所述存儲(chǔ)元。
19.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路進(jìn)一步配置為根據(jù)控制信號(hào)將所述存儲(chǔ)元的所述位線升壓至少兩個(gè)不同量。
20.根據(jù)權(quán)利要求11所述的集成電路，其中所述寫(xiě)輔助電路在存儲(chǔ)元陣列內(nèi)的兩個(gè)或更多個(gè)列之間共享。`
【文檔編號(hào)】G11C11/413GK103871457SQ201310660943
【公開(kāi)日】2014年6月18日 申請(qǐng)日期:2013年12月9日 優(yōu)先權(quán)日:2012年12月10日
【發(fā)明者】布雷恩·馬修·齊默, 馬哈茂德·埃爾辛·西納格爾 申請(qǐng)人:輝達(dá)公司