非易失性存儲器電路的制作方法
【專利摘要】本發(fā)明提供提高寫入效率的能夠在低電壓下寫入存儲器電路。利用與P溝道型非易失性存儲器元件的控制柵極連接的、由2個電阻器構(gòu)成的電阻分壓器和與所述2個電阻器并聯(lián)連接的2個開關(guān)晶體管，通過進(jìn)行控制柵極的電位的調(diào)整，使得在寫入時，浮動?xùn)艠O的電位為存儲器元件的閾值附近，從而P溝道型非易失性存儲器元件通過浮動?xùn)艠O的電位為存儲器元件的閾值附近，夾斷點(diǎn)－漏極間的電場變強(qiáng)，容易產(chǎn)生熱載流子，寫入效率提高，能夠在低電壓下寫入。
【專利說明】非易失性存儲器電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及能夠進(jìn)行電寫入、讀出的非易失性存儲器電路。
【背景技術(shù)】
[0002]已知具有可利用存儲器來微調(diào)的泄放電阻電路的半導(dǎo)體集成電路。以往，泄放電阻的調(diào)整使用的方法是利用激光等機(jī)械地切斷與泄放電阻并聯(lián)形成的保險絲。因此，泄放電阻的微調(diào)只能在組裝至封裝之前進(jìn)行。另一方面，若將存儲器用于泄放電阻的微調(diào)，則組裝后也能夠進(jìn)行電微調(diào)，作為代表性的效果可以列舉下述2點(diǎn)。
[0003]1.由于能夠在封裝的狀態(tài)下進(jìn)行微調(diào)并出廠，因此能夠應(yīng)對用戶的交貨時間短的要求。
[0004]2.由于能夠進(jìn)行包含封裝組裝時產(chǎn)生的、封裝引起的移位的微調(diào)，因此能夠高精度化。
[0005]通常，由于若泄放電阻的微調(diào)是一次微調(diào)，則不需要改寫信息，因此，作為微調(diào)用的存儲器，使用紫外線擦除型非易失性EPROM (Erasable Programmable Read Only Memory:可擦除可編程只讀存儲器)作為0TP(0ne Time Programmable:一次性可編程)存儲器。另夕卜，由于泄放電阻的微調(diào)用的存儲器與存儲器IC不同，存儲器容量較小即可，因此若與存儲器IC相比，不要求存儲器單元的高集成化、高速動作。因此，作為微調(diào)用的存儲器所要求的代表性的課題，有用于控制存儲器的外圍電路的縮小化、低電壓動作化、活用已有的制造工序等。
[0006]以往，作為紫外線擦除型非易失性EPR0M，已知使用熱載流子進(jìn)行信息寫入的非易失性EPR0M。特別是當(dāng)前，就使用熱載流子進(jìn)行信息寫入的非易失性存儲器而言，N溝道型非易失性EPROM是主流。作為原因之一，可以列舉N溝道型非易失性EPROM與P溝道型EPROM相比，動作速度更快。
[0007]但是，由于泄放電阻的微調(diào)用的存儲器如上所述，容量較小，且在微調(diào)時一次寫入后不需要改寫信息，因此，即使與存儲器IC相比動作速度慢，也不會成為問題。另外，由于P溝道型EPROM在襯底一漏極間不施加產(chǎn)生雪崩擊穿那樣的高電位，通過以比較低的電壓產(chǎn)生DAHE(Drain Avalanche Hot Electron:漏極雪崩熱電子)，注入至浮動?xùn)艠O,從而能夠使閾值電壓變化而進(jìn)行寫入，因此認(rèn)為對于泄放電阻的微調(diào)用的存儲器而言，P溝道型非易失性EPROM更適合。
[0008]使用圖3所示的剖視圖，說明以往的使用熱載流子進(jìn)行信息寫入的P溝道型非易失性EPROM的構(gòu)造。
[0009]在圖3中，沿著選擇性形成有元件分離區(qū)域9的P型半導(dǎo)體襯底7的一個主面形成有N型阱8。通過使高濃度的P型的雜質(zhì)擴(kuò)散，在所述N型阱8內(nèi)形成源極區(qū)域10和漏極區(qū)域11。在形成有所述源極區(qū)域10和所述漏極區(qū)域11的襯底上，隔著柵極氧化膜12形成有浮動?xùn)艠O13。在所述浮動?xùn)艠O13上，隔著第二絕緣膜14形成有控制柵極15，構(gòu)成以往的非易失性EPR0M。此處，由于電極布線以后(金屬布線、保護(hù)膜)的構(gòu)造與一般的半導(dǎo)體裝置相同，因此省略詳細(xì)的說明。
[0010]在以往的非易失性EPROM中，為了產(chǎn)生注入至浮動?xùn)艠O的熱電子，在寫入時需要對漏極和控制柵極施加高電壓。如上述微調(diào)用的存儲器所要求的課題中所述，若寫入時的電壓高，則需要外圍電路的高耐壓化，為了實(shí)現(xiàn)高耐壓，存在元件構(gòu)造變復(fù)雜、面積擴(kuò)大、工序數(shù)增多的問題。因此，希望動作電壓的低電壓化。但是，若使寫入電壓低電壓化，則由于動作電壓低，存在的課題是:熱載流子的產(chǎn)生效率下降，寫入時間、擦除時間變長。因此，希望改善低電壓動作下的寫入特性。
[0011]作為改善寫入特性的方案，公開了通過在浮動?xùn)艠O上表面設(shè)有凹凸，使浮動?xùn)艠O與控制柵極之間的電容增大，從而提高浮動?xùn)艠O的電位，改善寫入特性這樣的技術(shù)(例如參照專利文獻(xiàn)I)。
[0012]現(xiàn)有技術(shù)文獻(xiàn) 專利文獻(xiàn)
專利文獻(xiàn)1:日本特開平05-55605號公報；
專利文獻(xiàn)2:日本特開2001-257324號公報。

【發(fā)明內(nèi)容】

[0013]本發(fā)明要解決的問題
但是，在用專利文獻(xiàn)I記載的方法改善寫入特性的情況下，對于N溝道型EPROM確實(shí)能夠改善寫入特性，是有效的；但對于P溝道型EPROM無效。
[0014]以往，P溝道型EPROM也與N溝道型EPROM同樣，在寫入時，對漏極和控制柵極施加高電壓(例如參考專利文獻(xiàn)2)，但是由于P溝道型EPROM的寫入的最佳的浮動?xùn)艠O電壓在存儲器元件的閾值附近，因此在P溝道型EPROM中，即使在寫入時提高浮動?xùn)艠O電位，也無法謀求寫入特性的改善。
[0015]因此，本發(fā)明的目的在于提供提高寫入效率、在低電壓下能寫入數(shù)據(jù)的P溝道型EPROM電路。
[0016]用于解決問題的方案
在本發(fā)明中，為達(dá)到上述目的，使用如下方案。
[0017]利用與P溝道型EPROM的控制柵極連接的、由2個電阻器構(gòu)成的電阻分壓器和與所述2個電阻器并聯(lián)連接的2個開關(guān)晶體管，來進(jìn)行控制柵極的電位的調(diào)整，使得在寫入時，浮動?xùn)艠O的電位為存儲器元件的閾值附近。
[0018]利用上述方法，P溝道型非易失性存儲器元件通過由于浮動?xùn)艠O的電位為存儲器元件的閾值附近，因而夾斷點(diǎn)一漏極間的電場變強(qiáng)，容易產(chǎn)生熱載流子，從而能夠提高寫入效率，在低電壓下寫入。
[0019]發(fā)明的效果
根據(jù)本發(fā)明，能夠提供非易失性存儲器電路，在該非易失性存儲器電路中，通過使用與P溝道型EPROM的控制柵極連接的、由2個電阻器構(gòu)成的電阻分壓器和與所述2個電阻器并聯(lián)連接的2個開關(guān)晶體管，來進(jìn)行控制柵極的電位的調(diào)整，使得在寫入時，浮動?xùn)艠O的電位為存儲器元件的閾值附近，從而能夠提高寫入效率，在低電壓下寫入數(shù)據(jù)?！緦＠綀D】

【附圖說明】
[0020]圖1是示出本實(shí)施方式的非易失性存儲器電路的概要的概略圖；
圖2是示出本實(shí)施方式的非易失性存儲器電路內(nèi)的各電位的關(guān)系的表；
圖3是示出以往的P溝道型EPROM的構(gòu)造的剖視圖。
[0021]附圖標(biāo)記說明
I P溝道型非易失性存儲器元件；2第一電阻器；3第二電阻器；4電阻分壓器；5 P溝道型開關(guān)晶體管；6 N溝道型開關(guān)晶體管；V5 P溝道型開關(guān)晶體管的柵極輸入電位；V6 N溝道型開關(guān)晶體管的柵極輸入電位；7 P型半導(dǎo)體襯底；8 N型阱；9元件分離區(qū)域；10源極區(qū)域；11漏極區(qū)域；12柵極氧化膜；13浮動?xùn)艠O；14第二絕緣膜；15控制柵極。
【具體實(shí)施方式】
[0022]下面，詳細(xì)說明本發(fā)明的實(shí)施方式。
[0023]圖1是示出本發(fā)明的實(shí)施方式的非易失性存儲器電路。使用圖1說明本發(fā)明的非易失性存儲器電路。
[0024]在本實(shí)施方式中，如圖1所示，在具有浮動?xùn)艠O和與浮動?xùn)艠O電容耦合的控制柵極的P溝道型非易失性存儲器元件I的控制柵極連接有:由將電源電壓與接地電壓之間的電壓差進(jìn)行分壓的第一電阻器2和第二電阻器3構(gòu)成的電阻分壓器4的分壓輸出；與所述第一電阻器2并聯(lián)連接的P溝道型開關(guān)晶體管5 ；以及與所述第二電阻器3并聯(lián)連接的N溝道型開關(guān)晶體管6。
[0025]接下來，說明本實(shí)施方式的非易失性存儲器電路的動作。
[0026]設(shè)所述第一電阻器2的電阻值為R1，所述第二電阻器3的電阻值為R2。另外，設(shè)所述P溝道型開關(guān)晶體管5的柵極輸入電位為V5，所述N溝道型開關(guān)晶體管6的柵極輸入電位為V6,控制柵極的電位為Vcg。
[0027]各電位的關(guān)系如圖2所示。在寫入時，如果通過使所述P溝道型開關(guān)晶體管的柵極輸入電位V5 = High (高),使所述N溝道型開關(guān)晶體管的柵極輸入電位V6 = Low (低)，從而使Vss為0V，則Vdd施加在所述電阻分壓器的兩端。
[0028]所以，所述控制柵極的電位Vcg由所述第一電阻器2的電阻值Rl與所述第二電阻器3的電阻值R2的電阻分壓比決定。此時的所述控制柵極的電位Vcg如式(I)所示。
[0029][數(shù)學(xué)式I]
【權(quán)利要求】
1.一種非易失性存儲器電路，其特征在于，具有: 具有浮動?xùn)艠O和與所述浮動?xùn)艠O電容耦合的控制柵極的非易失性存儲器元件； 與所述控制柵極連接的、由將電源電壓與接地電壓之間的電壓差進(jìn)行分壓的第一電阻器和第二電阻器構(gòu)成的電阻分壓器的分壓輸出； 與所述第一電阻器并聯(lián)連接的第一開關(guān)；以及 與所述第二電阻器并聯(lián)連接的第二開關(guān)， 控制所述第一開關(guān)和所述第二開關(guān)，使得在寫入時，使所述控制柵極的電壓為所述分壓輸出的電壓；在讀出時和保持狀態(tài)下，使所述控制柵極的電壓為所述電源電壓。
2.如權(quán)利要求1所述的非易失性存儲器電路，其特征在于，選擇所述第一電阻器和所述第二電阻器的電阻值，使得在所述寫入時，提供給所述控制柵極的電壓為被紫外線擦除的狀態(tài)下的所述非易失性存儲器元件的閾值附近。
【文檔編號】G11C16/06GK103871471SQ201310663409
【公開日】2014年6月18日 申請日期:2013年12月10日 優(yōu)先權(quán)日:2012年12月10日
【發(fā)明者】川上亞矢子, 津村和宏 申請人:精工電子有限公司