包括多個靜態(tài)隨機(jī)訪問存儲器單元的裝置及其操作方法
【專利摘要】本發(fā)明涉及包括多個靜態(tài)隨機(jī)訪問存儲器單元的裝置及其操作方法，揭露的一種方法包括向一個或多個靜態(tài)隨機(jī)訪問存儲器（SRAM）單元寫入數(shù)據(jù)。向該一個或多個SRAM單元寫入數(shù)據(jù)包括：向電性連接該一個或多個SRAM存儲器單元的至少一位線施加第一數(shù)據(jù)信號，電性斷開各該一個或多個SRAM單元的第一電源供應(yīng)端子及第二電源供應(yīng)端子的至少其中一者與電源供應(yīng)，以及向電性連接該一個或多個SRAM單元的字線施加字線信號。接著，電性連接各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者與該電源。
【專利說明】包括多個靜態(tài)隨機(jī)訪問存儲器單元的裝置及其操作方法
【技術(shù)領(lǐng)域】
[0001]一般而言，本發(fā)明涉及集成電路領(lǐng)域，尤其涉及包括靜態(tài)隨機(jī)訪問存儲器裝置的集成電路。
【背景技術(shù)】
[0002]半導(dǎo)體存儲器的類型包括動態(tài)隨機(jī)訪問存儲器(dynamic random-accessmemory ;DRAM)以及靜態(tài)隨機(jī)訪問存儲器(static random-access memory ;SRAM)。DRAM 包括具有較簡單的結(jié)構(gòu)的存儲器單元，尤其是電容中所儲存的電荷量用于表示一位信息的存儲器單元。由于DRAM單元的簡單結(jié)構(gòu)，因此可獲得高密度的集成。不過，由于電容中的漏電流，DRAM通常需要不斷的刷新周期以避免信息損失。
[0003]在SRAM裝置中，使用交叉耦接的反相器儲存信息。在SRAM裝置中，不需要執(zhí)行刷新周期，且它們通常允許較DRAM裝置快的操作速度。不過，與DRAM裝置的存儲器單元相比，SRAM包括通常具有較復(fù)雜的結(jié)構(gòu)的存儲器單元，其可能限制SRAM裝置中可獲得的集成的密度。
[0004]下面參照圖1描述SRAM裝置100。
[0005]SRAM裝置100包括SRAM單元101、位線102、逆位線103、字線104、高電壓電源供應(yīng)線105以及低電壓電源供應(yīng)線106。
[0006]在裝置100的操作中，與低電壓電源供應(yīng)線106相比，高電壓電源供應(yīng)線105可保持于較高的電壓中。因此，將高電壓電源供應(yīng)線105的電壓標(biāo)示為“高電壓”并將低電壓電源供應(yīng)線106的電壓標(biāo)示為“低電壓”，不過，該高電壓通常在幾伏的量級上。
[0007]SRAM單元101包括具有輸入113及輸出111的第一反相器107，以及具有輸入114及輸出112的第二反相器108。第一反相器107的輸出111電性連接第二反相器108的輸入114,且第二反相器108的輸出112電性連接第一反相器107的輸入113。
[0008]各反相器107、108包括上拉晶體管，其中，第一反相器107的上拉晶體管由附圖標(biāo)記115表不,第二反相器108的上拉晶體管由附圖標(biāo)記116表不。而且,各反相器107、108包括下拉晶體管，其中，附圖標(biāo)記117表示第一反相器107的下拉晶體管，附圖標(biāo)記118表示第二反相器108的下拉晶體管。
[0009]上拉晶體管115、116可為P溝道晶體管，其可自具有較高的電導(dǎo)率的開啟狀態(tài)切換至在它們的柵極電極上施加高電壓時僅具有較低的泄漏電導(dǎo)率(leakageconductivity)的關(guān)閉狀態(tài)。下拉晶體管117、118可為η溝道晶體管，其可自僅具有較低的泄漏電導(dǎo)率的關(guān)閉狀態(tài)切換至在它們的柵極電極上施加高電壓時它們具有較高的電導(dǎo)率的開啟狀態(tài)。
[0010]SRAM單元101進(jìn)一步包括通柵晶體管109、110。通柵晶體管109電性連接于逆位線103與第一反相器的輸出111之間，另一通柵晶體管110電性連接于位線102與第二反相器108的輸出112之間。通柵晶體管109、110的柵極電極電性連接字線104。通柵晶體管109、110可為η溝道晶體管，藉由在它們的柵極電極上施加高電壓而可將其自關(guān)閉狀態(tài)切換至開啟狀態(tài)。因此，如向字線104施加高電壓，則在逆位線103與第一反相器的輸出111之間以及在位線102與第二反相器108的輸出112之間形成電性連接。
[0011]裝置100可包括具有與SRAM單元101的結(jié)構(gòu)對應(yīng)的結(jié)構(gòu)的多個SRAM單元，且還可包括類似電源供應(yīng)線105、106的多個低電壓電源供應(yīng)線、類似字線104的多個字線，以及類似位線102及逆位線103的多個位線及逆位線。通常，存在具有SRAM單元行及列的SRAM單元陣列，其中，電源供應(yīng)線及字線沿該陣列的行延伸，位線及逆位線沿該陣列的列延伸。處理裝置100的各SRAM單元可藉由向連接該SRAM單元的字線施加高電壓以將該單元的通柵晶體管切換至開啟狀態(tài)并藉由向連接該SRAM單元的位線及逆位線施加和/或自其讀取電壓。其它字線可保持于低電壓。在待機(jī)(standby)模式期間通常使位線及逆位線保持于高電壓，并在讀取期間使其電性浮動。
[0012]SRAM單元101可具有三種操作模式。在待機(jī)模式中，字線104的電壓為低，以使通柵晶體管109、110處于關(guān)閉狀態(tài)并電性斷開反相器107、108與位線102及逆位線103。由于第一反相器107的輸出111電性連接第二反相器108的輸入114,且第二反相器108的輸出112電性連接第一反相器107的輸入113，因此反相器107、108可彼此加強(qiáng)，以使它們基本保持于其各自的狀態(tài)。相應(yīng)地，存在SRAM單兀101的第一狀態(tài),其中，第一反相器107的輸出111基本處于低電壓且第二反相器108的輸出112基本處于高電壓；以及第二狀態(tài),其中，第一反相器107的輸出111基本處于高電壓且第二反相器108的輸出112基本處于低電壓。該兩狀態(tài)可用于儲存一位信息。
[0013]為讀取SRAM單元101中儲存的該位信息，可對位線102及逆位線103預(yù)充電至高電壓。接著，使位線102及逆位線103電性浮動并將字線104自低電壓切換至高電壓，以使通柵晶體管109、110在位線102與第二反相器108的輸出112之間形成電性連接以及在逆位線103與第一反相器107的輸出111之間形成電性連接。依據(jù)SRAM單元101的狀態(tài)，在位線102與逆位線103之間形成電壓差，其可由感測放大器(未圖示)感測以確定SRAM單元101的狀態(tài)。
[0014]自SRAM單元101讀取數(shù)據(jù)的問題可為避免在讀取操作期間不經(jīng)意翻轉(zhuǎn)SRAM單元101的狀態(tài)的讀取干擾的發(fā)生。SRAM單元101相對讀取干擾的穩(wěn)定性可取決于處于開啟狀態(tài)的下拉晶體管117、118的電導(dǎo)率與處于開啟狀態(tài)的通柵晶體管109、110的電導(dǎo)率之間的所謂β比。較大的β比可有助于增加SRAM單元101相對讀取干擾的穩(wěn)定性。由于處于開啟狀態(tài)的場效應(yīng)晶體管的溝道的電導(dǎo)率通常隨晶體管的溝道的寬度增加而增加，因此從讀取操作期間穩(wěn)定的角度看，如通柵晶體管109、110的溝道區(qū)的寬度與下拉晶體管117、118的溝道區(qū)的寬度相比較低則有利。
[0015]為向SRAM單元101寫入數(shù)據(jù)，可向位線102及逆位線103的其中一者施加高電壓并向位線102及逆位線103的其中另一者施加低電壓，取決于寫入操作后要獲得的SRAM單元101的狀態(tài)。接著，可將字線104的電壓自低切換至高，以將通柵晶體管109、110切換至開啟狀態(tài)。由此，施加于位線102及逆位線103的電壓被施加至反相器107、108的輸入113、114。如SRAM單元101的初始狀態(tài)不同于要寫入SRAM單元101的狀態(tài)，這通常導(dǎo)致反相器107、108改變其狀態(tài)。
[0016]向SRAM單元101寫入數(shù)據(jù)的問題可為避免寫入失敗，其中，盡管要寫入SRAM單元101的狀態(tài)不同于初始狀態(tài)，但SRAM單元101不改變其狀態(tài)。發(fā)生寫入失敗的可能性可與處于開啟狀態(tài)的通柵晶體管109、110的電導(dǎo)率與處于開啟狀態(tài)的上拉晶體管115、116的電導(dǎo)率之間的比例相關(guān)，該比例以“Y比”表示。一般而言，較大的Y比可降低發(fā)生寫入失敗的可能性。
[0017]相應(yīng)地，為避免寫入失敗，如處于開啟狀態(tài)的通柵晶體管109、110的電導(dǎo)率(以及相應(yīng)地該些晶體管的溝道區(qū)的寬度)與處于開啟狀態(tài)的上拉晶體管115、116的電導(dǎo)率(以及相應(yīng)地該些晶體管的溝道區(qū)的寬度)相比較大則有利。
[0018]因此，在SRAM單元101相對讀取干擾的穩(wěn)定性與SRAM單元101相對發(fā)生寫入失敗的可寫性之間存在折衷。處于開啟狀態(tài)的通柵晶體管109、110的較大電導(dǎo)率有助于降低發(fā)生寫入失敗的可能性，但同時可能增加讀取干擾的可能性。
[0019]為避免該些問題，業(yè)界已提出透過額外的端口分離寫入和讀取路徑，從而修改SRAM單元的設(shè)計。不過，此類解決方案通常要求每個SRAM單元具有兩個額外的晶體管，并且還要求裝置100的每一行具有額外的讀取字線，以及裝置100的每一列具有額外的讀取位線。這大幅增加儲存一位信息所需的裝置100的面積。
[0020]針對上述情況，本發(fā)明涉及向一個或多個SRAM單元寫入數(shù)據(jù)的方法以及包括多個SRAM單元的裝置，其相對讀取干擾可獲得較高的穩(wěn)定性以及較低的發(fā)生寫入失敗的可能性，同時基本避免或至少降低儲存一位信息所需的該裝置的面積的增加。

【發(fā)明內(nèi)容】

[0021]本發(fā)明揭露的一種方法包括向一個或多個靜態(tài)隨機(jī)訪問存儲器(SRAM)單元寫入數(shù)據(jù)。向該一個或多個SRAM單元寫入數(shù)據(jù)包括:向電性連接該一個或多個SRAM存儲器單元的至少一位線施加數(shù)據(jù)信號，電性斷開各該一個或多個SRAM單元的第一電源供應(yīng)端子及第二電源供應(yīng)端子的至少其中一者與電源供應(yīng)，以及向連接該一個或多個SRAM單元的字線施加字線信號。接著，電性連接各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者與該電源。
[0022]本發(fā)明揭露的一種裝置包括:多個位線、多個字線、多個靜態(tài)隨機(jī)訪問存儲器(SRAM)單元、多個第一開關(guān)裝置以及數(shù)據(jù)寫入電路。各SRAM單元電性連接該些位線的其中一者以及該些字線的其中一者。而且，各SRAM單元具有第一電源供應(yīng)端子以及第二電源供應(yīng)端子。各第一開關(guān)裝置電性連接于該些SRAM單元的至少其中一者的該第一電源供應(yīng)端子與電源之間。該數(shù)據(jù)寫入電路用以向連接該些SRAM單元的該至少其中一者的各位線施加數(shù)據(jù)信號，操作該些第一開關(guān)裝置的至少其中一者以電性斷開該多個SRAM單元的至少其中一者的該第一電源供應(yīng)端子與該電源，以及向連接該些SRAM單元的該至少其中一者的字線施加字線信號。
【專利附圖】

【附圖說明】
[0023]進(jìn)一步的實施例定義于所附權(quán)利要求中，并藉由下面參照附圖所作的詳細(xì)說明變得更加清楚，其中:
[0024]圖1顯示SRAM裝置的示意圖；
[0025]圖2顯示依據(jù)一實施例的裝置的示意圖；
[0026]圖3顯示圖2所示的裝置的SRAM單元的示意圖；[0027]圖4a顯示依據(jù)一實施例在操作圖2的裝置的方法中施加的信號示意圖；以及
[0028]圖4b顯示依據(jù)另一實施例在操作圖2的裝置的方法中施加的信號示意圖。
【具體實施方式】
[0029]盡管參照下面的詳細(xì)說明以及附圖所描述的實施例來說明本發(fā)明，但應(yīng)當(dāng)理解，下面的詳細(xì)說明以及附圖并非意圖將本發(fā)明主題限于所揭露的特定實施例。相反，所述實施例僅示例本發(fā)明的各種實施方式，本發(fā)明的范圍由所附權(quán)利要求定義，
[0030]實施例提供包括SRAM單元的裝置以及操作包括SRAM單元的裝置的方法，其具有使能功能(enable function)以能夠在寫入操作期間斷開由電源供應(yīng)提供的高電壓(有時表示為“VDDA”)和/或由該電源供應(yīng)提供的低電壓(有時表示為“VSS”)與SRAM單元。在此情況下，數(shù)據(jù)寫入電路無需向該些SRAM單元的上拉晶體管及下拉晶體管提供過功率(overpower)。在自該裝置讀取數(shù)據(jù)的讀取操作期間,該電源供應(yīng)可保持連接該些SRAM單
J Li ο
[0031]在實施例中，可使用沿該裝置的字線的VDDA和/或VSS分段。這樣，沿一啟動字線的全部單元可被同時寫入，而該裝置的其它單元可保持于待機(jī)模式。藉由每個字線域的單個晶體管(如在寫入操作期間斷開VDDA及VSS的其中一者)或每個字線域的兩個晶體管(如在寫入操作期間使VDDA及VSS都斷開)可實現(xiàn)VDDA和/或VSS的斷開。為斷開VDDA，可使用P溝道晶體管，且可使用η溝道晶體管斷開VSS。如在P溝道晶體管的柵極電極上施加高電壓，可使P溝道晶體管自導(dǎo)電開啟狀態(tài)切換至基本不導(dǎo)電的關(guān)閉狀態(tài)，如在η溝道晶體管的柵極電極上施加高電壓，可使η溝道晶體管自基本不導(dǎo)電的關(guān)閉狀態(tài)切換至開啟狀態(tài)，因此施加于P溝道晶體管的柵極電極的信號可與施加于η溝道晶體管的柵極電極的信號相反，從而在特定字線域的η溝道晶體管的柵極電極上施加高電壓時，在與該字線域關(guān)聯(lián)的P溝道晶體管的柵極電極上施加低電壓，或反之。
[0032]藉由在寫入操作期間斷開該些SRAM單元與VDDA和/或VSS，可消除或至少降低裝置對該些SRAM單元的可寫性的影響。相應(yīng)地，可優(yōu)化該SRAM單元相對讀取干擾的穩(wěn)定性，同時基本避免或至少降低對該些SRAM單元的可寫性的負(fù)面影響。由于這樣做，各SRAM單元中無需額外的晶體管，因此各該SRAM單元基本不需要額外的面積。
[0033]在一些實施例中，用于斷開該些SRAM單元與VDDA及VSS的使能信號以及用于將該些SRAM單元的通柵晶體管切換至開啟狀態(tài)的字線信號可基本同時施加。在其它實施例中，針對該使能信號及該字線信號可使用獨立的時序，其中，該字線信號可遲于該使能信號施加。這有助于進(jìn)一步改進(jìn)該些SRAM單元的可寫性，因為該些SRAM單元的高電壓側(cè)與低電壓側(cè)之間的電壓差可在施加該使能信號的時間點與施加該字線信號的時間點之間的時間間隔中降低。
[0034]下面參照圖2、3、4a及4b描述進(jìn)一步的實施例。
[0035]圖2顯示依據(jù)一實施例的裝置200的示意圖，其包括由SRAM單元201a、201b、201c及20 Id構(gòu)成的陣列220。
[0036]陣列220包括多個行221a、221b，其中，行221a包括SRAM單元20la、201b，行221b包括SRAM單元201c、201d。陣列220進(jìn)一步包括多個列222a、222b，其中，SRAM單元201a、201c設(shè)于列222a中，SRAM單元201b、201d設(shè)于列222b中。因此，各SRAM單元201a至201d位于陣列220的一行與陣列220的一列中。
[0037]裝置200不必包括四個SRAM單元，如圖2所示。在實施例中，可設(shè)置更多數(shù)量的SRAM單元，且陣列220可包括兩個以上的行以及兩個以上的列。
[0038]裝置200包括多個字線204a、204b，其中，各字線與陣列220的行221a、221b的其中一者關(guān)聯(lián)。尤其，字線204a與行221a關(guān)聯(lián)，字線204b與行221b關(guān)聯(lián)。各SRAM單元201a至201d電性連接與設(shè)置該SRAM單元的該行關(guān)聯(lián)的該字線。尤其，SRAM單元201a、201b分別藉由字線連接207a及207b電性連接與行221a關(guān)聯(lián)的字線204a，且SRAM單元201c、201d分別藉由字線207c、207d電性連接與行221b關(guān)聯(lián)的字線204b。
[0039]裝置200進(jìn)一步包括多個高電壓電源供應(yīng)線205a、205b。各高電壓電源供應(yīng)線與陣列220的行221a、221b的其中一者關(guān)聯(lián)。尤其，高電壓電源供應(yīng)線205a與行221a關(guān)聯(lián)，高電壓電源供應(yīng)線205b與行221b關(guān)聯(lián)。各SRAM單元201a至201d電性連接與設(shè)置該SRAM的該行關(guān)聯(lián)的該高電壓電源供應(yīng)線。尤其，SRAM單元201a、201b分別藉由第一電源供應(yīng)端子208a、208b電性連接高電壓電源供應(yīng)線205a，且SRAM單元201c、201d分別藉由第一電源供應(yīng)端子208c、208d電性連接高電壓電源供應(yīng)線205b。
[0040]裝置200進(jìn)一步包括多個低電壓電源供應(yīng)線206a、206b。各低電壓電源供應(yīng)線與行221a、221b的其中一者關(guān)聯(lián)。尤其，低電壓電源供應(yīng)線206a與行221a關(guān)聯(lián)，低電壓電源供應(yīng)線206b與行221b關(guān)聯(lián)。
[0041]各SRAM單元201a至201d電性連接與設(shè)置該SRAM單元的該行關(guān)聯(lián)的低電壓電源供應(yīng)線206a、206b的其中一者。尤其，SRAM單元201a、201b分別藉由第二電源供應(yīng)端子209a及209b電性連接與行221a關(guān)聯(lián)的低電壓電源供應(yīng)線206a，且SRAM單元201c、201d分別藉由第二電源供應(yīng)端子209c及209d電性連接低電壓電源供應(yīng)線206b。
[0042]裝置200進(jìn)一步包括多個位線202a、202b以及多個逆位線203a、203b，各位線與各逆位線與陣列220的列222a、222b的其中一者關(guān)聯(lián)。尤其，位線202a及逆位線203a與列222a關(guān)聯(lián)，位線202b及逆位線203b與列222b關(guān)聯(lián)。各SRAM單元201a至201d電性連接與設(shè)置該SRAM單元的該列關(guān)聯(lián)的位線以及與設(shè)置該SRAM單元的該列關(guān)聯(lián)的該些逆位線的其中一者。尤其，SRAM單元201a及201c分別藉由位線端子211a及211c電性連接與列222a關(guān)聯(lián)的位線202a，且分別藉由逆位線端子210a及210c電性連接逆位線203a。SRAM單元201b及201d分別藉由位線端子211b及211d電性連接位線202b，且分別藉由逆位線端子210b及2IOd電性連接逆位線203b。
[0043]裝置200進(jìn)一步包括多個高電壓開關(guān)裝置212a、212b。各高電壓開關(guān)裝置212a、211b電性連接于高電壓電源供應(yīng)線205a、205b的其中一者與電源214的高電壓端子215之間。尤其，高電壓開關(guān)裝置212a電性連接于高電壓端子215與高電壓電源供應(yīng)線205a之間，高電壓開關(guān)裝置212b電性連接于高電壓端子215與高電壓電源供應(yīng)線205b之間。因此，與陣列220的各行221a、221b關(guān)聯(lián)一高電壓開關(guān)裝置。在實施例中，高電壓開關(guān)裝置212a、212b可為P溝道場效應(yīng)晶體管。
[0044]裝置200進(jìn)一步包括多個低電壓開關(guān)裝置213a、213b，在實施例中，其可為η溝道場效應(yīng)晶體管。各低電壓開關(guān)裝置213a、213b電性連接于電源供應(yīng)214的低電壓端子216與低電壓電源供應(yīng)線206a、206b的其中一者之間。尤其，低電壓開關(guān)裝置213a電性連接于低電壓端子216與低電壓電源供應(yīng)線206a之間，低電壓開關(guān)裝置213b電性連接于低電壓端子216與低電壓電源供應(yīng)線206b之間。因此，各該低電壓開關(guān)裝置與陣列220的行221a、221b的其中一者關(guān)聯(lián)。
[0045]其它的高電壓開關(guān)裝置及低電壓開關(guān)裝置可與圖2未顯示的陣列220的其它行關(guān)聯(lián)。
[0046]裝置200進(jìn)一步包括控制電路217，其電性連接字線204a、204b，位線202a、202b以及逆位線203a、203b，并用以控制施加至這些組件的電壓。而且，該控制電路電性連接高電壓開關(guān)裝置212a、212b以及低電壓開關(guān)裝置213a、213b，以使高電壓開關(guān)裝置212a、212b及低電壓開關(guān)裝置213a、213b在導(dǎo)電的開啟狀態(tài)與基本不導(dǎo)電的關(guān)閉狀態(tài)之間切換。因此，藉由操作高電壓開關(guān)裝置212a、212b，控制電路217可用以連接及斷開高電壓電源供應(yīng)線205a、205b與電源供應(yīng)214的高電壓端子215之間的電性連接，其中，藉由操作各該高電壓開關(guān)裝置可獨立電性斷開各高電壓電源供應(yīng)線205a、205b與高電壓端子215。
[0047]類似地，控制電路217可用以操作低電壓開關(guān)裝置213a、213b，以連接及斷開低電壓電源供應(yīng)線206a、206b與電源供應(yīng)214的低電壓端子216之間的電性連接，其中，藉由操作各該低電壓開關(guān)裝置可獨立電性斷開各低電壓電源供應(yīng)線206a、206b與低電壓端子216。
[0048]在高電壓開關(guān)裝置212a、212b包括P溝道場效應(yīng)晶體管且低電壓開關(guān)裝置213a、213b包括η溝道場效應(yīng)晶體管的實施例中，控制電路217可連接開關(guān)裝置212a、212b、213a、213b的柵極電極。藉由增加施加于柵極電極的電壓，例如藉由將施加于柵極電極的電壓自電源214提供的低電壓切換至電源214提供的高電壓，可將高電壓開關(guān)裝置212a、212b自開啟狀態(tài)切換至關(guān)閉狀態(tài)。藉由降低施加于柵極電極的電壓，例如藉由自電源供應(yīng)214提供的高電壓切換至該電源供應(yīng)提供的低電壓，可將低電壓開關(guān)裝置213a、213b的η溝道晶體管自開啟狀態(tài)切換至關(guān)閉狀態(tài)。
[0049]控制電路217可包括寫入控制電路218以及讀取控制電路219，如圖2所示。在實施例中，控制電路217的一些組件可在讀取控制電路219與寫入控制電路218以及可選擇地在該控制電路的其它組件之間共享。
[0050]在實施例中，由電源供應(yīng)214提供的高電壓可在約0.5V至約2.0V的范圍內(nèi)，由電源供應(yīng)214提供的低電壓可為約0V。在一些實施例中，例如，依據(jù)溫度和/或功率節(jié)約要求，可使電壓電平(voltage level)適應(yīng)操作的模式。參照圖3描述依據(jù)一實施例的SRAM單元201a的配置。
[0051]SRAM單元201a具有高電壓電源供應(yīng)端子208a以及低電壓電源供應(yīng)端子209a。
[0052]SRAM單元201a進(jìn)一步包括第一反相器307以及第二反相器308。在反相器307、308的高電壓側(cè)上設(shè)置高電壓電源供應(yīng)端子208a，在反相器307、308的低電壓側(cè)上設(shè)置低電壓電源供應(yīng)端子209a。
[0053]在實施例中，以兩獨立導(dǎo)電特征的形式，例如集成電路中的導(dǎo)電線的形式設(shè)置高電壓電源供應(yīng)端子208a，如圖3所示，其中，一導(dǎo)電特征連接第一反相器307與高電壓電源供應(yīng)線205a，另一導(dǎo)電特征連接第二反相器308與高電壓電源供應(yīng)線205a。
[0054]類似地，在實施例中，以兩獨立導(dǎo)電特征的形式，例如集成電路中的導(dǎo)電線的形式設(shè)置低電壓電源供應(yīng)端子209a，其連接反相器307、308的低電壓側(cè)與低電壓電源供應(yīng)線206ao[0055]在其它實施例中，可以單個導(dǎo)電特征的形式設(shè)置高電壓電源供應(yīng)端子208a和/或以單個導(dǎo)電特征的形式設(shè)置低電壓供應(yīng)端子209a。
[0056]第一反相器307包括上拉晶體管315 (可為p溝道場效應(yīng)晶體管)以及下拉晶體管371 (可為η溝道場效應(yīng)晶體管)。第一反相器307包括輸出311。通柵晶體管309電性連接于逆位線端子210a與第一反相器307的輸出311之間。通柵晶體管309的柵極電性連接字線連接207a。
[0057]類似地，第二反相器308具有輸出312、輸入314、上拉晶體管316以及下拉晶體管318。通柵晶體管310電性連接于輸出312與位線端子211a之間，通柵晶體管310的柵極電極電性連接字線連接207a。
[0058]類似電源供應(yīng)端子208a、209a，字線連接207a可包括兩獨立導(dǎo)電特征以提供通柵晶體管309、310的柵極電極與字線204a之間的電性連接，或者，字線連接207a可以單個導(dǎo)電特征的形式設(shè)置。
[0059]第一反相器307的輸出311電性連接第二反相器308的輸入314，且第二反相器308的輸出312電性連接第一反相器307的輸入313。
[0060]SRAM單元201a由六個晶體管構(gòu)成(兩個上拉晶體管315、316，兩個下拉晶體管317,318以及兩個通柵晶體管309、310)。因此，SRAM單元201a為六晶體管SRAM單元。
[0061]SRAM單元201a的其它特征可對應(yīng)上面參照圖1所述的SRAM單元101的那些特征。
[0062]SRAM單元201b、201c、201d以及裝置200的可選擇的其它SRAM單元可具有與SRAM單元201a的配置對應(yīng)的配置。
[0063]下面參照圖4a描述依據(jù)一實施例的裝置200的操作。
[0064]圖4a顯示向SRAM單元寫入數(shù)據(jù)時施加于裝置200中的信號圖。第一坐標(biāo)軸401表不時間，第二坐標(biāo)軸402表不信號的電壓。為簡化目的，在圖4a中，將表不信號的電壓的曲線沿垂直方向移動，以便在該些曲線之間不存在重迭。圖4a中顯示的各信號可具有與電源214所提供的低電壓基本相等的電壓或與電源214所提供的高電壓基本相等的電壓，并可選擇在低電壓與高電壓之間切換。
[0065]因此，在圖4a中，信號的上升沿表示自低電壓向高電壓轉(zhuǎn)換，下降沿表示自高電壓向低電壓轉(zhuǎn)換。
[0066]圖4a顯示一實施例，其中，向SRAM單元陣列220的行221a中的SRAM單元201a、201b寫入數(shù)據(jù)。
[0067]在時間點403與時間點406之間的時間間隔期間，在位線202a上施加數(shù)據(jù)信號407，并在位線202b上施加數(shù)據(jù)信號409。信號407、409對應(yīng)將要寫入SRAM單元201a、201b的數(shù)據(jù)。
[0068]在圖4a中顯示一種情況，其中，在該寫入過程中要獲得的SRAM單元201a的狀態(tài)為SRAM單元201a的第二反相器的輸出(電性連接位線202a)處于高電壓的狀態(tài)，且要獲得的SRAM單元201b的狀態(tài)為SRAM單元201b的第二反相器的輸出(電性連接位線202b)處于低電壓的狀態(tài)。
[0069]在時間點403之前以及時間點406之后，位線202a、202b可處于高電壓。在時間點403、406之間的時間間隔中施加于位線202a、202b的電壓對應(yīng)該寫入過程之后獲得的SRAM單元201a、201b的第二反相器的輸出的電壓。因此，在圖4a所示的示例中，數(shù)據(jù)信號407保持于高電壓，且在該時間間隔期間使數(shù)據(jù)信號409自高電壓切換至低電壓。
[0070]如在向SRAM單元201a寫入數(shù)據(jù)后獲得的SRAM單元201a的狀態(tài)為SRAM單元201a的第二反相器的輸出處于低電壓的狀態(tài)，則在時間點403與時間點406之間的時間間隔期間應(yīng)將位線202a切換至低電壓，并且如寫入過程之后獲得的SRAM單元201b的狀態(tài)為SRAM單元201b的第二反相器的輸出處于高電壓的狀態(tài)，則在該時間間隔期間應(yīng)使位線202b保持于高電壓。
[0071]在從時間點403至?xí)r間點406的時間間隔期間，可向逆位線203a施加逆數(shù)據(jù)信號408，并向逆位線203b施加逆數(shù)據(jù)信號410。逆數(shù)據(jù)信號408與數(shù)據(jù)信號407相反，其中，如數(shù)據(jù)信號407為高，則逆數(shù)據(jù)信號408為低；如數(shù)據(jù)信號407為低，則逆數(shù)據(jù)信號408為高。逆數(shù)據(jù)信號410與數(shù)據(jù)信號409相反，其中，如數(shù)據(jù)信號409為高，則逆數(shù)據(jù)信號410為低；如數(shù)據(jù)信號409為低，則逆數(shù)據(jù)信號410為高。在時間點403之前以及時間點406之后，逆位線203a、203b可保持于高電壓。
[0072]在從時間點403至?xí)r間點406的時間間隔期間，可向連接圖2中未顯示的陣列220的行221a中的SRAM單元201a、201b以外的SRAM單元的位線及逆位線施加其它數(shù)據(jù)信號及逆數(shù)據(jù)信號，以向行221a中的全部SRAM單元寫入數(shù)據(jù)。
[0073]在處于時間點403之后并在時間點406之前的時間點404，可向低電壓開關(guān)裝置213a施加使能信號412，以電性斷開低電壓電源供應(yīng)線206a與電源供應(yīng)214的低電壓端子216。在低電壓開關(guān)裝置213a包括η溝道場效應(yīng)晶體管的實施例中，藉由將施加于該η溝道場效應(yīng)晶體管的柵極電極的電壓自高電壓切換至低電壓而可施加使能信號412。
[0074]在基本同一時間點404，可向高電壓開關(guān)裝置212a施加逆使能信號413，以電性斷開高電壓電源供應(yīng)線205a與電源供應(yīng)214的高電壓端子215。在高電壓開關(guān)裝置212a包括P溝道場效應(yīng)晶體管的實施例中，藉由將施加于該P溝道場效應(yīng)晶體管的柵極電極的電壓自低電壓切換至高電壓而可施加逆使能信號413。
[0075]藉由向低電壓開關(guān)裝置213a施加使能信號412以及向高電壓開關(guān)裝置212a施加逆使能信號413，高電壓電源供應(yīng)線205a及低電壓電源供應(yīng)線206a與電源214電性斷開。由于行221a中SRAM單元20la、20Ib的高電壓電源供應(yīng)端子208a、208b經(jīng)由高電壓電源供應(yīng)線205a電性連接電源214，因此，高電壓電源供應(yīng)端子208a、208b與電源214電性斷開。類似地，SRAM單元201a、201b的低電壓電源供應(yīng)端子209a、209b與電源214電性斷開。
[0076]可向與設(shè)置SRAM單元201a、201b的陣列220的行221a關(guān)聯(lián)的字線204a施加字線信號411。這可藉由將字線204a的電壓自低切換至高而執(zhí)行。在實施例中，可在電性斷開高電壓電源供應(yīng)線205a及低電壓電源供應(yīng)線206a與電源214的同一時間404施加字線信號411。
[0077]藉由向字線204a施加字線信號411，SRAM單元201a、201b的通柵晶體管被切換至導(dǎo)電開啟狀態(tài)，從而將施加于電性連接行221a中各SRAM單元的各位線的電壓施加于該SRAM單元的反相器的其中一者的輸入，并將施加于電性連接各SRAM單元的各逆位線的電壓施加于另一反相器的輸入。
[0078]尤其，藉由施加字線信號411，施加于位線202a的電壓被施加于SRAM單元201a的第一反相器307的輸入313,且施加于逆位線203a的電壓被施加于SRAM單兀201a的第二反相器308的輸入314。而且，由圖3的電路圖可看出，位線202a的電壓被施加于第二反相器308的輸出312,且逆位線303a的電壓被施加于第一反相器307的輸出311。
[0079]由于施加使能信號412及逆使能信號413使SRAM單元201a、201b與電源214電性斷開，因此當(dāng)施加字線信號411時，在SRAM單元201a、201b的反相器的輸入及輸出與裝置200的電源214之間基本無電性連接。因此，施加于位線202a、202b及逆位線203a、203b的電壓無需克服經(jīng)由上拉晶體管及下拉晶體管施加于反相器的輸入及輸出的電源214的電壓。
[0080]因此，與上面參照圖1所述的裝置相比，可改進(jìn)裝置200的可寫性。與在各SRAM單元中設(shè)置六個以上晶體管的現(xiàn)有技術(shù)的提議相比，在各SRAM單元201a至201d為六晶體管SRAM單元的本發(fā)明實施例中可獲得改進(jìn)的可寫性，如上參照圖2及圖3所述。
[0081]不過，SRAM單元的結(jié)構(gòu)不限于上面參照圖2及圖3所述的六晶體管配置。在其它實施例中，可采用SRAM單元的不同配置，其可選擇包括六個以上晶體管。
[0082]關(guān)于上述高電壓開關(guān)裝置212a、212b以及低電壓開關(guān)裝置213a、213b，在實施例中，可針對SRAM單元的陣列220的各行221a、221b設(shè)置單個高電壓開關(guān)裝置以及單個低電壓開關(guān)裝置，且各行221a、221b可包括較大數(shù)量的個別SRAM單元。因此，高電壓開關(guān)裝置212a、212b以及低電壓開關(guān)裝置213a、213b基本不增加裝置200所占用的基板的面積，或僅較低程度地增加裝置200的面積。
[0083]在遲于時間點404并早于時間點406的時間點405，使能信號412及逆使能信號413不再施加于高電壓開關(guān)裝置212a及低電壓開關(guān)裝置213a，相反，可操作高電壓開關(guān)裝置212a及電壓開關(guān)裝置213a以電性連接高電壓電源供應(yīng)線205a與電源214的高電壓端子215以及電性連接低電壓電源供應(yīng)線206a與電源214的低電壓端子216。在高電壓開關(guān)裝置212a包括P溝道場效應(yīng)晶體管以及低電壓開關(guān)裝置213a包括η溝道場效應(yīng)晶體管的實施例中，這可藉由向該η溝道場效應(yīng)晶體管施加高電壓并向該P溝道晶體管施加低電壓執(zhí)行。
[0084]另外，字線信號411不再施加于字線204a，以使陣列220的行221a中的SRAM單元201a、201b的通柵晶體管電性斷開該些SRAM單元的反相器的輸入及輸出與位線202a、202b及逆位線203a。這樣，SRAM單元20la、20Ib被切換至待機(jī)模式，其中，SRAM單元20la、20Ib保持寫入過程期間對其設(shè)置的狀態(tài)。
[0085]圖4b顯示依據(jù)一實施例在向裝置200中的SRAM單元寫入數(shù)據(jù)的方法中施加的信號圖。
[0086]不同于圖4a的實施例，在圖4b的實施例中，在遲于施加使能信號412及逆使能信號413的時間點404的時間點414施加字線信號(由圖4b中的附圖標(biāo)記416表不)。而且，可施加字線信號416直至?xí)r間點415,其位于不再施加使能信號412及逆信號413的時間點405與不再施加數(shù)據(jù)信號及逆數(shù)據(jù)信號的時間點406之間。因此，在圖4b的實施例中，一方面施加使能信號412及逆使能信號413與另一方面施加字線信號416基本不同時執(zhí)行。
[0087]圖4b的實施例的其它特征可對應(yīng)上面參照圖4a所述的實施例。
[0088]由于高電壓電源供應(yīng)線205a及低電壓電源供應(yīng)線206a的電容，SRAM單元201a、201b的高電源供應(yīng)端子208a、208b處的電壓可能需要一些時間以將電壓降至基本低于電源供應(yīng)214所提供的高電壓。在遲于施加使能信號412及逆使能信號413的時間點404的時間點414施加字線信號416可有助于確保在高電壓電源供應(yīng)端子208a、208b及低電壓電源供應(yīng)端子209a、209b之間的電壓差已降至足夠的程度的時間點施加字線信號416。這有助于進(jìn)一步改進(jìn)該些SRAM單元的可寫性。
[0089]在實施例中，時間點404與時間點415之間的時間間隔可具有依據(jù)裝置200的時鐘速度選擇的持續(xù)時間，該時鐘速度可在約IMHz至約IOGHz的范圍內(nèi)。
[0090]施加較使能信號412及逆使能信號413長的字線信號416直至?xí)r間點415可有助于確保在時間點415，當(dāng)SRAM單元201a、201b電性連接電源供應(yīng)214時SRAM單元201a、201b處于其理想的狀態(tài)。可能發(fā)生的狀況是，當(dāng)在關(guān)閉字線信號416的同時使SRAM單元201a、201b電性連接電源214時，SRAM單元201a、201b的狀態(tài)受漏電流影響，且泄漏快于向SRAM單元201a、201b的反相器供電。盡管其可能性較低，但保持字線信號416較長可消除該問題。
[0091]在上面參照圖4a所述的方法中以及上面參照圖4b所述的方法中，藉由向關(guān)聯(lián)各行的低電壓開關(guān)裝置施加使能信號412，向關(guān)聯(lián)各行的高電壓開關(guān)裝置施加逆使能信號，以及向與陣列220的各行關(guān)聯(lián)的字線施加字線信號411或416，可向行221a以外的SRAM單元陣列220的其它行中的SRAM單元寫入數(shù)據(jù)。
[0092]控制電路217可用以執(zhí)行向裝置200中的SRAM單元寫入數(shù)據(jù)的上述方法。尤其，寫入控制電路218可用以施加該些數(shù)據(jù)信號、逆數(shù)據(jù)信號、使能信號、逆使能信號以及字線信號。
[0093]為自裝置200的SRAM單元201a至20Id的其中一個或多個讀取數(shù)據(jù)，可對連接該SRAM單元的位線及逆位線預(yù)充電至高電壓。例如，為自SRAM單元201a讀取數(shù)據(jù)，可對位線202a及逆位線203a預(yù)充電至高電壓。
[0094]接著，可使位線202a及逆位線203a電性浮動，并向字線204a施加與上面參照圖4a所述的字線信號411類似的字線信號。這樣，將通柵晶體管309、310切換至導(dǎo)電開啟狀態(tài)，以使位線202a電性連接第二反相器308的輸出312以及逆位線203a電性連接第一反相器307的輸出311。這導(dǎo)致位線202a與逆位線203a之間的電壓差，其取決于SRAM單元201a的狀態(tài)。該電壓差可由控制電路217中的感測放大器(未圖示)感測，以確定SRAM單元201a的狀態(tài)。
[0095]為讀取裝置200中另一 SRAM單元的狀態(tài)，可執(zhí)行類似的步驟，其中使用連接該SRAM單元的位線、逆位線以及字線。在實施例中，可同時讀取陣列220的行221a、221b的其中一者中的全部SRAM單元。
[0096]在實施例中，在讀取操作期間不操作高電壓開關(guān)裝置212a、212b以及低電壓開關(guān)裝置213a、213b，以使要自其讀取數(shù)據(jù)的SRAM單元保持電性連接電源214。
[0097]自裝置200的SRAM單元201a至201d讀取數(shù)據(jù)的方法的其它特征可對應(yīng)上面參照圖1所述的自裝置100讀取數(shù)據(jù)的方法的特征。
[0098]讀取控制電路219可用以執(zhí)行讀取數(shù)據(jù)的上述方法。
[0099]在實施例中，可優(yōu)化裝置200的SRAM單元201a至201d的穩(wěn)定性。如上面所述，與例如上面參照圖1所述的裝置相比，裝置200可具有改進(jìn)的可寫性。相應(yīng)地，在上面參照圖1所述的寫入操作中起關(guān)鍵作用的Y比(處于開啟狀態(tài)的通柵晶體管309、310的電導(dǎo)率與處于開啟狀態(tài)的上拉晶體管315、316的電導(dǎo)率之比)在裝置200中不再關(guān)鍵，或者至少不太關(guān)鍵。因此，SRAM單元201a至201d可具有較高的β比(處于開啟狀態(tài)的下拉晶體管317、318的電導(dǎo)率與處于開啟狀態(tài)的通柵晶體管309、310的電導(dǎo)率之比)，其可有助于增加SRAM單元201a至201d相對讀取干擾的穩(wěn)定性。而且，可自由優(yōu)化SRAM單元201a至201d的αt匕(處于開啟狀態(tài)的上拉晶體管315、316的電導(dǎo)率與處于開啟狀態(tài)的下拉晶體管317、318的電導(dǎo)率之比)，以獲得理想的信號噪聲比容限(signal to noise margin)。晶體管201a至201d的電導(dǎo)率可藉由調(diào)整該些晶體管的溝道區(qū)的寬度而調(diào)整。
[0100]本發(fā)明不限于向SRAM單元寫入數(shù)據(jù)時使高電壓電源供應(yīng)線及低電壓電源供應(yīng)線都與電源214電性斷開的實施例。在其它實施例中，可省略低電壓開關(guān)裝置213a、213b并且當(dāng)向SRAM單元寫入數(shù)據(jù)時，低電壓電源供應(yīng)線206a、206b可保持電性連接電源供應(yīng)214的低電壓端子216。在此類實施例中，當(dāng)向SRAM單元寫入數(shù)據(jù)時，高電壓開關(guān)裝置212a、212b可用于電性斷開高電壓電源供應(yīng)線205a、205b與電源214的高電壓端子215。
[0101]在進(jìn)一步的實施例中，可省略高電壓開關(guān)裝置212a、212b，并且當(dāng)向SRAM單元寫入數(shù)據(jù)時，高電壓電源供應(yīng)線205a、205b可保持電性連接電源供應(yīng)214的高電壓端子215。在此類實施例中，當(dāng)向SRAM單元寫入數(shù)據(jù)時，低電壓開關(guān)裝置213a、213b可用于電性斷開低電壓電源供應(yīng)線206a、206b與電源214的低電壓端子216。
[0102]而且，本發(fā)明不限于上面參照圖4a及4b所述操作裝置200的實施例。在其它實施例中，在施加使能信號412及逆使能信號413之前可施加字線信號416，施加使能信號412及逆使能信號413長于字線信號416。在進(jìn)一步的實施例中，在施加使能信號412及逆使能信號413之前可施加字線信號416，施加字線信號416長于使能信號412及逆使能信號413。在進(jìn)一步的實施例中，在施加使能信號412及逆使能信號413之后可施加字線信號416，施加使能信號412及逆使能信號413長于字線信號416。
[0103]在閱讀本說明后，本發(fā)明的進(jìn)一步修改及變更對于本領(lǐng)域的技術(shù)人員將變得更加清楚。因此，本說明僅為說明性質(zhì)，目的在于教導(dǎo)本領(lǐng)域的技術(shù)人員執(zhí)行本發(fā)明所揭露的原理的一般方式。應(yīng)當(dāng)理解，這里顯示并描述的形式將被視為當(dāng)前的優(yōu)選實施例。
【權(quán)利要求】
1.一種方法，包括: 向一個或多個靜態(tài)隨機(jī)訪問存儲器(SRAM)單元寫入數(shù)據(jù)，其中，向該一個或多個SRAM單元寫入數(shù)據(jù)包括向電性連接該一個或多個SRAM存儲器單元的至少一位線施加數(shù)據(jù)信號，電性斷開各該一個或多個SRAM單元的第一電源供應(yīng)端子及第二電源供應(yīng)端子的至少其中一者與電源供應(yīng)，以及向電性連接該一個或多個SRAM單元的字線施加字線信號；以及 接著，電性連接各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者與該電源。
2.如權(quán)利要求1所述的方法，其中，電性斷開各該一個或多個SRAM單兀的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者與該電源供應(yīng)以及向該字線施加該字線信號基本同時執(zhí)行。
3.如權(quán)利要求2所述的方法，其中，向該字線提供該字線信號至少直至各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者電性連接該電源。
4.如權(quán)利要求1所述的方法，其中，在電性斷開各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者與該電源供應(yīng)后向該字線施加該字線信號。
5.如權(quán)利要求4所述的方法，其中，向該字線提供該字線信號持續(xù)一時間間隔，以及其中，在該時間間隔結(jié)束前電性連接各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者與該電源。
6.如權(quán)利要求1所述的方法，其中，在電性斷開各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者與該電源供應(yīng)之前向該至少一位線施加該數(shù)據(jù)信號。
7.如權(quán)利要求6所述的方法，其中，向該至少一位線提供該數(shù)據(jù)信號至少直至各該一個或多個SRAM單元的該第一電源供應(yīng)端子及該第二電源供應(yīng)端子的該至少其中一者電性連接該電源。
8.如權(quán)利要求1所述的方法，其中，向該一個或多個SRAM單元寫入數(shù)據(jù)包括: 向電性連接該一個或多個SRAM單元的至少一逆位線施加逆數(shù)據(jù)信號，該數(shù)據(jù)信號及該逆數(shù)據(jù)信號基本同時施加。
9.如權(quán)利要求8所述的方法，進(jìn)一步包括自該一個或多個SRAM單元讀取數(shù)據(jù)，其中，自該一個或多個SRAM單元讀取數(shù)據(jù)包括: 對該至少一位線及該至少一逆位線預(yù)充電； 向電性連接該一個或多個SRAM單元的該字線施加字線信號；以及 針對各該一個或多個SRAM單元，感測電性連接該SRAM單元的該至少一位線的其中一者與電性連接該SRAM單元的該至少一逆位線的其中一者之間的電壓差； 其中，在讀取該數(shù)據(jù)時，各該一個或多個SRAM單元的該第一電源供應(yīng)端子以及該第二電源供應(yīng)端子保持電性連接該電源。
10.如權(quán)利要求1所述的方法，其中，各SRAM單元為六晶體管SRAM單元。
11.一種裝置，包括: 多個位線；多個字線； 多個靜態(tài)隨機(jī)訪問存儲器(SRAM)單元，各SRAM單元電性連接該些位線的其中一者以及該些字線的其中一者，各SRAM單元具有第一電源供應(yīng)端子以及第二電源供應(yīng)端子； 多個第一開關(guān)裝置，各第一開關(guān)裝置電性連接于該些SRAM單元的至少其中一者的該第一電源供應(yīng)端子與電源之間；以及 數(shù)據(jù)寫入電路，用以向電性連接該些SRAM單元的該至少其中一者的各位線施加數(shù)據(jù)信號，操作該些第一開關(guān)裝置的至少其中一者以電性斷開該多個SRAM單元的至少其中一者的該第一電源供應(yīng)端子與該電源，以及向電性連接該些SRAM單元的該至少其中一者的字線施加字線信號。
12.如權(quán)利要求11所述的裝置，進(jìn)一步包括: 多個第二開關(guān)裝置，其中，各第二開關(guān)裝置電性連接于該些SRAM單元的該至少其中一者的該第二電源供應(yīng)端子與該電源之間。
13.如權(quán)利要求11所述的裝置，其中，該多個SRAM單元包括SRAM單元陣列，該SRAM單元陣列包括多個行，各行包括兩個或更多SRAM單元，各字線與該些行的其中一者關(guān)聯(lián)，各SRAM單元電性連接與設(shè)置該SRAM單元的該行關(guān)聯(lián)的該字線。
14.如權(quán)利要求13所述的裝置，進(jìn)一步包括多個高電壓電源供應(yīng)線，各高電壓電源供應(yīng)線與該些行的其中一者關(guān)聯(lián)，各SRAM單元的該第一電源供應(yīng)端子電性連接與設(shè)置該SRAM單元的該行關(guān)聯(lián)的該高電壓電源供應(yīng)線，各該第一開關(guān)裝置電性連接于該些高電壓電源供應(yīng)線的其中一者與該電源之間。
15.如權(quán)利要求14 所述的裝置，其中，該些SRAM單元的該些第一電源供應(yīng)端子為高電壓端子，以及其中，各該第一開關(guān)裝置包括P溝道場效應(yīng)晶體管。
16.如權(quán)利要求14所述的裝置，進(jìn)一步包括多個低電壓電源供應(yīng)線，各低電壓電源供應(yīng)線與該些行的其中一者關(guān)聯(lián)，各SRAM單元的該第二電源供應(yīng)端子電性連接與設(shè)置該SRAM單元的該行關(guān)聯(lián)的該低電壓電源供應(yīng)線，該裝置進(jìn)一步包括多個第二開關(guān)裝置，各該第二開關(guān)裝置電性連接于該些低電壓電源供應(yīng)線的其中一者與該電源之間。
17.如權(quán)利要求16所述的裝置，其中，該些SRAM單元的該些第二電源供應(yīng)端子為低電壓端子，以及其中，各該第二開關(guān)裝置包括η溝道場效應(yīng)晶體管。
18.如權(quán)利要求11所述的裝置，進(jìn)一步包括多個逆位線，各SRAM單元電性連接該些逆位線的其中一者，其中，該數(shù)據(jù)寫入電路用以向電性連接該些SRAM單元的該至少其中一者的各逆位線施加逆數(shù)據(jù)信號，其中，該數(shù)據(jù)信號及該逆數(shù)據(jù)信號基本同時施加。
19.如權(quán)利要求18所述的裝置，進(jìn)一步包括讀取電路，用以對電性連接該多個SRAM單元的至少其中一者的該位線及該逆位線預(yù)充電，向電性連接該多個SRAM單元的該至少其中一者的字線施加字線信號，以及針對該多個SRAM單元的各該至少其中一者感測該位線與該逆位線之間的電壓差，其中，該多個SRAM單元的各該至少其中一者的該第一電源供應(yīng)端子以及該第二電源供應(yīng)端子保持電性連接該電源。
20.如權(quán)利要求11所述的裝置，其中，各SRAM單元為六晶體管SRAM單元。
【文檔編號】G11C11/413GK103594111SQ201310358972
【公開日】2014年2月19日 申請日期:2013年8月16日 優(yōu)先權(quán)日:2012年8月17日
【發(fā)明者】M·奧托, N·陳 申請人:格羅方德半導(dǎo)體公司