非對稱讀出放大器、存儲器件及設(shè)計方法
【專利摘要】用于存儲器件的讀出放大器包括：第一節(jié)點和第二節(jié)點、輸入器件和輸出器件。存儲器件包括第一位線和第二位線以及連接至位線的至少一個存儲單元。第一節(jié)點和第二節(jié)點分別連接至第一位線和第二位線。輸入器件連接至第一節(jié)點和第二節(jié)點，響應(yīng)于從存儲單元讀出的第一數(shù)據(jù)，生成朝向預(yù)定電壓拉動第一節(jié)點的第一電流，并且響應(yīng)于從存儲單元讀出的第二數(shù)據(jù)，生成朝向預(yù)定電壓拉動第二節(jié)點的第二電流。輸出器件連接至第一節(jié)點，以輸出從存儲單元讀出的第一數(shù)據(jù)或第二數(shù)據(jù)。第一電流大于第二電流。本發(fā)明還提供了非對稱讀出放大器、存儲器件及設(shè)計方法。
【專利說明】非對稱讀出放大器、存儲器件及設(shè)計方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明一般地涉及半導體【技術(shù)領(lǐng)域】，更具體地來說，涉及存儲器件及其形成方法。

【背景技術(shù)】
[0002] 處理器和存儲器是計算系統(tǒng)和電子器件的多種部件。存儲器的性能影響系統(tǒng)或電 子設(shè)備的總體性能。多種電路被開發(fā)以改進存儲器性能的一個或多個方面，諸如，電容、訪 問速度、功耗、緊湊布局等。


【發(fā)明內(nèi)容】

[0003] 為了解決現(xiàn)有技術(shù)中所存在的缺陷，根據(jù)本發(fā)明的一方面，提供了一種用于存儲 器件的讀出放大器，所述存儲器件包括第一位線和第二位線以及連接至所述第一位線和所 述第二位線的至少一個存儲單元，所述讀出放大器包括：第一節(jié)點，被配置成連接至所述第 一位線；第二節(jié)點，被配置成連接至所述第二位線；輸入器件，連接至所述第一位線和所述 第二位線，所述輸入器件被配置成：響應(yīng)于從所述存儲單元讀出的第一數(shù)據(jù)，生成朝向預(yù)定 電壓拉動所述第一節(jié)點的第一電流，以及響應(yīng)于從所述存儲單元讀出的第二數(shù)據(jù)，生成朝 向所述預(yù)定電壓拉動所述第二節(jié)點的第二電流；以及輸出器件，連接至所述第一節(jié)點，所述 輸出器件被配置成輸出從所述存儲單元讀出的所述第一數(shù)據(jù)或所述第二數(shù)據(jù)；其中，所述 第一電流大于所述第二電流。
[0004] 在該讀出放大器中，所述讀出放大器是沒有連接至所述第二節(jié)點的偽輸出器件和 偽導電圖案的非對稱讀出放大器。
[0005] 在該讀出放大器中，所述讀出放大器是所述輸出器件和所述第二節(jié)點之間沒有直 接連接的非對稱讀出放大器。
[0006] 在該讀出放大器中，所述第一節(jié)點的總電容負載大于所述第二節(jié)點的總電容負 載。
[0007] 在該讀出放大器中，所述輸入器件被配置成具有同所述第一節(jié)點的總電容負載與 所述第二節(jié)點的總電容負載的比率相匹配的所述第一電流與所述第二電流的比率。
[0008] 在該讀出放大器中，第一電路包括限定所述第一電流的第一晶體管；
[0009] 第二電路包括限定所述第二電流的第二晶體管；以及
[0010] 所述第一晶體管的溝道寬度與溝道長度的比率大于所述第二晶體管的溝道寬度 與溝道長度的比率。
[0011] 在該讀出放大器中，第一電路包括限定所述第一電流的第一晶體管；第二電路包 括限定所述第二電流的第二晶體管；所述第一晶體管具有溝道寬度與溝道長度的第一比 率；所述第二晶體管具有溝道寬度與溝道長度的第二比率；以及所述第一比率與所述第二 比率的比率同所述第一節(jié)點的總電容負載與所述第二節(jié)點的總電容負載的比率相匹配。
[0012] 根據(jù)本發(fā)明的另一方面，提供了一種存儲器件，包括：至少一對位線，包括第一位 線和第二位線；至少一個存儲單元，連接至所述第一位線和所述第二位線；第一晶體管、第 二晶體管、第三晶體管和第四晶體管；以及輸出器件；其中，所述第一晶體管和所述第三晶 體管串聯(lián)地連接在電源節(jié)點和參考節(jié)點之間，所述第二晶體管和所述第四晶體管串聯(lián)地連 接在所述電源節(jié)點和所述參考節(jié)點之間，所述第一晶體管在第一節(jié)點處連接至所述第三晶 體管，所述第一節(jié)點被配置成連接至所述第一位線，所述第一節(jié)點連接至所述第二晶體管 和所述第四晶體管的柵極，并連接至所述輸出器件，所述第二晶體管在第二節(jié)點處連接至 所述第四晶體管，所述第二節(jié)點被配置成連接至所述第二位線，所述第二節(jié)點連接至所述 第一晶體管和所述第三晶體管的柵極，以及所述第一晶體管的第一漏極電流與所述第二晶 體管的第二漏極電流的比率同所述第一節(jié)點的總電容負載與所述第二節(jié)點的總電容負載 的比率相匹配。
[0013] 在該存儲器件中，所述第一節(jié)點的總電容負載包括：所述至少一個存儲單元的寄 生電容、所述第一晶體管和所述第三晶體管的漏極的寄生電容、所述第二晶體管和所述第 四晶體管的柵極的寄生電容以及所述輸出器件的寄生電容的總和；以及所述第二節(jié)點的總 電容負載包括：所述至少一個存儲單元的寄生電容、所述第二晶體管和所述第四晶體管的 漏極的寄生電容以及所述第一晶體管和所述第三晶體管的柵極的寄生電容的總和。
[0014] 該存儲器件進一步包括：第五晶體管共同地將所述第一晶體管和所述第二晶體管 連接至所述參考節(jié)點。
[0015] 該存儲器件進一步包括：一對數(shù)據(jù)線，包括第一數(shù)據(jù)線和第二數(shù)據(jù)線，所述第一數(shù) 據(jù)線連接至所述第一節(jié)點，并且所述第二數(shù)據(jù)線連接至所述第二節(jié)點；以及至少一對開關(guān)， 包括第一開關(guān)和第二開關(guān)，所述第一開關(guān)連接在所述第一數(shù)據(jù)線和所述第一位線之間，所 述第二開關(guān)連接在所述第二數(shù)據(jù)線和所述第二位線之間，所述第一開關(guān)和所述第二開關(guān)被 配置成通過公共列選擇信號而閉合或斷開。
[0016] 在該存儲器件中，所述至少一個存儲單元包括連接至所述第一位線和所述第二位 線的多個存儲單元；所述第一節(jié)點的總電容負載包括：所述多個存儲單元的寄生電容、所 述第一晶體管和所述第三晶體管的漏極的寄生電容、所述第二晶體管和所述第四晶體管的 柵極的寄生電容以及所述輸出器件的寄生電容的總和；以及所述第二節(jié)點的總電容負載包 括：所述多個存儲單元的寄生電容、所述第二晶體管和所述第四晶體管的漏極的寄生電容 以及所述第一晶體管和所述第三晶體管的柵極的寄生電容的總和。
[0017] 在該存儲器件中，所述至少一個存儲單元包括多個存儲單元；所述至少一對位線 包括多對位線，所述多對位線中的每對位線都連接至所述多個存儲單元中的多個存儲單 元，以及所述至少一對開關(guān)包括多對開關(guān)，所述多對開關(guān)中的每對開關(guān)都連接在所述一對 數(shù)據(jù)線和所述多對位線中的相應(yīng)一對之間。
[0018] 在該存儲器件中，所述第一晶體管和所述第二晶體管是η溝道金屬氧化物半導體 (NM0S)晶體管，以及所述第三晶體管和第四晶體管是ρ溝道金屬氧化物半導體（PM0S)晶體 管。
[0019] 在該存儲器件中，所述第一晶體管具有溝道寬度與溝道長度的第一比率，所述第 二晶體管具有溝道寬度與溝道長度的第二比率，以及所述第一比率與所述第二比率的比率 同所述第一節(jié)點的總電容負載與所述第二節(jié)點的總電容負載的比率相匹配。
[0020] 在該存儲器件中，所述存儲器件沒有連接至所述第二節(jié)點的偽輸出器件和偽導電 圖案。
[0021] 在該存儲器件中，所述存儲器件在所述輸出器件和所述第二節(jié)點之間沒有直接連 接。
[0022] 根據(jù)本發(fā)明的又一方面，提供了一種設(shè)計存儲器件的方法，通過至少一個處理器 執(zhí)行所述方法并且所述方法包括：確定非對稱讀出放大器的第一節(jié)點的總電容負載；確定 所述非對稱讀出放大器的第二節(jié)點的總電容負載，所述非對稱讀出放大器在所述第一節(jié)點 和所述第二節(jié)點處具有互補邏輯狀態(tài)；以及基于所述第一節(jié)點的被確定的總電容負載與所 述第二節(jié)點的被確定的總電容負載的比率，配置所述非對稱讀出放大器的第一電路和第二 電路中的至少一個，所述第一電路與所述第一節(jié)點相關(guān)聯(lián)，所述第二電路與所述第二節(jié)點 相關(guān)聯(lián)。
[0023] 在該方法中，所述存儲器件包括：第一位線和第二位線、連接至所述第一位線和 所述第二位線的至少一個存儲單元以及所述非對稱讀出放大器，所述第一節(jié)點被配置成連 接至所述第一位線；所述第二節(jié)點被配置成連接至所述第二位線；所述第一電路被配置成 響應(yīng)于從所述存儲單元所讀出的第一數(shù)據(jù)，朝向預(yù)定電壓拉動所述第一節(jié)點，所述第二電 路被配置成響應(yīng)于從所述存儲單元所讀出的第二數(shù)據(jù)，朝向所述預(yù)定電壓拉動所述第二節(jié) 點，以及所述非對稱讀出放大器進一步包括：連接至所述第一節(jié)點的輸出器件，所述輸出器 件被配置成輸出從所述存儲單元所讀出的所述第一數(shù)據(jù)或所述第二數(shù)據(jù)。
[0024] 在該方法中，所述第一節(jié)點的總電容負載包括所述輸出器件的寄生電容，而所述 第二節(jié)點的總電容負載不包括所述輸出器件的寄生電容。

【專利附圖】

【附圖說明】
[0025] 在附圖中通過實例示出一個或多個實施例并且不用于限制本發(fā)明，其中，在通篇 描述中，具有相同參考標號的元件表示類似元件。除非另外公開，否則附圖不按比例繪制。
[0026] 圖1是根據(jù)一些實施例的存儲器件的片段的示意性電路圖。
[0027] 圖2是根據(jù)一些實施例的用于存儲器件的非對稱讀出放大器的示意性框圖。
[0028] 圖3是根據(jù)一些實施例的用于存儲器件的非對稱讀出放大器的示意性電路圖。
[0029] 圖4是根據(jù)一些實施例的用于存儲器件的非對稱讀出放大器的示意性電路圖。
[0030] 圖5是根據(jù)一些實施例的設(shè)計存儲器件的方法的流程圖。
[0031] 圖6是根據(jù)一些實施例的計算機系統(tǒng)的框圖。

【具體實施方式】
[0032] 應(yīng)該理解，以下公開內(nèi)容提供用于實現(xiàn)多個實施例的不同特征的多個不同實施例 或?qū)嵗?。以下描述組件和布置的特定實例，以簡化本發(fā)明。然而，可以用多種不同形式來實 現(xiàn)發(fā)明思想，并且發(fā)明思想不應(yīng)該被解釋為限于本文中所闡述的實施例；而是，提供這些實 施例使得該說明書更全面和完整，并且對于本領(lǐng)域普通技術(shù)人員來說這些實施例能夠完全 傳達該發(fā)明思想。然而，明顯地，不是用這些具體細節(jié)來實踐一個或多個實施例。
[0033] 在一些實施例中，非對稱讀出放大器具有連接至一對位線中的第一位線的輸出器 件。該對位線進一步包括第二位線。非對稱讀出放大器用第一電流朝向預(yù)定電壓拉動第一 位線，非對稱讀出放大器用第二電流朝向預(yù)定電壓拉動第二位線，第一電流大于第二電流。 結(jié)果，通過更大第一電流來補償與連接至第一位線的輸出器件的寄生電容相關(guān)聯(lián)的作用。 在一個或多個實施例中，第一電流和第二電流的比率與相應(yīng)第一位線和第二位線的總電容 負載的比率相匹配。結(jié)果，邏輯"0"和邏輯" 1"讀速度被均衡，從而依次導致改進的總讀速 度。與偽器件和/或偽金屬連接至第二位線用于對稱的其他方法相比，在一個或多個實施 例中，非對稱讀出放大器不包括這樣的偽設(shè)備和偽金屬，因此，導致在布局區(qū)域中更緊湊， 并且由于減小的總電容負載，存在改進的讀取裕量（read margin)。
[0034] 圖1是根據(jù)一些實施例的存儲器件101的片段的示意性電路圖。存儲器件101包 括一個或多個存儲單元(MC) 102、一對或多對位線BLU/BLBU、BLL/BLBL、一條或多條全局位 線GBL。一個或多個存儲單元102連接至每對位線，以形成一個或多個存儲塊。具體地，多 個存儲單元102連接至該對位線BLU/BLBU，以形成存儲塊120的上半部分120U，然而多個 存儲單元102連接至該對位線BLL/BLBL，以形成存儲塊120的下半部分120L。一個或多個 存儲塊連接至全局位線。具體地，存儲塊120連接至全局位線GBL。存儲器件101進一步 包括連接至存儲單元102的多條字線WL(0)至WL(2k-l)(其中，k是整數(shù))。存儲器件101 具有下半部分130L和上半部分130U。在下半部分130L中，存儲單元102連接至字線的一 半，即，字線WL(0)至WL(k-l)。在上半部分130U中，存儲單元102連接至字線的另一半， 艮P，字線WL(k)至WL(2k-l)。在圖1中，WT和WC表示與每個存儲塊120相關(guān)聯(lián)的一對寫數(shù) 據(jù)線。
[0035] 每個存儲塊120都進一步包括在存儲器件101的相應(yīng)的上半部分130U和下半部 分130L中的位線預(yù)充電電路104U、140L、以及輸入器件(或輸入級)106U、106L。存儲塊120 進一步包括：上半部分和下半部分130L共用的寫選通門電路（write pass gate circuit) 108、輸出器件110以及下拉電路112。輸出器件110和輸入器件106U、106L限定讀出放大 器，該讀出放大器連接至位線BLU和BLL，并且被配置成在單端讀出方案中檢測位線BLU和 BLL的狀態(tài)(S卩，一條位線BLU而不是兩條位線BLU/BLBU被用于讀出操作)。
[0036] 在該實例中，實現(xiàn)輸出器件110作為NAND柵極，但是其他配置也在多個實施例的 范圍內(nèi)。類似地配置位線預(yù)充電電路l〇4U、104L。在一個或多個實施例中，每個位線預(yù)充電 電路104UU04L都包括通過公共預(yù)充電信號PRE⑶、PREGL導通或斷開的兩個p-溝槽金屬 氧化物半導體（PM0S)晶體管。類似地配置輸入器件106UU06L。在一些實施例中，特別是 每個存儲塊120和存儲器件101通常具有對稱結(jié)構(gòu)。在一些實施例中，存儲器件101不具有 對稱結(jié)構(gòu)。例如，在一些實施例中，省略包括字線WL(0)至WL(k-l)、相關(guān)的存儲單元102、 位線預(yù)充電電路104L和輸入器件106L的存儲器件101的下半部分。為了簡單的目的，對 于存儲器件101的上半部分130U提供以下說明。在存儲器件101還包括下半部分130L的 實施例中，以下說明類似地應(yīng)用于下半部分130L。
[0037] 對于讀和/或?qū)懖僮鳎痪€預(yù)充電電路104U被配置成對相應(yīng)對位線BLU/BLBU進 行預(yù)充電，并且輸入器件106U被配置成朝向預(yù)定電壓拉動預(yù)充電位線。在朝向接地電壓下 拉位線的下拉配置中預(yù)定電壓是接地電壓。在一些實施例中，在朝向電源電壓上拉位線的 上拉布置中預(yù)定電壓是電源電壓。在一些實施例中，預(yù)定電壓是接地電壓和電源電壓之間 的電壓，或者取決于應(yīng)用和/或其他考慮的其他電壓電平。寫選通門電路108被配置成使 能或禁止寫入存儲塊120的存儲單元102中。
[0038] 在一些實施例中，當從存儲塊120的存儲單元102中讀取邏輯"0"時，朝向接地電 壓下拉相應(yīng)對位線中的第一位線(例如，BLU)，然而朝向（或保持在）電源電壓上拉相應(yīng)對位 線中的第二位線(例如，BLBU)。第一位線BLU上的下拉電壓使輸出器件110在節(jié)點BLPD處 將高壓輸出到下拉電路112,下拉電路112依次導通，以朝向接地電壓拉動全局位線GBL。當 從存儲塊120的存儲單元102中讀取邏輯"1"時，朝向接地電壓下拉第二位線BLBU，然而朝 向（或保持在）電源電壓上拉第一位線BLU。第一位線BLU的上拉電壓使輸出器件110在節(jié) 點BLPD處將低壓輸出到下拉電路112,下拉電路依次截止并且使全局位線GBL保持在全局 位線預(yù)充電電壓處。全局位線GBL上的電壓指示從存儲單元102所讀出的數(shù)據(jù)。
[0039] 總體存儲器讀速度取決于多種因素，包括但不限于輸入器件106U朝向例如接地 電壓或電源電壓的預(yù)定電壓多么快地拉動相應(yīng)位線BLU、BLBU。當邏輯"0"和邏輯" 1"讀 速度均衡時，也改進了總體存儲器讀速度。具體地，輸入器件106U拉動第一位線BLU(當讀 取邏輯"0"時）的拉動強度越接近輸入器件106U拉動第二位線BLBU (當讀取邏輯"1"時） 的拉動強度，總體存儲器讀速度變得越快。輸出器件110連接至第一位線BLU產(chǎn)生不對稱， 在一些情況下，該不對稱會影響第一位線BLU上和第二位線BLBU上的輸入器件106U的拉 動強度的均衡。
[0040] 圖2是根據(jù)一些實施例的用于存儲器件201的非對稱讀出放大器200的示意性框 圖。存儲器件201包括：第一位線BLU、第二位線BLBU以及連接至第一位線BLU和第二位 線BLBU的至少一個存儲單元MC。在一些實施例中，如參考圖1所述的，存儲器件201對應(yīng) 于存儲器件101，第一位線BLU和第二位線BLBU對應(yīng)于一對位線(例如，BLU和BLBU)，并且 至少一個存儲單元MC對應(yīng)于存儲單元102。
[0041] 讀出放大器200包括：被配置成經(jīng)由第一開關(guān)S1連接至第一位線BLU的第一節(jié) 點A以及被配置成經(jīng)由第二開關(guān)S2連接至第二位線BLBU的第二節(jié)點B。第一開關(guān)S1和 第二開關(guān)S2被配置成當在讀操作中訪問連接至第一位線BLU和第二位線BLBU的存儲單元 MC時，將相應(yīng)第一位線BLU和第二位線BLBU連接至讀出放大器200。第一開關(guān)S1和第二 開關(guān)S2被配置成當在讀操作中訪問沒有連接至第一位線BLU和第二位線BLBU的存儲單元 MC時，斷開相應(yīng)的第一位線BLU和第二位線BLBU與讀出放大器200的連接。在一些實施例 中，開關(guān)S1和S2是晶體管，諸如，PM0S晶體管，但是其他開關(guān)配置在多個實施例的范圍內(nèi)。 在一些實施例中，省略開關(guān)S1和S2。
[0042] 讀出放大器200進一步包括：輸入器件206和輸出器件210。輸入器件206連接 至第一節(jié)點A和第二節(jié)點B。輸出器件210連接至第一節(jié)點A。輸入器件206被配置成檢 測從存儲器件201的至少一個存儲單元MC讀出的數(shù)據(jù)，并且輸出器件210被配置成輸出從 存儲單元MC讀出的數(shù)據(jù)。在一些實施例中，輸入器件206對應(yīng)于輸入器件106U或106L，輸 出器件210對應(yīng)于輸出器件110,并且讀出放大器200對應(yīng)于參考圖1所述的讀出放大器。
[0043] 輸入器件206包括第一電路216和第二電路226。第一電路216和第二電路226 中的每個都連接至第一節(jié)點A和第二節(jié)點B。第一電路216被配置成響應(yīng)于從存儲單元MC 讀出的第一數(shù)據(jù)，生成朝向在節(jié)點227處的預(yù)定電壓拉動第一節(jié)點A的第一電流II。第二 電路226被配置成響應(yīng)于從存儲單元MC讀出的第二數(shù)據(jù)，生成朝向在節(jié)點228處的預(yù)定電 壓拉動第二節(jié)點B的第二電流12。在一些實施例中，節(jié)點227和228上的預(yù)定電壓相等。 在一些實施例中，節(jié)點227和228上的預(yù)定電壓不同。在一個或多個實施例中，節(jié)點227和 228上的預(yù)定電壓是接地電壓。節(jié)點227、228處的預(yù)定電壓的其他電平在多個實施例的范 圍內(nèi)。
[0044] 更具體地，當從存儲單元MC讀出例如邏輯"0"的第一數(shù)據(jù)時，朝向接地電壓下拉 第一位線BLU，然而朝向（或保持)電源電壓上拉第二位線BLBU。結(jié)果，朝向接地電壓下拉連 接至第一位線BLU的第一節(jié)點A，并且禁用第二電路226,然而朝向（或保持在）電源電壓上 拉連接至第二位線BLBU的第二節(jié)點B，并且使能第一電路216。使能的第一電路216通過 第一電流II朝向接地電壓拉動第一節(jié)點A。輸出器件210生成與被下拉的第一節(jié)點A的低 電壓相對應(yīng)的輸出，以指示邏輯"0"被讀出。類似地，當從存儲單元MC讀出例如邏輯"1" 的第二數(shù)據(jù)時，第二位線BLBU朝向接地電壓下拉第二位線BLBU，然而朝向（或保持）電源電 壓上拉第一位線BLU。結(jié)果，朝向（或保持）電源電壓上拉連接至第一位線BLU的第一節(jié)點 A，并且使能第二電路226,然而朝向接地電壓下拉連接至第二位線BLBU的第二節(jié)點B，并且 禁用第一電路216。使能的第二電路226通過第二電流12朝向接地電壓拉動第二節(jié)點B。 輸出器件210生成與被上拉或保持在電源電壓的第一節(jié)點A的高電壓相對應(yīng)的輸出，以指 示邏輯"1"被讀出。
[0045] 如本文中所述的，輸出器件210經(jīng)由第一節(jié)點A連接至第一位線BLU產(chǎn)生不對稱， 從而在一些情況下，會影響第一位線BLU (經(jīng)由第一節(jié)點A)上和第二位線BLBU (經(jīng)由第二 節(jié)點B)上的輸入器件206的拉動強度的均衡。具體地，第一節(jié)點A上和第二節(jié)點B上的輸 入器件206的拉動強度取決于第一節(jié)點A和第二節(jié)點B的相應(yīng)總電容負載。在一些實施例 中，第一節(jié)點A的總電容負載是連接至第一節(jié)點A的部件的寄生電容的總和。例如，第一節(jié) 點A的總電容負載是至少一個存儲單元MC的寄生電容、連接至第一節(jié)點A的第一電路216 和第二電路226的元件的寄生電容以及輸出器件210的寄生電容的總和。類似地，在一些 實施例中，第二節(jié)點B的總電容負載是連接至第二節(jié)點B的部件的寄生電容的總和，例如， 至少一個存儲單元MC的寄生電容、連接至第二節(jié)點B的第一電路216和第二電路226的元 件的寄生電容。輸出器件210不直接連接至第二節(jié)點B，因此，第二節(jié)點B的總電容負載不 包括輸出器件210的寄生電容。結(jié)果，在一個或多個實施例中，第一節(jié)點A的總電容負載大 于第二節(jié)點B的總電容負載，從而輸入器件206朝向接地電壓拉動第一節(jié)點A比拉動第二 節(jié)點B更難。
[0046] 在一些實施例中，與第二節(jié)點B的總電容負載相比，為了補償?shù)谝还?jié)點A的較大的 總電容負載，第一電路216和第二電路226中的至少一個被配置成具有大于第二電流12的 第一電流11。輸入器件206被配置成通過較大電流拉動具有較大總電容負載的第一節(jié)點A。 結(jié)果，在一個或多個實施例中，可以使當讀取邏輯"0"時輸入器件206拉動第一節(jié)點A的拉 動強度接近當讀取邏輯"1"時輸入器件206拉動第二節(jié)點B的拉動強度，由此改進整體存 儲器讀速度。
[0047] 在一些實施例中，第一電流II與第二電流12的比率11/12同第一節(jié)點A的總電 容負載C BUt(rtal與第二節(jié)點B的總電容負載CB_tal的比率CBUt(rtal/C B_tal相匹配。在一個 或多個實施例中，輸入器件206被設(shè)計成使11/12等于(^，。^/(:^^^在一個或多個實施 例中，由于包括但不限于制造工藝、工作電壓和/或工作溫度的改變（PVT改變)的一種或多 種改變，導致實際比率11/12和C BUt()tal/CBI^t()tal接近，但是不必須相等。在這樣的情況下， 比率11/12仍然被視為與比率相匹配。
[0048] 在一些實施例中，讀出放大器200沒有連接至第二節(jié)點B的偽輸出器件和/或偽 導電圖案。與偽器件和/或偽金屬連接至第二位線BLBU以用于均衡第二存儲節(jié)點B的總 電容負載與第一節(jié)點A的總電容負載的其他方法相比，一個或多個實施例中，因為不包括 這樣的偽輸出器件和/或偽導電圖案，所以讀出放大器200的布局區(qū)域更緊湊。偽輸出器 件和/或偽導電圖案的不存在進一步減小了第二節(jié)點B的總電容負載，從而與其他方法相 t匕，具有更快的邏輯" 1"讀速度。在一個或多個實施例中，讀出放大器200具有大于第二電 流12的第一電流II，以使邏輯"0"讀速度接近邏輯"1"讀速度，從而與其他方法相比，具有 更快的總存儲讀速度和更好的讀取裕量。
[0049] 圖3是根據(jù)一些實施例的用于存儲器件301的非對稱讀出放大器300的示意性框 圖。存儲器件301包括第一位線BLU、第二位線BLBU以及連接至第一位線BLU和第二位線 BLBU的多個存儲單元MC。存儲單元MC限定存儲陣列302。在一些實施例中，存儲器件301 對應(yīng)于關(guān)于圖1或圖2所述的存儲器件101或201。
[0050] 讀出放大器300包括第一節(jié)點A、第二節(jié)點B、電源電壓節(jié)點VDD和參考或接地節(jié) 點VSS。在一些實施例中，如關(guān)于圖2描述的，第一節(jié)點A和第二節(jié)點B經(jīng)由開關(guān)連接至相 應(yīng)第一位線BLU和第二位線BLBU。讀出放大器300進一步包括：第一晶體管N1、第二晶體 管N2、第三晶體管P1、第四晶體管P2、第五晶體管Ml、以及是NAND門的輸出器件NAND1。在 一些實施例中，第一晶體管N1、第二晶體管N2、第三晶體管P1、第四晶體管P2以及第五晶 體管Ml共同地限定與如關(guān)于圖1或圖2所述的輸入器件106UU06L或206的相對應(yīng)的輸 入器件。在一些實施例中，輸出器件NAND1對應(yīng)于如關(guān)于圖1或圖2所述的輸出器件110 或210。輸出器件NAND1具有連接至第一位線BLU和第一節(jié)點A的第一輸入端。輸出器件 NAND1具有連接至另一條位線BLL的第二輸入端。位線BLL處于存儲器件301的下半部分， 并且對應(yīng)于如關(guān)于圖1所述的第一位線BLU。位線BLL連接至對應(yīng)于如關(guān)于圖1所述的輸 入器件106L的另一個輸入器件。第六晶體管M2連接在輸出器件NAND1的輸出端和全局位 線GBL之間。第六晶體管M2對應(yīng)于關(guān)于圖1所述的下拉電路112。在一個或多個實施例 中，第一晶體管N1、第二晶體管N2、第五晶體管Ml和第六晶體管M2是η溝道金屬氧化物半 導體（NM0S)晶體管，反之第三晶體管Ρ1和第四晶體管Ρ2是PM0S晶體管。其他配置在多 個實施例的范圍內(nèi)。
[0051] 第一晶體管Ν1和第三晶體管Ρ1串聯(lián)地連接在電源電壓節(jié)點VDD和參考節(jié)點VSS 之間。具體地，第一晶體管Ν1的源極經(jīng)由第五晶體管Ml連接至參考節(jié)點VSS，第一晶體管 N1的漏極在第一節(jié)點A處連接至第三晶體管P1的漏極，并且第三晶體管P1的源極連接至 電源電壓節(jié)點VDD。第二晶體管N2和第四晶體管P2串聯(lián)地連接在電源電壓節(jié)點VDD和參 考節(jié)點VSS之間。具體地，第二晶體管N2的源極經(jīng)由第五晶體管Ml連接至參考節(jié)點VSS， 第二晶體管N2的漏極在第二節(jié)點B處連接至第四晶體管P2的漏極，并且第四晶體管P2的 源極連接至電源電壓節(jié)點VDD。第一節(jié)點A連接至第二晶體管N2和第四晶體管P2的柵極， 以及輸出器件NAND1。第二節(jié)點B連接至第一節(jié)點N1和第三晶體管P1的柵極。第五晶體 管Ml具有連接至第一晶體管N1和第二晶體管N2的源極的漏極、以及連接至參考節(jié)點VSS 的源極。被通過讀出放大器使能信號SAE控制第五晶體管Ml導通或截止。第一晶體管N1、 第二晶體管N2、第三晶體管P1和第四晶體管P2在第一節(jié)點A和第二節(jié)點B處限定具有互 補邏輯狀態(tài)的交叉耦合鎖存器。其他讀出放大器配置在多個實施例的范圍內(nèi)。
[0052] 在讀操作中，對第一位線BLU和第二位線BLBU進行預(yù)充電，并且通過如關(guān)于圖1 所述的相應(yīng)字線來選擇或訪問存儲陣列302中的一個存儲單元MC。根據(jù)存儲在被訪問的 存儲單元MC中的數(shù)據(jù)，在第一位線BLU和第二位線BLBU上具有壓差。壓差被施加至第一 節(jié)點A和第二節(jié)點B，并且當通過用使能信號SAE使第五晶體管Ml導通來使能讀出放大器 300時，使得交叉耦合鎖存器達到兩個穩(wěn)定狀態(tài)之一。
[0053] 具體地，如關(guān)于圖2所述的，當讀取邏輯"0"時，下拉第一節(jié)點A處的電壓，然而第 二節(jié)點B處的電壓被上拉或保持在電源電壓處。結(jié)果，第一晶體管N1和第四晶體管P2導 通，而第二晶體管N2和第三晶體管P1截止。第一電流Idl從第一節(jié)點A、流經(jīng)導通的第一 晶體管N1和導通的第五晶體管Ml、到達參考節(jié)點VSS。通過第一電流Idl朝向接地電壓下 拉第一節(jié)點A。第一電流Idl由第一晶體管N1的漏極電流限定，并且對應(yīng)于關(guān)于圖2所述 的第一電流II。由第一電流Idl下拉第一節(jié)點A越強，交叉耦合鎖存器就越快地達到第一 穩(wěn)定狀態(tài)，其中，在第一節(jié)點A處具有邏輯"0"而在第二節(jié)點B處具有邏輯" 1"。
[0054] 如關(guān)于圖2所述的，當讀取邏輯"1"時，第一節(jié)點A處的電壓被上拉或保持在電源 電壓處，然而下拉第二節(jié)點B處的電壓。結(jié)果，第一晶體管N1和第四晶體管P2截止，而第 二晶體管N2和第三晶體管P1導通。第二電流Id2從第二節(jié)點B、流經(jīng)導通的第二晶體管 N2和導通的第五晶體管Ml、到達參考節(jié)點VSS。通過第二電流Id2朝向接地電壓下拉第二 節(jié)點B。第二電流Id2由第二晶體管N2的漏極電流限定，并且對應(yīng)于關(guān)于圖2所述的第二 電流12。由第二電流Id2下拉第二節(jié)點B越強，交叉耦合鎖定器越快地達到第二穩(wěn)定狀態(tài)， 其中，在第一節(jié)點A處具有邏輯"1"并且在第二節(jié)點B處具有邏輯"0"。
[0055] 通過將第一晶體管N1和第二晶體管N2中的至少一個配置成使比率Idl/Id2接近 第一節(jié)點A的總電容負載C BU total和第二節(jié)點B的總電容負載total的比率CBU t(rtal/C_，t()tal 來均衡交叉耦合鎖定器達到第一穩(wěn)定狀態(tài)和第二穩(wěn)定狀態(tài)的速度。第一節(jié)點A的總電容負 載CBU total是連接至第一節(jié)點A的部件的寄生電容的總和。第二節(jié)點B的總電容負載t()tal 是連接至第二節(jié)點B的部件的寄生電容的總和。在一些實施例中，總電容負載CBUt()tal和 CbLB，total 被如下確定：
[0056] Cbl，total Carray，t〇tal+C(Nl.Pl)，drain+C(N2+P2)，gate+Cnand，gate (1)
[0057] CBLB，t〇tal-C array，t〇tal+C(N2+P2)，drain+C( N1+P1)，gate (2)
[0058] 其中，Camy，tQtal是存儲陣列302中的存儲單元MC的寄生電容的總和，C( N1+P1)，draiI^ 第一晶體管N1和第三晶體管P1的漏極的寄生電容， C (N2+P1)，gate 是第二晶體管N2和第四晶 體管P2的柵極的寄生電容，C_d，g&是輸出器件NAND1的寄生電容， C(N2+P2), drain 是第二晶體 管N2和第四晶體管P2的漏極的寄生電容，以及C (Nl+Pl), gate 是第一晶體管N1和第三晶體管 P1的柵極的寄生電容。
[0059] 第一晶體管N1或第二晶體管N2的漏極電流被如下確定：
[0060] Id=K，n/2*W/L*(VGS _Vt)2*(1+X*Vds) (3)
[0061] 其中，Κ' η=μη(：〇Χ，Ι(1是漏極電流，11"是晶體管中的電荷載流子的遷移率，Cox是 晶體管的柵極氧化物的電容，W是晶體管的溝道寬度，L是晶體管的溝道長度，V es是晶體管 的柵源電壓，\是晶體管的閾值電壓，VDS是漏源電壓，并且λ是溝道長度調(diào)制參數(shù)。通過 修改等式（3)中的任一個或多個分量，第一晶體管Ν1和第二晶體管Ν2中的任一個或兩者 的漏極電流被配置成使得比率Idl/Id2接近比率CBUt(rtal/CBI^t()tal。
[0062] 因為 Cnand，gate 包括在 CBI；，t()tal 中而不包括在 CBI；B，t()tal 中，所以 CBI；，t()tal 大于 CBI；B，t()tal。 換句話說，CBU total/C_，total大于1。在一些實施例中，通過將第一晶體管N1和第二晶體管N2 中的至少一個配置成具有大于Id2的Idl，比率Idl/Id2接近比率(^，。^/(^^。^。在一些 實施例中，通過將第一晶體管N1配置成尺寸大于第二晶體管N2來實現(xiàn)Idl大于Id2的關(guān) 系。
[0063] 在一些實施例中，通過修改等式（3)中的任一個或多個分量，第一晶體管N1和 第二晶體管N2中的任一個或兩者的漏極電流被配置成使得比率Idl/Id2與比率C BUt()tal/ CbLB，total 相匹配，即，實現(xiàn)
[0064] Idl/Id2=CBL,total/CBLB,total (4)
[0065] 在一個或多個實施例中，除了溝道寬度與溝道長度比率W/L之外，類似地配置第 一晶體管N1和第二晶體管N2。在這樣的實施例中，比率Idl/Id2與比率C BUtotal/C_，t(rtal相 匹配如下：
[0066] (ff/L)N1/(ff/L)N2=CBL； total/^BLB, total (5)
[0067] 其中，（W/L)N1是第一晶體管N1的溝道寬度與溝道長度的比率，并且（W/L) N2是第 二晶體管N2的溝道寬度與溝道長度的比率。如本文中所述的，雖然在一個或多個實施例 中，讀出放大器300被設(shè)計成實現(xiàn)等式（4)中所限定的關(guān)系，但是由于一種或多種改變(諸 如，PVT改變)，實際比率Idl/Id2和C BUt(Jtal/CBI^tal可能接近，但是不必須相等。在這樣的 情況下，比率Idl/Id2仍然被視為與比率C BUt(rtal/CB_tal相匹配。
[0068] 在根據(jù)一些實施例的讀出放大器300中可獲得關(guān)于讀出放大器200所述的一種或 多種效果(諸如，緊湊布局區(qū)域、改進的讀速度和讀取裕量)。進一步仿真結(jié)果表明：與將偽 輸出器件和/或偽導電圖案連接至第二節(jié)點B用于對稱的其他方法相比，在沒有連接至第 二節(jié)點B的偽輸出器件或偽導電圖案時，根據(jù)一些實施例的讀出放大器實現(xiàn)相等或更好的 失配和/或偏移電壓性能。根據(jù)一些實施例的讀出放大器相對于其他方法實現(xiàn)總讀速度改 進約15%。根據(jù)一些實施例的讀出放大器的實時分配比其他方法更加緊密，實現(xiàn)約60%的改 進。根據(jù)一些實施例的讀出放大器進一步實現(xiàn)至少等于其他方法的低壓性能，并且能夠在 低于額定工作電壓的80% (0. 8*Vdd)的電壓下工作。
[0069] 圖4是根據(jù)一些實施例的用于存儲器件401的非對稱讀出放大器400的示意性 框圖。存儲器件401包括多對位線。為了說明目的，圖4中示出四對位線BL[0]/BLB[0]、 BL[1]/BLB[1]、BL[2]/BLB[2]以及BL[3]/BLB[3]。其他數(shù)量的位線在多個實施例的范圍 內(nèi)。與第一位線和第二位線BLU/BLBU連接至存儲陣列302類似地，每對位線均連接至多個 存儲單元。除了用為反相器的輸出器件INV代替讀出放大器300中的輸出器件NAND1之外， 讀出放大器400類似于讀出放大器300。讀出放大器400經(jīng)由列選擇器450連接至這些對 位線BL [0] /BLB [0]至BL [3] /BLB [3]、以及包括第一數(shù)據(jù)線DL和第二數(shù)據(jù)線DLB的一對數(shù) 據(jù)線。第一數(shù)據(jù)線DL連接至第一節(jié)點A,并且第二數(shù)據(jù)線DLB連接至第二節(jié)點B。
[0070] 列選擇器450包括多對開關(guān)。為了說明目的，圖4中示出四對開關(guān)S[0]/SB[0]、 S[1]/SB[1]、S[2]/SB[2]以及S[3]/SB[3]。其他數(shù)量的開關(guān)在多個實施例的范圍內(nèi)。列選 擇器450的每對開關(guān)都包括連接在第一數(shù)據(jù)線DL和相應(yīng)的第一位線BL[0]至BL[3]之間 的第一開關(guān)S [0]至S [3]、以及連接在第二數(shù)據(jù)線DLB和相應(yīng)的第二位線BLB [0]至BLB [3] 之間的第二開關(guān)SB [0]至SB [3]。每對開關(guān)S[0]/SB [0]至S [3]/SB [3]中的第一開關(guān)和第 二開關(guān)都被配置成通過公共列選擇信號Ysel[0]至Ysel [3]閉合或斷開。當在讀操作中訪 問存儲器件401的存儲單元時，通過閉合相應(yīng)對開關(guān)S [0] /SB [0]至S [3] /SB [3]，相應(yīng)對位 線BL [0]/BLB [0]至BL [3]/BLB [3]連接至該對數(shù)據(jù)線DL/DLB。在一些實施例中，開關(guān)S [0] / SB[0]至S[3]/SB[3]是PMOS晶體管。用于列選擇器450的其他配置在多個實施例的范圍 內(nèi)。
[0071] 兩個PM0S晶體管M3和M4連接至相應(yīng)的第一數(shù)據(jù)線DL和第二數(shù)據(jù)線DLB。PM0S 晶體管M3和M4限定對應(yīng)于關(guān)于圖1所述的預(yù)充電電路104U或104L的預(yù)充電電路。通過 對應(yīng)于關(guān)于圖1所述的預(yù)充電信號PRE⑶、PREGL的公共預(yù)充電信號PREG，PM0S晶體管M3 和M4導通或截止。
[0072] 讀出放大器400的操作類似于讀出放大器300的操作。具體地，通過列選擇器450 選擇每次將位線BL[0]/BLB[0]至BL[3]/BLB[3]中的一對位線連接至讀出放大器400。經(jīng) 由相應(yīng)的字線訪問連接至被選擇的一對位線的存儲陣列中的存儲單元。根據(jù)從被訪問的存 儲單元中所讀出的數(shù)據(jù)上拉或下拉第一節(jié)點A和第二節(jié)點B。
[0073] 讀出放大器400的比率Idl/Id2被配置成接近第一節(jié)點A的總電容負 載 C(BL，tQtal+DL，t()tal)與 τ1 點 B 的總電各負載 C(BLB，t(rtal+DLB，t()tal)的比率 C(BL，tQtal+DL，t()tal)/ G(BLB，total+DLB，total) ? 第一節(jié)點A的總電容負載C (BL, total+DL, total) 是經(jīng)由第一位線BL[0]至BL[3] 之一和列選擇器450連接到第一數(shù)據(jù)線DL的一個或多個存儲單元的（a)寄生電容和連接 至第一數(shù)據(jù)線DL的讀出放大器400的部件的（b)寄生電容的總和。第二節(jié)點B的總電容 負載[(_，_1+_，_1)是經(jīng)由第二位線81^[0]至^^[3]之一和列選擇器450連接至第二數(shù) 據(jù)線DLB的一個或多個存儲單元的（a)寄生電容和連接至第二數(shù)據(jù)線DLB的讀出放大器40 的部件的（b)寄生電容的總和。在一些實施例中，連接至多對位線BL[0]/BLB[0]至BL[3]/ BLB [3]的存儲陣列相同，并且通過等式（1)和（2)確定 C(BL，total+DL，total)矛口 C(BLB，total+DLB，total)， 其中，camy，total是在一個存儲陣列中連接至位線BL[0]/BLB[0]至BL[3]/BLB[3]中一對位 線的存儲單元電容的總和，并且用輸出器件INV的柵極電容代替C_4gate。在一些實施例中， 讀出放大器400的比率Idl/Id2與比率C (BL, total+DL, total) /C (BLB, total+DLB, total) 匹配。在根據(jù)一些 實施例的讀出放大器400中可獲得關(guān)于讀出放大器300所述的一個或多個效果。
[0074] 圖5是根據(jù)一些實施例的設(shè)計存儲器件的方法500的流程圖。在一些實施例中， 由方法500設(shè)計的存儲器件對應(yīng)于本文中所述的存儲器件101、存儲器件201、存儲器件301 或存儲器件401。根據(jù)一些實施例的通過方法500設(shè)計存儲器件201的實例將在以下說明 書中描述。通過根據(jù)一些實施例的方法500以類似方式設(shè)計存儲器件101、301或401。
[0075] 在操作505中，確定存儲器件201的非對稱讀出放大器200的第一節(jié)點A的總電 容負載。如在本文中所述的，在一些實施例中，第一節(jié)點A的總電容負載是連接至第一節(jié)點 A的部件的寄生電容的總和。在具體實例中，由等式（1)確定第一節(jié)點A的總電容負載。 [0076] 在操作510中，確定存儲器件201的非對稱讀出放大器200的第二節(jié)點B的總電 容負載。如在本文中所述的，在一些實施例中，第二節(jié)點B的總電容負載是連接至第二節(jié)點 B的部件的寄生電容的總和。在至少一個具體實例中，由等式（2)確定第二節(jié)點B的總電容 負載。
[0077] 在操作515中，基于第一節(jié)點A的所確定的總電容負載與第二節(jié)點B的所確定的 總電容負載的比率，配置非對稱讀出放大器200的第一電路216和第二電路226中的至少 一個。在一個或多個實施例中，第一電路216和/或第二電路226被配置成具有大于第二 電流的第一電流II，其中，第一電路216響應(yīng)于從存儲單元所讀出的第一數(shù)據(jù)(例如，邏輯 "0"）通過第一電流朝向預(yù)定電壓拉動第一節(jié)點A，第二電路226響應(yīng)于從存儲單元所讀出 的第二數(shù)據(jù)(例如，邏輯"1"）通過第二電流12朝向預(yù)定電壓拉動第二節(jié)點B。在一個或多 個實施例中，第一電流II由第一電路216中的第一晶體管的漏極電流限定，第二電流12由 第二電路226中的第二晶體管的漏極電流限定，并且第一晶體管的尺寸大于第二晶體管。 在至少一個實施例中，第一晶體管具有大于第二晶體管的溝道寬度與溝道長度的比率。在 一些實施例中，比率11/12與第一節(jié)點A的總電容負載與第二節(jié)點B的總電容負載的比率 相匹配。在至少一個具體實例中，根據(jù)等式（4)和/或等式（5)實現(xiàn)匹配。
[0078] 圖6是根據(jù)一些實施例的計算機系統(tǒng)600的框圖。在一些實施例中，通過圖6的一 個或多個計算機系統(tǒng)600來實現(xiàn)關(guān)于圖5所述的方法500。系統(tǒng)600包括經(jīng)由總線604或 其他互連通信機制可通信地連接的至少一個處理器601、存儲器602、網(wǎng)路接口（I/F) 606、 存儲器610、輸入/輸出（I/O)設(shè)備608以及一個或多個硬件組件618。
[0079] 在一些實施例中，存儲器602包括連接至總線604的隨機存取存儲器（RAM)和/ 或其他動態(tài)存儲器件和/或只讀存儲器（ROM)和/或其他靜態(tài)存儲器件，用于存儲由處理 器601執(zhí)行的數(shù)據(jù)和/或指令(例如，內(nèi)核614、用戶空間616、內(nèi)核和/或用戶空間的一部 分以及它們的部件)。在一些實施例中，存儲器602還用于在指令被處理器601執(zhí)行期間存 儲臨時變量或其他中間信息。
[0080] 在一些實施例中，諸如磁盤或光盤的存儲器件610連接至總線604,以用于存儲數(shù) 據(jù)和/或指令(例如，內(nèi)核614、用戶空間616等)。I/O設(shè)備608包括輸入器件、輸出器件和 /或結(jié)合的輸入/輸出器件，用于使用戶與系統(tǒng)600的交互。例如，輸入器件包括鍵盤、小鍵 盤、鼠標、軌跡球和/或光標方向鍵，用于將信息和命令傳送到處理器601。例如，輸出器件 包括顯示器、打印機、語音合成器等，用于將信息傳送到用戶。
[0081] 在一些實施例中，通過處理器601來實現(xiàn)關(guān)于圖5所述的一個或多個操作和/或 功能，該處理器被編程用于執(zhí)行這樣的操作和/或功能。存儲器602、I/F606、存儲器610、 I/O設(shè)備608、硬件組件618以及總線604中的一個或多個可操作地接收用于通過處理器 601執(zhí)行的指令、數(shù)據(jù)和/或其他參數(shù)。
[0082] 在一些實施例中，通過包括與處理器601分離的或代替處理器601包括的特別配 置硬件(例如，通過一個或多個專用集成電路或ASIC)來實現(xiàn)關(guān)于圖5所述的一個或多個操 作和/或功能。一些實施例在單個ASIC中結(jié)合多于一個所述的操作和/或功能。
[0083] 在一些實施例中，操作和/或功能被實現(xiàn)作為存儲在非暫時性計算機可讀記錄介 質(zhì)中的程序的功能來實現(xiàn)操作和/或功能。非暫時性計算機可讀記錄介質(zhì)的實例包括但不 限于外部/可移動和/或內(nèi)部/嵌入式存儲器或存儲單元，例如，諸如DVD的一個或多個光 盤、諸如硬盤的磁盤、諸如ROM、RAM、存儲卡等的半導體存儲器。
[0084] 以上方法實施例示出示例性操作，但是不必須要求它們以所示的順序執(zhí)行這些操 作。根據(jù)本發(fā)明的實施例的精神和范圍，在必要時，操作可以被添加、替換、改變順序和/或 刪除。結(jié)合不同特征和/或不同實施例的實施例在本發(fā)明的范圍內(nèi)并且本領(lǐng)域普通技術(shù)人 員在審閱多個實施例之后很容易理解這些實施例。
[0085] 根據(jù)一些實施例，用于存儲器件的讀出放大器包括：第一和第二節(jié)點、輸入器件和 輸出器件。存儲器件包括：第一和第二位線、以及連接至第一和第二位線的至少一個存儲單 元。第一節(jié)點被配置成連接至第一位線。第二節(jié)點被配置成連接至第二位線。輸入器件連 接至第一和第二節(jié)點，并且被配置成響應(yīng)于從存儲單元所讀出的第一數(shù)據(jù)，生成朝向預(yù)定 電壓拉動第一節(jié)點的第一電流，并且響應(yīng)于從存儲單元所讀出的第二數(shù)據(jù)，生成朝向預(yù)定 電壓拉動第二節(jié)點的第二電流。輸出器件被連接至第一節(jié)點，并且被配置成輸出從存儲單 元讀出的第一或第二數(shù)據(jù)。第一電流大于第二電流。
[0086] 根據(jù)一些實施例，存儲器件包括：至少一對位線，包括第一位線和第二位線；至少 一個存儲單元，連接至第一和第二位線；第一至第四晶體管；以及輸出器件。第一和第三晶 體管串聯(lián)地連接在電源電壓節(jié)點和參考節(jié)點之間。第二和第四晶體管串聯(lián)地連接在電源電 壓節(jié)點和參考節(jié)點之間。第一晶體管在第一節(jié)點處連接至第三晶體管，第一節(jié)點被配置成 連接至第一位線。第一節(jié)點連接至第二和第四晶體管的柵極，并且連接至輸出器件。第二 晶體管在第二節(jié)點處連接至第四晶體管。第二節(jié)點被配置成連接至第二位線。第二節(jié)點連 接至第一和第三晶體管的柵極。第一晶體管的第一漏極電流與第二晶體管的第二漏極電流 的比率同第一節(jié)點的總電容負載與第二節(jié)點的總電容負載的比率相匹配。
[0087] 在一些實施例中，由至少一個處理器執(zhí)行設(shè)計存儲器件的方法。該方法包括：確定 非對稱讀出放大器的第一節(jié)點的總電容負載和非對稱讀出放大器的第二節(jié)點的總電容負 載。非對稱讀出放大器在第一節(jié)點和第二節(jié)點處具有互補邏輯狀態(tài)。該方法進一步包括： 基于第一節(jié)點的所確定總電容負載與第二節(jié)點的所確定總電容負載的比率，配置非對稱讀 出放大器的第一電路和第二電路中的至少一個。第一電路與第一節(jié)點相關(guān)聯(lián)，第二電路與 第二節(jié)點相關(guān)聯(lián)。
[〇〇88] 本領(lǐng)域普通技術(shù)人員應(yīng)該容易地想到，一個或多個所公開的實施例實現(xiàn)以上闡述 的一個或多個優(yōu)點。在讀取以上說明書之后，普通技術(shù)人員能夠影響多種改變、等同替換以 及本文中寬泛地公開的多種其他實施例。從而，旨在僅通過包含在所附權(quán)利要求及其等同 物中的定義來限定本發(fā)明的保護范圍。
【權(quán)利要求】
1. 一種用于存儲器件的讀出放大器，所述存儲器件包括第一位線和第二位線以及連接 至所述第一位線和所述第二位線的至少一個存儲單元，所述讀出放大器包括： 第一節(jié)點，被配置成連接至所述第一位線； 第二節(jié)點，被配置成連接至所述第二位線； 輸入器件，連接至所述第一位線和所述第二位線，所述輸入器件被配置成： 響應(yīng)于從所述存儲單元讀出的第一數(shù)據(jù)，生成朝向預(yù)定電壓拉動所述第一節(jié)點的第一 電流，以及 響應(yīng)于從所述存儲單元讀出的第二數(shù)據(jù)，生成朝向所述預(yù)定電壓拉動所述第二節(jié)點的 第二電流；以及 輸出器件，連接至所述第一節(jié)點，所述輸出器件被配置成輸出從所述存儲單元讀出的 所述第一數(shù)據(jù)或所述第二數(shù)據(jù)； 其中，所述第一電流大于所述第二電流。
2. 根據(jù)權(quán)利要求1所述的讀出放大器，其中，所述讀出放大器是沒有連接至所述第二 節(jié)點的偽輸出器件和偽導電圖案的非對稱讀出放大器。
3. 根據(jù)權(quán)利要求1所述的讀出放大器，其中，所述讀出放大器是所述輸出器件和所述 第二節(jié)點之間沒有直接連接的非對稱讀出放大器。
4. 根據(jù)權(quán)利要求1所述的讀出放大器，其中，所述第一節(jié)點的總電容負載大于所述第 二節(jié)點的總電容負載。
5. 根據(jù)權(quán)利要求1所述的讀出放大器，其中，所述輸入器件被配置成具有同所述第一 節(jié)點的總電容負載與所述第二節(jié)點的總電容負載的比率相匹配的所述第一電流與所述第 二電流的比率。
6. 根據(jù)權(quán)利要求1所述的讀出放大器，其中， 第一電路包括限定所述第一電流的第一晶體管； 第二電路包括限定所述第二電流的第二晶體管；以及 所述第一晶體管的溝道寬度與溝道長度的比率大于所述第二晶體管的溝道寬度與溝 道長度的比率。
7. 根據(jù)權(quán)利要求1所述的讀出放大器，其中， 第一電路包括限定所述第一電流的第一晶體管； 第二電路包括限定所述第二電流的第二晶體管； 所述第一晶體管具有溝道寬度與溝道長度的第一比率； 所述第二晶體管具有溝道寬度與溝道長度的第二比率；以及 所述第一比率與所述第二比率的比率同所述第一節(jié)點的總電容負載與所述第二節(jié)點 的總電容負載的比率相匹配。
8. -種存儲器件，包括： 至少一對位線，包括第一位線和第二位線； 至少一個存儲單元，連接至所述第一位線和所述第二位線； 第一晶體管、第二晶體管、第三晶體管和第四晶體管；以及 輸出器件； 其中， 所述第一晶體管和所述第三晶體管串聯(lián)地連接在電源節(jié)點和參考節(jié)點之間， 所述第二晶體管和所述第四晶體管串聯(lián)地連接在所述電源節(jié)點和所述參考節(jié)點之間， 所述第一晶體管在第一節(jié)點處連接至所述第三晶體管，所述第一節(jié)點被配置成連接至 所述第一位線， 所述第一節(jié)點連接至所述第二晶體管和所述第四晶體管的柵極，并連接至所述輸出器 件， 所述第二晶體管在第二節(jié)點處連接至所述第四晶體管，所述第二節(jié)點被配置成連接至 所述第二位線， 所述第二節(jié)點連接至所述第一晶體管和所述第三晶體管的柵極，以及 所述第一晶體管的第一漏極電流與所述第二晶體管的第二漏極電流的比率同所述第 一節(jié)點的總電容負載與所述第二節(jié)點的總電容負載的比率相匹配。
9. 根據(jù)權(quán)利要求8所述的存儲器件，其中， 所述第一節(jié)點的總電容負載包括：所述至少一個存儲單元的寄生電容、所述第一晶體 管和所述第三晶體管的漏極的寄生電容、所述第二晶體管和所述第四晶體管的柵極的寄生 電容以及所述輸出器件的寄生電容的總和；以及 所述第二節(jié)點的總電容負載包括：所述至少一個存儲單元的寄生電容、所述第二晶體 管和所述第四晶體管的漏極的寄生電容以及所述第一晶體管和所述第三晶體管的柵極的 寄生電容的總和。
10. -種設(shè)計存儲器件的方法，通過至少一個處理器執(zhí)行所述方法并且所述方法包 括： 確定非對稱讀出放大器的第一節(jié)點的總電容負載； 確定所述非對稱讀出放大器的第二節(jié)點的總電容負載，所述非對稱讀出放大器在所述 第一節(jié)點和所述第二節(jié)點處具有互補邏輯狀態(tài)；以及 基于所述第一節(jié)點的被確定的總電容負載與所述第二節(jié)點的被確定的總電容負載的 比率，配置所述非對稱讀出放大器的第一電路和第二電路中的至少一個，所述第一電路與 所述第一節(jié)點相關(guān)聯(lián)，所述第二電路與所述第二節(jié)點相關(guān)聯(lián)。
【文檔編號】G11C7/06GK104050994SQ201310241750
【公開日】2014年9月17日 申請日期:2013年6月18日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】楊榮平, 黃家恩, 吳福安, 邱志杰, 李政宏 申請人:臺灣積體電路制造股份有限公司