本文描述的各種電路實(shí)施例通常涉及存儲器架構(gòu)以及用于訪問存儲器架構(gòu)的方法，并且更具體地涉及在靜態(tài)隨機(jī)存取存儲器(SRAM)中實(shí)現(xiàn)基本同步的讀和寫功能的方法和電路架構(gòu)。

背景技術(shù)：
在單個時鐘周期內(nèi)采用讀和寫功能訪問存儲器一直為用戶所需。過去，這一需求是通過在一個時鐘周期內(nèi)依次使用時鐘上升沿和下降沿來實(shí)現(xiàn)。該方式被稱為“雙端口功能”。它使得兩倍于單端口存儲器的周期時間得以實(shí)現(xiàn)。然而，隨著日益漸小拓?fù)浣Y(jié)構(gòu)所帶來的時序錯配和較低工作電壓會對雙端口功能模式的工作性能造成限制。采用異步功能是通過提供可用的異步內(nèi)存信號而容許在給定時鐘周期內(nèi)具有雙端口功能。在嵌入式處理器電路所包括的存儲器中可以見到這方面的示例，例如構(gòu)造于高性能RAM結(jié)構(gòu)周圍的編譯器。引入雙沿法至少有助于克服一些性能限制。然而不考慮外部時鐘的話，異步特性能夠以最快的速度為存儲器設(shè)定時鐘。因此，存儲器容易發(fā)生時序錯配。這往往會導(dǎo)致電路制造中的產(chǎn)量損失。一種使用28nm技術(shù)研發(fā)的8個晶體管(8T)位單元至少已經(jīng)能解決對于一些強(qiáng)大的，高性能的，雙端口和單端口RAM的需求。該8T位單元考慮到了單端口和雙端口兩種內(nèi)存拓?fù)涞墓δ堋＿@樣就有條件設(shè)計(jì)一種具有在寫操作之后進(jìn)行讀操作功能的雙端口結(jié)構(gòu)。雖然雙端口結(jié)構(gòu)有助于改善性能局限性，但是它仍然不能實(shí)現(xiàn)在相同位單元的同步讀寫操作。當(dāng)訪問存儲陣列中的相同行時，還存在能導(dǎo)致功能故障的潛在問題?，F(xiàn)在參照圖1，顯示了一種現(xiàn)有設(shè)計(jì)的8T位單元10的電路簡圖。當(dāng)然，可以理解，8T位單元10只是存儲陣列上多數(shù)位單元中的一個。位單元按行列排布，而且可以使用適當(dāng)?shù)男辛械刂沸盘柤捌湎嚓P(guān)的邏輯電路，對每個位單元分別進(jìn)行尋址。通常，位單元被排列為預(yù)定數(shù)目的位單元可以被同時尋址，例如，從而以預(yù)定的量存儲和傳遞信息，諸如字節(jié)、字，或者類似物。該8T位單元10中的6個晶體管用于寫操作，而2個晶體管用于高性能讀操作。該8T單元具有交叉耦連的反相器12和14，它們通過訪問或通柵晶體管20和22分別連接到寫位線16和18(WBIT和)。反相器12具有連接于VCC和地之間的PMOS晶體管24和NMOS晶體管26，并且反相器14同樣具有連接于VCC和地之間的PMOS晶體管28和NMOS晶體管30。反相器12的PMOS晶體管24和NMOS晶體管26的柵極都連接在反相器14的PMOS晶體管24和NMOS晶體管26之間。同樣，反相器14的PMOS晶體管28和NMOS晶體管30的柵極也都連接于反相器12的PMOS晶體管24和NMOS晶體管26之間。由虛線圈32所包圍的電路實(shí)質(zhì)上是個6T位單元(不包括被指定為寫位線16和18的線，其在6T運(yùn)行模式下也可用于讀功能)。在8T位單元中顯示的NMOS晶體管34和36的堆棧37被連接到反相器14的PMOS晶體管24和NMOS晶體管26間的節(jié)點(diǎn)與讀位輸出線38(RBIT)之間。在操作中，讀地址信號(AR/EZR)被施加到讀地址線40上，并且同步于讀地址鎖存/時鐘電路44的線42上的時鐘信號。讀控制信號產(chǎn)生于讀字線46(RWL)上。同樣的，一個寫地址信號(AW/EZW)被施加于寫地址線48上，并且同步于寫地址鎖存/時鐘電路50的線42上的時鐘信號。寫控制信號產(chǎn)生于寫字線52(WWL)。來自數(shù)據(jù)輸入線54的要被寫入存儲單元10中的數(shù)據(jù)，經(jīng)由數(shù)據(jù)鎖存/解碼邏輯電路56，被施加到寫位線16和18上。將從電路中讀取的輸出在線38上通過檢測邏輯和輸出驅(qū)動電路58被檢測，且被傳遞給輸出線60。8T位單元10在作為拓?fù)涞南嗤軜?gòu)環(huán)境下執(zhí)行讀寫操作，且在該拓?fù)浣Y(jié)構(gòu)中能夠執(zhí)行雙端口操作。在時鐘的正相，分別根據(jù)位于讀地址線40和寫地址線52上的讀地址(AW/EZR)和寫地址(AR/EZR)的信號值，來激活并行的寫字線和讀字線。因此，其上具有雙字線的陣列中的位單元能夠被選擇性地尋址，從而允許將來自數(shù)據(jù)鎖存/解碼邏輯電路56的數(shù)據(jù)寫入位單元10，而且允許經(jīng)由晶體管堆棧37內(nèi)的NMOS晶體管34和36所提供的信號結(jié)束檢測機(jī)制來讀取位單元10的內(nèi)部值。包括讀地址鎖存/時鐘電路44，寫地址鎖存/時鐘電路50，數(shù)據(jù)鎖存/解碼邏輯56，以及檢測邏輯和輸出驅(qū)動器60的外圍邏輯電路被設(shè)計(jì)，以使得位單元10能夠執(zhí)行并行操作，從而使位單元10能夠提供高性能讀寫操作。對所述類型的8T單元進(jìn)行讀取和寫入時存在多種情形。當(dāng)讀和寫地址不同時，讀字線和寫字線指向存儲陣列的不同位單元。在這種情況下，并行的讀和寫操作可以同時被順利執(zhí)行。然而，當(dāng)讀和寫地址相同時，讀和寫字線二者都指向相同個存儲位單元。對于這種結(jié)構(gòu)就不能保證讀操作的順利執(zhí)行。最后，當(dāng)讀和寫地址指向陣列中的相同行、但不同列時，就會發(fā)生潛在的功能性故障。在讀和寫地址指向相同的存儲位單元的情況下，存在兩種可能情形。第一，如果向該位單元的寫操作發(fā)生于讀操作之前，那么就能夠從該位單元中讀取新的數(shù)據(jù)。第二，如果讀操作發(fā)生于向該位單元寫入新數(shù)據(jù)之前，那么從該位單元讀取的將是舊數(shù)據(jù)。這個特定順序是不可預(yù)知的。而且，由于位單元中晶體管的不匹配以及低工作電壓的敏感性，該不可預(yù)知性會變得更糟。此外，當(dāng)訪問位單元的相同列時，可能會發(fā)生潛在的功能性障礙或者強(qiáng)漏電電流。如果相同存儲列的讀字線46和寫字線52都開啟，并且節(jié)點(diǎn)31上的內(nèi)部電壓‘Q’處于低電位，即Q＝“0“，那么寫位線18會通過NMOS晶體管22和30進(jìn)行放電。這會使得節(jié)點(diǎn)31的內(nèi)部電壓升至某一電位，例如，大約400mv。這種內(nèi)部電壓的升高可以看作是一些晶體管、尤其是讀晶體管34的升高或局部升高。偽讀電流將位于讀位線38上的電壓放電至中間值，該中間值位于VDD和0.6VDD之間。這能夠使得檢測邏輯和輸出驅(qū)動電路60中的階段翻轉(zhuǎn)，并引發(fā)偽讀操作。此外，讀位線38放電至中間值，這會使下一階段具有強(qiáng)IDDQ電流。它能夠隨著存儲字長而增強(qiáng)，這是由于讀寫位線跨越整個字長。現(xiàn)在參照圖2和圖3，其中顯示了現(xiàn)有技術(shù)中所使用的時鐘功能。如上所述，存儲位單元(或位單元的列)接收位于輸入線40和48上的讀地址AR/EZR和寫地址AW/EZW。時鐘信號在線42被接收。這些信號被施加于內(nèi)部讀地址鎖存/時鐘電路44和寫地址鎖存/時鐘電路50，其在寫內(nèi)部時鐘線WWL52上和讀內(nèi)部時鐘線RWL46上提供內(nèi)部時鐘信號。圖3顯示了各種時鐘信號的波形。在第一時段74，外部時鐘信號70具有一個由低到高的躍遷72，并持續(xù)第一時段74。接著，該時鐘信號具有返回低狀態(tài)的躍遷76，并持續(xù)第二時段78，而且重復(fù)此循環(huán)。同時，當(dāng)位于線40和48上的讀地址信號和寫地址信號對位單元進(jìn)行尋址時，讀地址鎖存/時鐘電路44和寫地址鎖存/時鐘電路50改變讀字線46和寫字線52的狀態(tài)。圖3中的波形80和82分別顯示了讀字線46和寫字線52的狀態(tài)變化。如圖所示，讀字線46和寫字線52的時鐘波形基本上遵循了外部時鐘信號70的波形，該波形在第一時段74具有高位狀態(tài)，且在第二時段78具有低位狀態(tài)。在第一時段74期間，當(dāng)讀信號和寫信號二者都處于高位時，在位單元10上分別同時執(zhí)行讀寫操作。然后，在第二時段78期間，當(dāng)讀信號和寫信號均處于低位時，該讀字線和寫字線為下一個讀操作和寫操作進(jìn)行預(yù)充電。可以看出，使用時序方案執(zhí)行該并行操作，導(dǎo)致了上述詳細(xì)介紹的這些問題。以往，人們解決這些問題是通過將相同個位單元中的讀和寫操作限制為同步來實(shí)現(xiàn)的。我們需要一種用于操作相同內(nèi)容的存儲結(jié)構(gòu)和方法，其能夠?qū)崿F(xiàn)高性能和雙端口功能，能夠在信號時鐘周期內(nèi)在相同位單元上執(zhí)行讀和寫操作，并且具有一個能夠減少錯配且容許低電壓操作的穩(wěn)定結(jié)構(gòu)。

技術(shù)實(shí)現(xiàn)要素：
本文所公開的雙端口存儲結(jié)構(gòu)示例的功能性和穩(wěn)健性都達(dá)到了較高性能，而且該結(jié)構(gòu)示例不需要將讀和寫訪問限制為同步，并且不存在會引發(fā)功能故障的潛在性問題。該結(jié)構(gòu)是通過在時鐘周期的正相部分執(zhí)行讀操作，接著在該時鐘周期的反相部分執(zhí)行寫操作來實(shí)現(xiàn)的。在執(zhí)行讀操作的時候進(jìn)行寫的預(yù)充電，并且在執(zhí)行寫操作的時候進(jìn)行讀預(yù)充電。根據(jù)一個實(shí)施例，公開了一種8T存儲位單元，其適于連接以接收時鐘信號，讀地址信號和寫地址信號。該8T存儲位單元具有讀字線和寫字線。在第一時鐘周期狀態(tài)期間，讀地址鎖存/時鐘電路接收時鐘信號和讀地址信號，并開始讀操作。在第二時鐘周期狀態(tài)期間，寫地址觸發(fā)/時鐘電路接收時鐘信號和寫地址信號，并開始寫操作。在一個實(shí)施例中，反相器接收并反相時鐘信號，然后將反相時鐘信號施加到寫地址觸發(fā)/時鐘電路上。在一個實(shí)施例中，讀地址鎖存/時鐘電路在第二時鐘周期狀態(tài)期...