專利名稱：移位寄存器的制作方法
技術領域：
本發(fā)明是有關于一種移位寄存器，且特別是有關于一種具有多級的移位寄存器，并且每相鄰二級共用一下拉控制電路。
背景技術：
液晶顯示器(IXD)具有一液晶顯示面板，其中液晶顯示面板是由液晶單元與其關連對應的像素所組成。而這些像素的配置排列則是以矩陣的方式，其具有水平與垂直排列的信號線(data lines)與柵線(gate lines)。液晶顯示面板是通過驅動電路來驅動,其中驅動電路包含柵驅動器與信號驅動器。柵驅動器將產生多個連續(xù)柵信號(掃描信號)，并作用于柵線上，以一列一列地方式連續(xù)啟動像素。信號驅動器則產生多個源信號(數據信號)，例如，連續(xù)地對圖像信號進行取樣，并同時適用于信號線，且與柵信號相關，其中柵信號作用于柵線以調整液晶顯示面板上的液晶單元的狀態(tài)，故將得以控制透光度，從而顯示畫面于液晶顯示器上。因此，于這樣的驅動電路中，移位寄存器是用于柵驅動器，以產生多個柵信號，進而連續(xù)驅動柵線。欲降低制造成本，目前于移位寄存器與柵驅動器的整合上，已有一些成果來達成的。例如，將移位寄存器與柵驅動器整合制造于液晶顯示面板的玻璃基材上，換言的，即通過使用非晶硅(a-Si)薄膜晶體管(TFTs)，且/或低溫多晶硅(LTPS)薄膜晶體管，來達成柵極驅動芯片整合于液晶面板(GOA)的配置。一般而言，移位寄存器具有多級，而其設計是使于實施過程中，部分薄膜晶體管將啟動一段時間，以達到放電目的。另外，通常也提供兩個或兩個以上的時序信號，至此種移位寄存器上，以自一級的輸入信號平移其對應的輸出信號，其中此輸入信號為前級的輸出信號。因此將產生多個連續(xù)移位輸出信號。當這兩個或兩個以上的時序信號具有相同的高頻時，將會于實施操作過程中，頻繁地啟動移位寄存器上的部分薄膜晶體管。然而，若電壓連續(xù)或頻繁地實施于，由非晶硅(a-Si)或低溫多晶硅(LTPS)材質所組成的薄膜晶體管上，于一段時間后，薄膜晶體管的特性將因其應力作用而產生退化，進而導致薄膜晶體管無法正常運作，使降低移位寄存器的可靠度。因此，若欲使移位寄存器可以確實正常地運作，可通過實施多個下拉電路以降低其所產生的應力，然而，這將使得液晶顯示器中的液晶顯示面板設計，變得相對繁雜許多。因而，迄今為止，本領域技術人員無不窮其努力找尋其解決的道，以改善上述的問
題癥結。

發(fā)明內容
依照本發(fā)明一實施例，一種移位寄存器，包含多級，{Sn}，n=l，2，...，N，NS—E-數。依照本發(fā)明一實施例，每級包含一上拉電路、一上拉控制電路、一下拉電路、一下拉控制電路與一關鍵下拉電路。其中，上拉電路具有一輸入端，用以接收一第一時序信號CKl或一第二時序信號XCK1, —輸出端用以響應輸出一輸出信號On,與一輸入節(jié)點Qn。上拉控制電路電性耦接于上拉電路的輸入節(jié)點Qn并配置以當接收一第一信號時，上拉控制電路將響應產生一信號，提供至上拉電路的輸入節(jié)點Qn，進而開啟上拉電路。下拉電路電性耦接上拉電路的輸入節(jié)點Qn并配置以提供一第一電壓至輸入節(jié)點Qn與上拉電路的輸出端其中之一。下拉控制電路配置以接收一第三信號CK2與一第四信號XCK2其中之一，并響應產生第一電壓，使開啟Sn級的下拉電路與Slri級和Sn+1級其中之一的下拉電路。而關鍵下拉電路則配置以接收第二輸入信號。其中第一信號相對應于第n-1級Slri的輸出信號On+并且其中第二輸入信號相對應于第n+1級Sn+1的輸出信號On+1。依照本發(fā)明另一實施例，一種移位寄存器，包含多級，{Sn}，n=l，2，...，N，N為一正整數。依照本發(fā)明一實施例。每級包含一上拉電路、一上拉控制電路、一第一下拉電路、一第二下拉電路、一第三下拉電路與一第四下拉電路。其中，上拉電路具有一輸入端，用以接收一相對應的時序信號Cn, —輸出端用以響應輸出一輸出信號On,與一輸入節(jié)點Qn介于輸入端與輸出端之間。上拉控制電路電性耦接于上拉電路的輸入節(jié)點Qn，并配置用以當接收一第一輸入信號時，上拉控制電路將響應產生與第一信號相同的信號，并提供至上拉電路的輸入節(jié)點Qn，進而開啟上拉電路。第一下拉電路電性耦接輸入節(jié)點Qn與上拉電路的輸出端，并且配置以接收下拉信號Kn。第二下拉電路電性耦接輸入端Qn與上拉電路的輸出端，并且配置以接收第二輸入信號。第三下拉電路電性耦接輸入端Qn與上拉電路的輸出端，并且配置以接收第三輸入信號。第四下拉電路配置以接收第四輸入信號與響應產生下拉信號Kn,分別提供至第n級Sn的第一下拉電路、第n-1級Slri的第二下拉電路和第n+1級Sn+1的第二下拉電路。依據上述實施例，不僅能簡化移位寄存器的電路設計，并將確切地使其正常運作，進而改善與提升移位寄存器的可靠度。


為讓本發(fā)明的上述和其他目的、特征、優(yōu)點與實施例能更明顯易懂，所附附圖的說明如下:圖1是繪示依照本發(fā)明的一實施例的移位寄存器；圖2是繪示依照本發(fā)明另一實施例的一種移相寄存器；圖3是繪示依照本發(fā)明一實施例的一種移相寄存器的柵極驅動芯片整合于液晶面板結構；圖4是繪示移向寄存器的相鄰二級的電路圖；圖5是繪不圖4中的移向寄存器的各輸入與輸出信號時序圖；圖6是繪示根據本發(fā)明另一實施例的一種柵極驅動芯片整合于液晶面板結構；圖7是繪示移向寄存器的相鄰二級的電路圖；圖8是繪示根據本發(fā)明另一實施例的一移向寄存器的柵極驅動芯片整合于液晶面板結構；圖9是繪示移向寄存器的相鄰二級的電路圖；圖10是繪示圖9中的移向寄存器的各輸入與輸出信號時序圖；圖11是繪示依照本發(fā)明一實施例的一種移位寄存器；圖12是繪示依照本發(fā)明一實施例的一種移位寄存器的相鄰二級的電路圖13是繪示圖12中的移向寄存器的各輸入與輸出信號時序圖；圖14是繪示根據本發(fā)明一實施例的寄存器的電路圖；圖15是繪示依照本發(fā)明一實施例的一種移位寄存器的相鄰二級的電路圖；圖16是繪示依照本發(fā)明一實施例的一種移位寄存器；圖17是繪示依照本發(fā)明另一實施例的一種移位寄存器的相鄰二級的電路圖；圖18是繪示圖17中的移向寄存器的各輸入與輸出信號時序圖；圖19是繪示依照本發(fā)明一實施例的一種移位寄存器；圖20依照本發(fā)明另一實施例的一種移位寄存器的相鄰_二級的電路圖。附圖標號100:移位寄存器111:第一時序信號線112:第二時序信號線113:第三時序信號線114:第四時序信號線115:參考線200:移位寄存器300:移位寄存器310:上拉電路320:上拉控制電路330:第一下拉電路340:第一下拉控制電路350:第二下拉電路360:關鍵下拉電路380:第一列390:第二列400:移位寄存器500:移位寄存器510a:上拉電路510b:上拉電路
520a:上拉控制電路520b:上拉控制電路530a:下拉電路530b:下拉電路530c:下拉電路530d:下拉電路540a:下拉控制電路540b:下拉控制電路560a:關鍵下拉電路560b:關鍵下拉電路
600:移位寄存器700:移位寄存器710:上拉電路720:上拉控制電路730:第一下拉電路740:第一下拉控制電路750:第二下拉電路760:第三下拉電路800:移位寄存器810:上拉電路900:移位寄存器1000:移位寄存器1010:上拉電路1020:上拉控制電路1100:移位寄存器1200:移位寄存器1300:移位寄存器
具體實施例方式下列揭露提供幾種不同的實施例，以實行本發(fā)明的各種不同特征。下列范例中，所描述的組成與配置，皆是用來簡化本揭露。當然，范例中的組成與配置僅為示范，在實際運用時，并不受限于這些示范。此外，本揭露可能在不同的范例中，重復引用相同的參考數字和/或字母。而為了使本發(fā)明的敘述更加詳盡與完備，可參照所附的附圖及以下所述各種實施例，附圖中相同的號碼代表相同或相似的元件。請參照圖1，如圖所示是根據本發(fā)明的一實施例的移位寄存器100。移位寄存器包含第一時序信號線111用以提供第一時序信號CK1、第二時序信號線112用以提供第二時序信號XCKl、第三時序信號線113用以提供第三時序信號CK2、第四時序信號線114用以提供第四時序信號XCK2與參考線115用以提供供給電壓VSS。于一實施例中，第一時序信號、第二時序信號、第三時序信號與第四時序信號皆分別具有一頻率及一相位，其中第一信號的頻率與第二信號的頻率于大致上相同，而第一信號的相位與第二信號的相位則于大致上相反，并且第三信號的頻率與第四信號的頻率于大致上相同，該第三信號的相位與第四信號的相位則于大致上相反。于一實施例中，第一時序信號的頻率高于第三時序信號的頻率。移位寄存器100，包含多級出丄11=1，2，...』^為一正整數。每級包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第七輸入端IN7與一第八輸入端IN8。其中第一輸入端INl,用以接收一第一時序信號CKl與一第二時 序信號XCKl中的一信號。第二輸入端IN2,用以當第一輸入端接收第一時序信號CKl時，接收一第三時序信號CK2,而當第一輸入端接收第二時序信號XCKl時，接收一第四時序信號XCK2。第三輸入端IN3，則用以接收一供應電壓VSS。每一級Sn包含第一輸出端OUTl與一第二輸出端0UT2,其中第一輸出端0UT1,用以輸出一輸出信號On,而第二輸出端0UT2,用以輸出一下拉信號kn。多級{SJ串行電性耦接。如圖1所示，第n級Sn中的第四輸入端IN4電性耦接第n-1級Slri的第二輸出端0UT2，用以從中接收相對應的下拉輸出信號Klri，或電性耦接第n+1級Sn+1，用以從中接收相對應的下拉輸出信號Kn+1。第n級Sn中的第五輸入端IN5電性耦接第n-1級Slri的第一輸出端0UT1，用以從中接收相對應的輸出信號0n_lt)第n級Sn中的第六輸入端IN6電性耦接第n+1級Sn+1的第一輸出端OUTl，用以從中接收相對應的輸出信號0n+1。第n級Sn中的第七輸入端IN7電性耦接第n+2級Sn+2的第一輸出端OUTl，用以從中接收相對應的輸出信號0n+2。第n級Sn中的第八輸入端IN8電性耦接該第n-2級Sn_2的第一輸出端0UT1，用以從中接收相對應的輸出信號0n_2。請參照圖2，圖2是依照本發(fā)明另一實施例的一種移相寄存器200。移相寄存器200具有與移相寄存器100相同的設計，除了第n級Sn中的第四輸入端IN4電性耦接第n-1級Slri的第二輸出端0UT2，用以從中接收相對應的下拉輸出信號U。請參照圖3，圖3是依照本發(fā)明一實施例的一種移相寄存器300的柵極驅動芯片整合于液晶面板結構。移相寄存器300具有多級{Sn}，分別沉積或型成于玻璃基材上。而圖3僅繪示4級Sn、Sn+1、Sn+2與Sn+3。每級具有一上拉控制電路320與一上拉電路310形成于玻璃基材的第一列380上，其中上拉電路310鄰接上拉控制電路320。每級更具有一第一下拉控制電路340、一第一下拉電路330、一第二下拉電路350與一關鍵下拉電路360依次形成于第二列390，其中第二列390鄰接第一列380。由于第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第一時序信號XCKl為一級的輸入信號，所以第一下拉電路340可為一 CK下拉控制電路或一 XCK下拉電路；第二下拉電路350可為一 XCK下拉控制電路或一 CK下拉電路。例如，若第一時序信號CKl與第三時序信號CK2分別為一級的第一輸入信號NI與第二輸入信號N2,又例如,于Sn級中，第一下拉控制電路340、第一下拉電路330與第二下拉電路350分別對應于一 CK下拉控制電路、一 CK下拉電路與一 XCK下拉控制電路。若第二時序信號XCKl與第四時序信號XCK2分別為一級的第一輸入信號NI與第二輸入信號N2，又例如，于Sn+1級中，第一下拉控制電路340、第一下拉電路330與第二下拉電路350分別對應于一 XCK下拉控制電路、一XCK下拉電路與一 CK下拉控制電路。對于此上述此種設計方式，單一下拉控制電路340是用以控制Sn級的第一上拉電路與Slri級的上拉電路。請參照圖4，其是繪示移向寄存器300的相鄰二級Sn與Sn+1的電路圖。每級包含一第一輸入端IN1、一第二輸入端IN2、一第三輸入端IN3、一第四輸入端IN4、一第五輸入端IN5、一第六輸入端IN6、一第一輸出端OUTl與一第二輸出端0UT2。其中第一輸入端INl,用以接收一第一時序信號CKl與一第二時序信號XCKl中的一信號。第二輸入端IN2,用以當第一輸入端接收第一時序信號CKl時，接收一第三時序信號CK2，而當第一輸入端接收第二時序信號XCKl時，接收一第四時序信號XCK2。第三輸入端IN3，則用以接收一供應電壓VSS。第五輸入端IN5用以接收一第五信號,而第六輸入端IN6用以接收一第六信號。第一輸出端OUTl與第二輸出端0UT2,則分別用以輸出一輸出信號On與一下拉信號kn。
每級Sn包含一上拉電路310、一上拉控制電路320、一第一下拉電路330、一第一下拉控制電路340、一第二下拉電路350與一第三下拉電路360。其中上拉電路電性耦接于第一輸入端INl與第一輸出端OUTl之間。上拉控制電路320電性稱接于第五輸入端IN5與上拉電路310之間。第一下拉電路330電性耦接上拉電路310。第一下拉控制電路340電性耦接第二輸入端IN2、第二輸出端0UT2與第一下拉電路330。第二下拉電路350電性耦接第四輸入端IN4、第一下拉控制電路340與上拉電路310。而第三下拉電路360則電性耦接第八輸入端IN8、第二下拉電路350與上拉電路310。如圖3所示，第四輸入信號相對應于第n+1級Sn+1的下拉輸出信號Kn+1,而第五信號相對應于第n-1級Slri的輸出信號Olri,第六信號則相對應于第n+1級Sn+1的輸出信號0n+1。具體而言,上拉控制電路320包含一第一晶體管Tl具有一柵極電性稱接第五輸入端IN5，用以接收第n-1級Slri的輸出信號Olr1、一源極電性耦接柵極與一漏極電性耦接一節(jié)點Q。上拉電路310包含一第二晶體管T2具有一柵極電性耦接一節(jié)點Q、一源極電性耦接第一輸入端INl,用以接收第一時序信號CKl或第二時序信號XCKl、與一漏極電性稱接第一輸出端0UT1，用以輸出一級輸出信號On，來相對應于源極所接收的第一時序信號CKl或第二時序信號XCKl。此外，上拉電路310還包含兩個串接電容，電性耦接于第二晶體管T2的源極與漏極之間。第一下拉控制電路340包含第四晶體管T4與第八晶體管T8。其中，第四晶體管T4具有一柵極電性耦接第二輸入端IN2，用以當第二晶體管T2的源極接收第一時序信號CKl時，接收第三時序信號CK2，而當第二晶體管T2的源極接收第二時序信號XCKl時，則接收第四時序信號XCK2、一源極電性耦接柵極與一漏極電性耦接第二輸出端0UT2，用以輸出下拉信號kn至Sn或Sn+1級的第二下拉電路350。第一下拉控制電路340還包含一第八晶體管T8具有一柵極電性耦接至節(jié)點Q，其中節(jié)點Q電性耦接上拉電路310的第二晶體管T2的柵極、一源極電性耦接第四晶體管T4的源極與一漏極配置以接收供應電壓VSS。第一下拉電路33 0包含第六晶體管T6與第七晶體管17。其中，第六晶體管T6具有一柵極電性耦接第一下拉控制電路340的第四晶體管T4的漏極、一源極電性耦接節(jié)點Q或上拉電路310的第二晶體管T2的柵極與一漏極電性耦接上拉電路310的第二晶體管T2的漏極，其中上拉電路310的第二晶體管T2的漏極電性耦接至第一輸出0UT1。第七晶體管T7具有一柵極電性耦接第一下拉控制電路340的第四晶體管T4的漏極、一源極電性耦接上拉電路310的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。第二下拉電路350包含一第九晶體管T9、一第十晶體管TlO與一第i^一晶體管Tl I。其中，第九晶體管T9具有一柵極電性耦接第四輸入端IN4，用以接收第n+1級Sn+1的下拉信號Kn+1或第n-1級Slri的下拉信號Klr1、一源極電性耦接上拉電路310的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。第十晶體管TlO具有一柵極電性耦接第四輸入端IN4，用以接收第n+1級Sn+1的下拉信號Kn+1或第n-1級Slri的下拉信號Klr1、一源極電性耦接節(jié)點Q或上拉電路310的第二晶體管T2的柵極與一漏極電性耦接上拉電路310的第二晶體管T2的漏極。而第十一晶體管Tll則具有一柵極電性耦接上拉電路310的第二晶體管T2的柵極、一源極電性耦接第四輸入端IN4與一漏極配置以接收供應電壓VSS。第三下拉電路360包含一第十二晶體管T12與一第十三晶體管T13。其中，第十二晶體管T12具有一柵極電性耦接第六輸入端IN6，用以接收第n+1級Sn+1的輸出信號On+1、一源極電性耦接節(jié)點Q或上拉電路310的第二晶體管T2的柵極與一漏極置以接收供應電壓VSS。而第十三晶體管T13具有一柵極電性耦接第六輸入端IN6或接收第n+1級Sn+1的輸出信號On+1、一源極電性耦接上拉電路310的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。此外,每級Sn還包含一第七輸入端IN7,用以接收一第七輸入信號、一第八輸入端IN8,用以接收一第八輸入信號、一第三晶體管T3與一第五晶體管T5。其中，第七輸入信號相對應于第n+2級Sn+2的輸出信號0n+2,而第八輸入信號則相對應于第n-2級Sn_2的輸出信號0n_2。第三晶體管T3具有一柵極電性耦接第七輸入端IN7、一源極配置以接收供應電壓VSS與一漏極電性耦接上拉控制電路320的第一晶體管Tl的漏極。而第五晶體管T5則具有一柵極電性耦接第八輸入端IN8、一源極配置以接收供應電壓VSS與一漏極電性耦接上拉控制電路320的第一晶體管Tl的漏極。當第一時序信號CKl與第二時序信號XCKl分別為第一輸入端NI與第二輸入端N2的輸入信號時，第一下拉控制電路340、第一下拉電路330、第二下拉電路350與第三下拉電路360分別對應于如圖3所示的XCK下拉控制電路、XCK下拉電路、CK下拉電路與關鍵下拉電路。請參照圖5，其是繪示圖4中的移向寄存器的各輸入與輸出信號時序圖。第一時序信號CK1、第二時序信號XCK1、第三時序信號CK2與第四時序信號XCK2皆為輸入信號。而第一時序信號CKl、第二時序信號XCKl、第三時序信號CK2與第四時序信號XCK2皆具有一頻率及一相位特性。其中第一信號CKl的頻率與第二信號XCKl的頻率于大致上相同，而第一信號CKl的相位與第二信號XCKl的相位則于大致上相反，并且第三信號CK2的頻率與第四信號XCK2的頻率于大致上相同，該第三信號CK2的相位與第四信號XCK2的相位則于大致上相反。于一實施例中，第一時序信號CKl的頻率高于第三時序信號CK2的頻率。信號On與Olri分別為Sn級與Slri級的輸出信號，對應于Sn級與Slri級所接收的輸入信號。信號Kl為Slri級或Sn+1級的輸出端0UT2所輸出的下拉信號。信號Qn與Qn+1分別為Sn級或Sn+1級的節(jié)點Q上的電壓值。請參照圖6，其是繪示根據本發(fā)明另一實施例的一種柵極驅動芯片整合于液晶面板結構。移向寄存器400的通用開放式電路結構與圖3所示的通用開放式電路結構相同，除了 一單一 CK/XCK上拉控制電路是用于控制Sn級的CK/XCK上拉電路與Sn+1級的一 XCK/CK上拉電路。請參照圖7，其是繪示移向寄存器400的二相鄰Sn級與Sn+1級的電路圖。此電路圖與圖4所示的移向寄存器300相同，除了第四輸入信號是對應于n-1級Slri的下拉信號
Kn-1。請參照圖8，其是繪示根據本發(fā)明另一實施例的一移向寄存器500的柵極驅動芯片整合于液晶面板結構。請參照圖9，其是繪示移向寄存器500的一對相鄰Sn級與Sn+1級的電路圖。此對相鄰Sn級與Sn+1級包含上拉電路510a與510b、上拉控制電路520a與520b、下拉控制電路540a與540b、下拉電路530a、530b、530c與530d和關鍵下拉電路560a與560b。更具體而言，上拉電路510a包含一第一晶體管Tl具有一柵極電性耦接節(jié)點Qn、一源極電性耦接輸入端，用以接收第一時序信號CKl與一漏極電性耦接輸出端，用以輸出輸出信號On。上拉電路510b包含一第一晶體管T2具有一柵極電性稱接節(jié)點Qn+1、一源極電性耦接輸入端，用以接收第二時序信號XCKl與一漏極電性耦接輸出端，用以輸出輸出信號On+i。上拉控制電路520a包含一第三晶體管T3與一第四晶體管T4。第三晶體管T3具有一柵極、一源極電性耦接Slri級的輸入端，用以從中接收輸出信號Olr1、與一漏極電性耦接輸入節(jié)點Qn或上拉電路510a的柵極。第四晶體管T4具有一柵極電性耦接Slri級的輸入節(jié)點Qlr1、一源極配置以接收第二時序信號XCKl與一漏極電性耦接第三晶體管T3的柵極。上拉控制電路520b包含一第五晶體管T5與一第六晶體管T6。第五晶體管T5具有一柵極、一源極電性耦接Sn級的輸入端，用以從中接收輸出信號On、與一漏極電性耦接輸入節(jié)點Qn+1或上拉電路510b的柵極。第六晶體管T6具有一柵極電性耦接Sn級的輸入節(jié)點Qn、一源極配置以接收第一時序信號CKl與一漏極電性耦接第五晶體管T5的柵極。下拉控制電路540a包含一第七晶體管17、一第八晶體管T8與一第九晶體管T9。其中，第七晶體管17具有一柵極配置以接收第三時序信號CK2、一源極電性耦接至柵極與一漏極電應耦接一節(jié)點K。第八晶體管T8具有一柵極電性耦接輸入節(jié)點Qn或第n+1級Slrt的上拉電路510b的第二晶體管的T2柵極、一源極電性耦接節(jié)點K與一漏極配置以接收一供應電壓VSS。第九晶體管T9具有一柵極電性耦接輸入節(jié)點Qn、一源極電性耦接節(jié)點K與一漏極配置以接收供應電壓VSS。下拉控制電路540b包含一第十晶體管T10、一第十一晶體管Tll與一第十二晶體管T12。其中，第十晶體管TlO具有一柵極配置以接收第四時序信號XCK2、一源極電性耦接至柵極與一漏極電應耦接一節(jié)點P。第十一晶體管Tll具有一柵極電性耦接輸入節(jié)點Qn+1或第n+1級Sn+1的上拉電路510b的第二晶體管T2的柵極、一源極電性耦接節(jié)點P與一漏極配置以接收一供應電壓VSS。第十二晶體管T12具有一柵極電性耦接輸入節(jié)點Qn或第n級Sn的上拉電路510a的第一晶體管Tl的柵極、一源極電性耦接節(jié)點P與一漏極配置以接收供應電壓VSS。下拉電路530a包含一第十三晶體管T13與一第十四晶體管T14。其中，第十三晶體管T13具有一柵電性耦接下拉控制電路540a的節(jié)點K、一源極電性耦接輸入節(jié)點Qn與一漏極配置以接收供應電壓VSS。而第十四晶體管T14具有一柵極電性耦接下拉控制電路540a的節(jié)點K、一源極電性耦接上拉電路510a的輸出端與一漏極配置以接收供應電壓VSS。下拉電路530b包含一第十五晶體管T15與一第十六晶體管T16。其中，第十五晶體管T15具有一柵電性耦接下拉控制電路540a的節(jié)點K、一源極電性耦接輸入節(jié)點Qn+1與一漏極配置以接收供應電壓VSS。而第十六晶體管T16具有一柵極電性耦接下拉控制電路540a的節(jié)點K、一源極電性耦接上拉電路510b的輸出端與一漏極配置以接收供應電壓VSS。下拉電路530c包含一第十七晶體管T17與一第十八晶體管T18。其中，第十七晶體管T17具有一柵電性耦接下拉控制電路540b的節(jié)點P、一源極電性耦接Sn級的輸入節(jié)點Qn與一漏極。而第十八晶體管T18具有一柵極電性耦接下拉控制電路540b的節(jié)點P、一源極電性耦接Sn+1級的輸入節(jié)點或從中接收輸出信號0n+1與一漏極電性耦接第十七晶體管T17的漏極。下拉電路530d包含一第十九晶體管T19與一第二十晶體管T20。其中，第十九晶體管T19具有一柵電性耦接下拉控制電路540b的節(jié)點P、一源極電性耦接Sn級的輸入節(jié)點Qn與一漏極配置以接收供應電壓VSS。而第二十晶體管T20具有一柵極電性耦接下拉控制電路540b的節(jié)點P、一源極電性耦接Sn+1級的輸出節(jié)點或從中接收輸出信號On+1與一漏極配置以接收供應電壓VSS。關鍵下拉電路560a包含一第二i^一晶體管T21與一第二十二晶體管T22。其中，第二十一晶體管T21具有一柵極電性耦接第n+1級Sn+1的輸出端，用以從中接收輸出信號0n+1、一源極電性耦接Sn級的輸入節(jié)點仏與一漏極配置以接收供應電壓VSS。而第二十二晶體管T22則具有一柵極電性耦接第n+1級Sn+1的輸出端，用以從中接收輸出信號0n+1、一源極電性耦接上拉電路510a的輸出端，用以從中接收輸出信號On與一漏極配置以接收供應電壓VSS。關鍵下拉電路560b包含一第二十三晶體管T23與一第二十四晶體管T24。其中，第二十三晶體管T23具有一柵極電性耦接Sn+2級的輸出端，用以從中接收輸出信號0n+2、一源極電性耦接下拉電路530b的第十六晶體管T16的柵極與一漏極配置以接收供應電壓VSS。而第二十四晶體管T24則具有一柵極電性耦接第n+2級Sn+2的輸出端，用以從中接收輸出信號0n+2、一源極電性耦接Sn+1級的輸出端，用以從中接收輸出信號0n+1與一漏極配置以接收供應電壓VSS。此外，Sn級 還包含一第二十五晶體管T25與一第二十六晶體管T26。其中，第二十五晶體管T25具有一柵極配置以接收第n-2級Sn_2的輸出信號0n_2、一源極配置以接收供應電壓VSS與一漏極電性耦接輸入節(jié)點Qn或上拉電路510a的第一晶體管Tl的柵極。而第二十六晶體管T26具有一柵極配置以接收第n+2級Sn+2的輸出信號0n+2、一源極配置以接收供應電壓VSS與一漏極電性耦接輸入節(jié)點Qn或上拉電路510a的第一晶體管Tl的柵極。Sn+1級還包含一第二十七晶體管T27與一第二十八晶體管T28。其中，第二十七晶體管T27具有一柵極配置以接收第n+3級Sn+3的輸出信號0n+3、一源極配置以接收供應電壓VSS與一漏極電性耦接輸入節(jié)點Qn+1或上拉電路510b的第二晶體管T2的柵極。而第二十八晶體管T28具有一柵極配置以接收第n-1級Slri的輸出信號Olr1、一源極配置以接收供應電壓VSS與一漏極電性耦接輸入節(jié)點Qn+1或上拉電路510b的第二晶體管T2的柵極。請參照圖10，其是繪示圖9中的移向寄存器的各輸入與輸出信號時序圖。第一時序信號CKl、第二時序信號XCKl、第三時序信號CK2與第四時序信號XCK2皆為輸入信號。信號On與Olri分別為Sn級與Slri級的輸出信號，對應于Sn級與Slri級所接收的輸入信號。信號K與P分別為于節(jié)點K與P的電壓值。而信號Qn與Qn+1分別為Sn級或Sn+1級的節(jié)點上的電壓值。請參照圖11，圖11是繪示依照本發(fā)明一實施例的一種移位寄存器600。移位寄存器600包含多級{Sn}，n=l，2，...，N，N為大于I的正整數。而這些多級{SJ相互串行電性耦接。圖11僅顯示移位寄存器600的第一級S1至第四級S4。其中，每一級51、32、&與54皆配置以接收相對應的時序信號Cl、C2、C3或C4與一供應電壓VDDa或VDDb，并且對應輸出一輸出信號Op O2> O3或04。再者,每一級Sn也配置以接收Slri級的輸出信號Olri與sn+2級的輸出信號0n+2。例如，S2級電性耦接S1級，且S2級是用以分別從中接收輸出信號01與
04。至于第一級S1,—啟始信號ST級應用于此。此外,每一級SpS2、S3或S4也輸出一相對應的下拉信號1、K2、K3或K4,用以提供至下一級。請參照圖12，圖12是繪示依照本發(fā)明一實施例的一種移位寄存器700的第一級S1與第二級S2的電路圖。其中，S1級或S2級各包含一上拉電路710、一拉控制電路720、一第一下拉電路730、一第二下拉電路750、一第三下拉電路760與一第一下拉控制電路740彼此相互間電性耦接。至于S1級,上拉電路710配置以接收一第一時序信號Cl并對應輸出一輸出信號O10上拉控制電路720的配置是用以，當接收啟始信號ST時，上拉控制電路720將產生一信號并傳送至上拉電路710，來開啟上拉電路710。下拉控制電路740的配置是用以接收第一供給電壓信號VDDa并對應產生下拉信號K1,提供至此級的第一下拉電路730與下一級S2的第二下拉電路750。S1級的第三下拉電路760是配置以接收S3級的輸出信號03。至于S2級，上拉電路710配置以接收一第二時序信號C2并對應輸出一輸出信號
02。上拉控制電路720的配置是用以，當接收S1級的輸出信號O1時，上拉控制電路720將產生一信號并傳送至上拉電路710，來開啟上拉電路710。下拉控制電路740的配置是用以接收第一供給電壓信號VDDb并對應產生下拉信號K2，提供至此級的第一下拉電路730與下一級S3的第二下拉電路750。S2級的第二下拉電路750是配置以接收S1級的下拉信號O:。第三下拉電路760是配置以接收S4級的下拉信號04。如圖12所示，至于SJS，更具體而言，上拉控制電路720包含一第一晶體管Tl具有一柵極用以接收起始信號ST、一源極電性耦接柵極與一漏極電性耦接節(jié)點Qp
上拉電路710包含一第二晶體管T2，第二晶體管T2具有一柵極，電性耦接輸入節(jié)點Q、一源極用以接收第一時序信號Cl與一漏極電性耦接至輸出端，以輸出對應于源極所接收的第一時序信號Cl的輸出信號(V此外，上拉電路710還包含兩串接電容，電性耦接于第二晶體管T2的源極與漏極之間。下拉控制電路740包含一第四晶體管T4具有一柵極，用以接收第一供應電壓信號VDDa、一源極電性耦接至柵極與一漏極，用以輸出下拉信號K1，其中下拉信號K1提供至S2級的第二下拉電路750。下拉控制電路740還包含一第八晶體管T8具有一柵極電性耦接至節(jié)點Q1，其中節(jié)點Q1電性耦接上拉電路710的第二晶體管T2的柵極、一源極電性耦接第四晶體管T4的漏極與一極極配置以接收供應電壓VSS。第一上拉電路730包含一第六晶體管T6與一第七晶體管17。第六晶體管T6具有一柵極，電性耦接第一上拉控制電路740的第四晶體管T4的漏極、一源極電性耦接節(jié)點Q1或上拉電路710的第二晶體管T2的柵極與一漏極電性耦接節(jié)點Q1或上拉電路710的第二晶體管T2的漏極。第七晶體管T6具有一柵極，電性耦接第一上拉控制電路740的第四晶體管T4的漏極、一源極電性耦接上拉電路710的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。第二上拉電路750包含一第九晶體管T9、一第十晶體管TlO與一第i^一晶體管TH.第九晶體管T9具有一柵極、一源極電性耦接上拉電路710的第二晶體管T2的漏極與一漏極配置以接收供應電壓VSS。第十晶體管TlO具有一柵極、一源極電性耦接節(jié)點Q1或上拉電路710的第二晶體管T2的柵極與一漏極電性耦接上拉電路710的第二晶體管T2的漏極。第十一晶體管Tll具有一柵極電性耦接上拉電路710的第二晶體管T2的柵極、一源極電性耦接第四輸入端IN4與一漏極配置以接收供應電壓VSS。第三上拉電路760包含一第十二晶體管T12與一第十三晶體管T13。第十二晶體管T12具有一柵極，用以接收S3級的輸出信號O3、一源極電性耦接節(jié)點Q1或上拉電路710的第二晶體管T2的柵極與一漏極配置以接收供應電壓VSS。第十三晶體管T13具有一柵極，用以接收S3級的輸出信號O3、一源極電性耦接上拉電路710的第二晶體管T2的柵極與一漏極配置以接收供應電壓VSS。至于S2級，其電路圖與SJS的電路圖相同，除了上拉控制電路720的第一晶體管Tl的柵極是用以接收S1級的輸出信號Op于S2級中，上拉電路710的第二晶體管T2的源極則配置以接收第二時序信號C2，而第一下拉控制電路740的第四晶體管T4的柵極是配置以接收供給電壓VDDb。第三下拉控制電路760的晶體管T12與T13的柵極是配置以接收S4級的輸出信號04。此外，S1級的第一下拉控制電路740產生下拉信號K1,以提供至S2級的第二下拉控制電路750的晶體管T9與TlO的柵極。請參照圖13，其是繪示圖12中的移向寄存器的各輸入與輸出信號時序圖。啟始信號ST供給至S1級的上拉控制電路720的晶體管Tl的柵極。時序信號Cl、C2、C3與C4則分別供給至S1級、S2級、S3級與S4級的上拉電路710的晶體管T2的源極。時序信號Cl、C2、C3與C4具有相同，而時序信號C1、C2、C3與C4的相位則相互遞移。當第二供應電壓信號VDDb供給至S2級與S4級的第一下拉控 制電路740的晶體管T4的柵極，第一供應電壓信號VDDa供給至S1級與S3級的第一下拉控制電路740的晶體管T4的柵極。第一供應電壓信號VDDa的頻率與第二供應電壓信號VDDb的頻率大致上相同，第一供應電壓信號VDDa的相位與第二供應電壓信號VDDb的相位大致上相異。信號OpOyO3與O4分別為S1級、S2級、S3級與S4級的輸出信號。信號K1與K2為S1或S2級的第一下拉控制電路740所輸出的下拉信號。信號Q1、Q2、Q3與Q4分別為S1級的節(jié)點Qp S2級的節(jié)點Q2、S3級的節(jié)點Q3與S4級的節(jié)點Q4上的電壓。請參照圖14，其根據本發(fā)明一實施例的寄存器的電路圖。如同圖6中的移相寄存器600，移相寄存器800包含多級{SJ，n=l, 2，...，N，N為大于I的正整數，其中這些多級{SJ相互串行電性耦接。每一級S1、S2、S3與S4皆配置以接收相對應的時序信號C1、C2、C3或C4與一供應電壓VDDa或VDDb，并且對應輸出一輸出信號O1、O2、O3或O4。再者，每一級Sn也配置以接收Slri級的輸出信號Olri與Sn+2級的輸出信號On+2。例如，S2級電性耦接S1級，且S2級是用以分別從中接收輸出信號O1與04。至于第一級S1，一啟始信號ST級也應用于此。然而，于移相寄存器800中，每一級S2、S3或S4也輸出一相對應的下拉信號KpK2或K3,用以分別立即反饋至前級。請參照圖15，圖15是繪示依照本發(fā)明一實施例的一種移位寄存器900的第一級S1與第二級S2的電路圖。移位寄存器900的電路與圖12中的移位寄存器900的電路相同，除了第二級S2的第一下拉控制電路所產生的下拉信號K1，提供至第一級S1的第二下拉電路的晶體管T9與TlO的至柵極。由于如此的電路配置，移位寄存器900的輸入信號與輸出信號具有相同時序圖，如圖13。請參照圖16，圖16是依照本發(fā)明一實施例的一種移位寄存器1000。移位寄存器1000包含多級{Sn}，其中這些多級{SJ相互串行電性耦接。圖16中，僅顯示移位寄存器1000中的第一級至第四級S1、S2, S3及S4。每一級S1、S2、S3及S4是配置以接收對應時序信號Cl、C2、C3或C4與一供應電壓VDDa或VDDb，并且對應輸出一輸出信號(^、02、O3或04。再者，每一級Sn也配置以接收Sn_2級的輸出信號On_2 (n=3及4)。例如，S3級電性耦接S1級，且S2級是用以分別從中接收輸出信號Op至于第一級S1與第二級S2，一啟始信號ST級也應用于此。然而，每一級S1、S2> S3或S4也輸出一相對應的下拉信號Kp K2> K3或K4,用以分別立即反饋至前級。請參照圖17，圖17是依照本發(fā)明另一實施例的一種移位寄存器1100的第一級S1與第二級S2的電路圖。移位寄存器1100的電路與圖12中的移位寄存器700的電路相同，除了啟始信號ST分別實施于第一級S1與第二級S2的上拉控制電路的晶體管Tl的柵極。而至于ri=3，4，5，...，及N，其所對應的輸出信號0n_2則分別提供至Sn_2級，其中信號提供至Sn級的上拉控制電路的晶體管Tl的柵極。請參照圖18，其是繪示圖17中的移向寄存器1100的各輸入與輸出信號時序圖。啟始信號ST供給至S1級的上拉控制電路的晶體管Tl的柵極。時序信號Cl、C2、C3與C4則分別供給至S1級、S2級、S3級與S4級的上拉電路的晶體管T2的源極。時序信號Cl、C2、C3與C4具有相同頻率，而時序信號Cl、C2、C3與C4的相位則相互遞移。當第二供應電壓信號VDDb供給至S2級與S4級的第一下拉控制電路的晶體管T4的柵極，第一供應電壓信號VDDa供給至S1級與S3級的第一下拉控制電路的晶體管T4的柵極。第一供應電壓信號VDDa的頻率與第二供應電壓信號VDDb的頻率大致上相同，第一供應電壓信號VDDa的相位與第二供應電壓信號VD Db的相位大致上相反。信號OpOyO3或O4分別為S1級、S2級、S3級與S4級的輸出信號。信號K1與K2則是S1級與S2級的第一下拉控制電路的下拉信號。信號Q1、Q2, Q3與Q4分別為S1級的節(jié)點Q1^ S2級的節(jié)點Q2、S3級的節(jié)點Q3與S4級的節(jié)點Q4上的電壓。請參照圖19，圖19是繪示依照本發(fā)明一實施例的一種移位寄存器1200。相似于圖16中的移位寄存器1000，移位寄存器1200具有四級SpS2、S3及S4，其中彼此相互串行電性耦接。每一級Sp S2、S3及S4是配置以接收對應時序信號Cl、C2、C3或C4與一供應電壓VDDa或VDDb，并且對應輸出一輸出信號Op 02、O3或04。再者，每一級Sn也配置以接收Sn_2級的輸出信號0n_2 (n=3及4)。例如，S3級電性耦接S1級，且S2級是用以分別從中接收輸出信號0:。至于第一級S1與第二級S2，一啟始信號ST級也實施于此。然而，每一級31、32、53或S4也輸出一相對應的下拉信號1、K2、K3或K4，用以分別立即反饋至前級。請參照圖20，圖20是依照本發(fā)明另一實施例的一種移位寄存器1300的第一級S1與第二級S2的電路圖。移位寄存器1300的電路與圖17中的移位寄存器1100的電路相同，除了第二級S2的第一下拉控制電路所產生的下拉信號K1，供給至第一級S1的第二下拉電路的晶體管T9與TlO的柵極。由于上述如此的電路配置，移位寄存器1300的輸入信號與輸出信號具有相同時序圖，如圖13所顯示?？偠灾?，本發(fā)明揭露一種移位寄存器，包含多級{Sn}，n=l, 2,...，N,其中N為一正整數。每一對相鄰的Sn級與Sn+1級或Slri級與Sn級共用一單一下拉控制電路，因此將能夠簡化GOA的電路設計，并且減少液晶顯示器的面板制造成本。此外，本發(fā)明也能降低應力與改善液晶顯示器的面板的操作可靠度。雖然本發(fā)明已以實施例揭露如上，然其并非用以限定本發(fā)明，任何本領域技術人員，在不脫離本發(fā)明的精神和范圍內，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當視前附的權利要求書范圍所界定為準。
權利要求
1.一種移位寄存器，其特征在于，所述移位寄存器包含多級，{Sn},n=l, 2，...，N，N為一正整數，其中所述每級包含: 一上拉電路具有一輸入端，用以接收一第一時序信號(CK1)、一輸出端,用以響應輸出一輸出信號(On)與一輸入節(jié)點(Qn)； 一上拉控制電路電性耦接于所述上拉電路的輸入節(jié)點(Qn)并配置以當接收一第一信號時，所述上拉控制電路將響應產生一 信號，并提供至所述上拉電路的輸入節(jié)點(Qn)，進而開啟所述上拉電路； 一下拉電路電性耦接所述上拉電路的輸入節(jié)點(Qn)并配置以提供一第一電壓至所述輸入節(jié)點(Qn)與所述上拉電路的輸出端其中之一； 一下拉控制電路配置以接收一第三信號(CK2)與一第四信號(XCK2)其中之一，并響應產生所述第一電壓，使開啟所述Sn級的下拉電路與所述Slri級和所述Sn+1級其中之一的下拉電路；以及 一關鍵下拉電路配置以接收一第二輸入信號。
2.如權利要求1所述的移位寄存器，其特征在于，所述第一信號相對應于所述第n-1級Slri的輸出信號(Olri),并且其中所述第二輸入信號相對應于所述第n+1級Sn+1的輸出信號(0n+1)o
3.如權利要求1所述的移位寄存器，其特征在于，所述第一信號相對應于所述第n-1級Slri的輸出信號(Olri),并且其中所述第二輸入信號相對應于所述第n+2級Sn+2的輸出信號(0n+2 )。
4.如權利要求1所述的移位寄存器，其特征在于，所述上拉電路包含一第一晶體管(Tl)具有一柵極電性耦接一輸入節(jié)點(Qn)、一源極電性耦接所述輸出端，用以接收所述第一時序信號(CKl)與所述第二時鍾信號(XCKl)其中之一與一漏極電性稱接所述輸出端,用以輸出所述輸出信號(0n)。
5.如權利要求3所述的移位寄存器，其特征在于，所述上拉控制電路包含: 一第三晶體管(T3)具有一柵極、一源極電性耦接所述第n-1級Slri用以從中接收輸出信號(Olri)與一漏極電性耦接所述上拉電路的輸入節(jié)點(Qn);以及 一第四晶體管(T4)具有一柵極電性耦接所述第n-1級Slri的上拉電路的輸入節(jié)點(Qm)、一源極的配置是用以當所述上拉電路的輸入端接收到一第一時鍾信號(CKl)時，接收第二時序信號(XCK1)，或用以當所述上拉電路的輸入端接收到一第一時鍾信號(XCKl)時，接收第二時序信號(CK1)、與一漏極電性耦接所述第三晶體管(T3)的柵極。
6.如權利要求5所述的移位寄存器，其特征在于，所述下拉控制電路包含: 一第七晶體管(T7)具有一柵極配置以接收一第三時序信號(CK2)、一源極電性耦接所述柵極與一漏極電性耦接一節(jié)點(K)； 一第八晶體管(T8)具有一柵極電性耦接所述第n-1級Slri的上拉電路的輸入節(jié)點(Qm)、一源極電性耦接所述節(jié)點(K)與一漏極配置以接收一供應電壓(VSS);以及 一第九晶體管(T9)具有一柵極電性耦接所述上拉電路的輸入節(jié)點(Qn)、一源極電性耦接所述節(jié)點(K)與一漏極配置以接收所述供應電壓(VSS)。
7.如權利要求6所述的移位寄存器，其特征在于，所述下拉電路包含: 一第十三晶體管(T13)具有一柵電性耦接所述下拉電路的節(jié)點(K)、一源極電性耦接所述輸入節(jié)點(Qn)與一漏極配置以接收所述供應電壓(VSS);以及 一第十四晶體管(T14)具有一柵極電性耦接所述下拉控制電路的節(jié)點(K)、一源極電性耦接所述上拉電路的輸出端與一漏極配置以接收所述供應電壓(VSS)。
8.如權利要求7所述的移位寄存器，其特征在于，所述下拉電路包含: 一第二十一晶體管(T21)具有一柵極電性耦接所述第n+1級Sn+1的輸出端，用以從中接收輸出信號(On+1)、一源極電性耦接所述上拉電路的輸入節(jié)點(Qn)與一漏極配置以接收所述供應電壓(VSS);以及 一第二十二晶體管(T22)具有一柵極電性耦接所述第n+1級Sn+1的輸出端，用以從中接收輸出信號(On+1)、一源極電性耦接所述上拉電路的輸出端與一漏極配置以接收所述供應電壓(VSS)。
9.如權利要求8所述的移位寄存器，其特征在于，所述每級Sn還包含: 一第二十五晶體管(T25)具有一柵極配置以接收所述第n-2級Sn_2的輸出信號(On_2)、一源極配置以接收所述供應電壓(VSS)與一漏極電性耦接所述上拉電路的輸入節(jié)點(Qn)；以及 一第二十六晶體管(T26)具有一柵極配置以接收所述第n+2級Sn+2的輸出信號(On+2)、一源極配置以接收所述供應電壓(VSS)與一漏極電性耦接所述上拉電路的輸入節(jié)點(Qn)。
10.一種移位寄存器，其特征在于，所述移位寄存器包含多級，{Sn}，n=l，2，...，N，N為一正整數，其中所述每級包含: 一上拉電路具有一輸入端，用以接收一相對應的時序信號(Cn)、一輸出端,用以響應輸出一輸出信號(On)與一輸入節(jié)點(Qn)介于所述輸入端與所述輸出端之間； 一上拉控制電路電性耦接于所述上拉電路的輸入節(jié)點(Qn)并配置用以當接收一第一輸入信號時，所述上拉控制電路將響應產生與第一信號相同的一信號，并提供至所述上拉電路的輸入節(jié)點(Qn)，進而開啟所述上拉電路； 一第一下拉電路電性耦接所述輸入節(jié)點(Qn)與所述上拉電路的輸出端，并且配置以接收一下拉信號(Kn)； 一第二下拉電路電性耦接所述輸入端(Qn)與所述上拉電路的輸出端，并且配置以接收一第二輸入信號; 一第三下拉電路電性耦接所述輸入端(Qn)與所述上拉電路的輸出端，并且配置以接收一第三輸入信號；以及 一第一下拉控制電路配置以接收一第四輸入信號與響應產生一下拉信號(Kn)，分別提供至第n級Sn的第一下拉電路、以及第n-1級Slri的第二下拉電路和第n+1級Sn+1的第二下拉電路其中之一。
11.如權利要求10所述的移位寄存器，其特征在于，所述每時序信號{Cn}，n=l，2，...，N，皆分別具有于一頻率與一相位，其中所述這些時序信號{Cn}具有相同的頻率，而所述這些時序信號{Cn}的相位則分別依序位移。
12.如權利要求11所述的移位寄存器，其特征在于，當n為一奇正數時，所述第四輸入信號相對于一第一供應電壓信號(VDDa)，當n為一偶正數時，所述第四輸入信號相對于一第二供應電壓信號(V DDb)，其中所述第一供應電壓信號(VDDa)與所述第二供應電壓信號(VDDb)分別具有于一頻率與一相位，其中所述第一供應電壓信號(VDDa)的頻率與所述第二供應電壓信號(VDDb)的頻率大致上相同，而所述第一供應電壓信號(VDDa)與所述第二供應電壓信號(VDDb)大致上相反。
13.如權利要求12所述的移位寄存器，其特征在于，所述第二輸入信號相對應于所述Slri級的下拉信號(Klri)或所述Sn+1級的下拉信號(Kn+1)，其中所述第三信號相對應于所述sn+2級的輸出信號(on+2)。
14.如權利要求12所述的移位寄存器，其特征在于，所述第一信號相對應所述Slri級的下拉信號(Olri), n=2, 3，4,...，N或一啟始信號為n=l。
15.如權利要求12所述的移位寄存器，其特征在于，所述第一信號相對應所述Sn_2級的下拉信號(0n_2), n=3, 4，5,...，N或一啟始信號為n=l及2。
16.如權利要求12所述的移位寄存器,其特征在于,所述第一信號相對應一啟始信號。
全文摘要
一種移位寄存器包含多級，{Sn},n=1,2，...,N，N為一正整數。于一實施例中，每級包含一上拉電路、一上拉控制電路、一下拉電路與一下拉控制電路。該上拉電路具有一輸入端、一輸出端與一輸入節(jié)點Qn，而輸入端用以接收一第一時序信號CK1與一第二時序信號XCK1，輸出端則用以響應輸出一輸出信號On。上拉控制電路電性耦接于輸入節(jié)點Qn，并當接收到第一輸入信號時，則上拉控制電路響應產生一信號，提供至上拉電路的輸入節(jié)點Qn，進而開啟上拉電路。下拉電路電性耦接于輸入節(jié)點Qn，并提供一第一電壓至輸入節(jié)點Qn與上拉電路的輸出端其中之一。下拉控制電路配置以接收第三時序信號CK2與第四時序信號其中之一，并響應產生第一電壓，以開啟Sn級的下拉控制電路與Sn-1級和Sn+1級其中之一的下拉電路。
文檔編號G11C19/28GK103208311SQ20131005432
公開日2013年7月17日 申請日期2009年6月26日 優(yōu)先權日2008年12月15日
發(fā)明者蔡宗廷, 賴明升, 江明峰, 劉柏源 申請人:友達光電股份有限公司