專利名稱：使用自旋轉(zhuǎn)移力矩磁阻裝置的軟件可編程邏輯的制作方法
技術領域：
本發(fā)明實施例涉及可編程邏輯陣列(PLA)或現(xiàn)場可編程門陣列(FPGA)。更特定來說，本發(fā)明實施例涉及使用自旋轉(zhuǎn)移力矩磁阻隨機存取存儲器(STT-MRAM)技術的PLA、FPGA或軟件可編程邏輯。
背景技術：
現(xiàn)場可編程門陣列是半導體裝置，其包含稱作“邏輯區(qū)塊”的可編程邏輯組件及可編程互連?？蓪壿媴^(qū)塊進行編程以執(zhí)行例如“與”及“異或”等基本邏輯門的功能或例如解碼器或簡單的數(shù)學函數(shù)的較復雜的組合功能。在大多數(shù)FPGA中，邏輯區(qū)塊還包含存儲器元件，其可以是簡單的觸 發(fā)器或是較完整的存儲器區(qū)塊。可編程互連的層級允許邏輯區(qū)塊按系統(tǒng)設計者的需要互連。在制造完FPGA后，系統(tǒng)設計者可使用編程來實施許多不同邏輯功能，由此使所述裝置成為“現(xiàn)場可編程的”。PLA類似于FPGA，其不同之處在于PLA在集成電路制作級處通過一個或兩個掩模的改變而被修改或“編程”。如在美國專利5，959，465中所描述，具有快閃EPROM存儲器元件的PLA通常由兩個邏輯平面組成，即輸入平面及輸出平面。每一平面均接收施加到所述邏輯平面內(nèi)的晶體管的柵極端子的輸入且提供輸出到輸出節(jié)點。到輸入平面的輸入是到PLA的輸入。輸入平面的輸出是中間節(jié)點。到輸出平面的輸入連接到中間節(jié)點。輸出平面的輸出是PLA的輸出。所述輸入平面可提供“與”功能，而所述輸出平面可提供“或”功能。另一選擇是，兩個平面均可提供“或非”功能。所述功能由所使用的晶體管的類型及連接性以及施加到其柵極的信號來定義。N0R-N0R配置具有特定優(yōu)點，即其是實施于CMOS邏輯中的最簡單配置?！盎蚍恰奔壘哂械扔诓⒙?lián)連接的輸入的數(shù)目的多個晶體管。添加用于容納其它輸入的其它并聯(lián)晶體管不影響所述級的運行速度。美國專利6，876，228描述具有磁性存儲元件或稱作磁阻隨機存取存儲器(MRAM)的存儲器單元的FPGA。將連接信息寫入所述磁性存儲元件。將所述連接信息串行輸入到移位寄存器中并存儲于其中，所述移位寄存器對應于所述磁性存儲元件。當電力連通時，存儲在磁性存儲元件中的連接信息由鎖存元件鎖存，且輸出到切換電路以互連FPGA的邏輯區(qū)塊。磁阻隨機存取存儲器(MRAM)是具有可與易失性存儲器匹敵的響應(讀取/寫入)時間的非易失性存儲器技術。與將數(shù)據(jù)存儲為電荷或電流的常規(guī)RAM技術相比，MRAM使用磁性元件。如圖1A及IB中所圖解說明，磁性隧道結(MTJ)存儲元件105可由通過絕緣(隧道勢壘)層20分離的兩個磁性層10及30形成，所述磁性層中的每一者均可保持磁場。將兩個層中的一者(例如，固定層10)設定為特定極性。另一層(例如，自由層30)的極性32自由地改變以匹配可施加的外部場的極性。自由層30的極性32的改變將改變MTJ存儲元件105的電阻。例如，當極性對準時，出現(xiàn)低電阻狀態(tài)(圖1A)。當極性不對準時，就會出現(xiàn)高電阻狀態(tài)(圖1B)。已簡化對MTJ105的圖解說明且所屬領域的技術人員將了解，如此項技術中已知，所圖解說明的每一層可包括一個或一個以上材料層。

發(fā)明內(nèi)容
本發(fā)明的實例性實施例是針對用于使用自旋轉(zhuǎn)移力矩磁阻技術的軟件可編程邏輯的系統(tǒng)、電路和方法。本發(fā)明的實施例可包含可編程邏輯陣列，其包括:布置在陣列中的多個自旋轉(zhuǎn)移力矩磁性隧道結(MTJ)裝置；及耦合到對應MTJ裝置以改變每一 MTJ裝置的自由層的極性的多個可編程源；其中第一組所述MTJ裝置被布置成輸入平面，其中第二組所述MTJ裝置被布置成輸出平面，且其中所述輸入平面及所述輸出平面組合以基于每一 MTJ裝置的自由層的相對極性形成邏輯功能。另一實施例可包含一種用于在陣列中實施邏輯的方法，其包括:將布置在陣列中的多個自旋轉(zhuǎn)移力矩磁性隧道結(MTJ)裝置中的每一者編程為高電阻狀態(tài)或者低電阻狀態(tài)，其中通過耦合到選定MTJ裝置的自由層側(cè)的第一可編程源及耦合到所述選定MTJ裝置的固定層側(cè)的可編程源來對每一 MTJ裝置進行編程；將第一組所述MTJ裝置布置成輸入平面的列及行；將第二組所述MTJ裝置布置成輸出平面中的至少一個列；其中每一行的輸出均耦合到所述至少一個列中的所述MTJ裝置；及基于每一MTJ裝置的相對電阻確定邏輯功倉泛。


呈現(xiàn)附圖以幫助說明本發(fā)明的實施例且提供所述附圖僅用于圖解說明所述實施例而非限制所述實施例。圖1A及IB是磁性隧道結(MTJ)存儲元件及其相關狀態(tài)的圖解說明。圖1C及ID是自旋轉(zhuǎn)移力矩磁阻隨機存取存儲器(STT-MRAM)位單元的圖解說明。圖2是使用自旋轉(zhuǎn)移力矩磁阻技術的具有“與”輸入平面及“或”輸出平面的軟件可編程邏輯的圖解說明。圖3A是具有“或非”輸入平面及“或非”輸出平面的軟件可編程邏輯的圖解說明。圖3B是在門層級實施NOR-NOR可編程邏輯的圖解說明。圖4A是圖3中使用自旋轉(zhuǎn)移力矩磁阻技術的陣列的行的示意性圖解說明。圖4B是圖4A的示意圖的等效電路的圖解說明。圖5是對邏輯陣列中的個別存儲器單元進行編程的圖解說明。
圖6A圖解說明使用自旋轉(zhuǎn)移力矩磁阻技術的可編程及可重新配置邏輯陣列的輸入電路的實例。圖6B圖解說明圖6A的電路中所使用的可切換電源的實例。圖7是圖解說明用于“與”配置的信號的各種電壓電平的圖表。
具體實施例方式本發(fā)明的實施例的各個方面揭示于以下說明及針對本發(fā)明具體實施例的相關圖式中。可在不背離本發(fā)明范圍的前提下設計替代實施例。另外，將不詳細描述或?qū)⑹÷员景l(fā)明中眾所周知的元件，以便不遮掩本發(fā)明實施例的相關細節(jié)。本文所用措詞“實例性”意指“用作實例、事例或示例”。本文所述任一 “實例性”實施例未必解釋為優(yōu)選或優(yōu)于其它實施例。同樣，術語“本發(fā)明實施例”并不要求本發(fā)明的所有實施例均包含所論述的特征、優(yōu)點或操作模式。本發(fā)明的實施例使用自旋轉(zhuǎn)移力矩磁阻隨機存取存儲器(STT-MRAM)元件來形成邏輯陣列的一部分。STT-MRAM使用在穿過薄膜(自旋濾波器)時被自旋極化的電子。STT-MRAM也稱作自旋轉(zhuǎn)移力矩RAM(STT-RAM)、自旋力矩轉(zhuǎn)移磁化切換RAM(自旋-RAM)及自旋動量轉(zhuǎn)移(SMT-RAM)。在寫入操作期間，經(jīng)自旋極化的電子對自由層施加力矩，此可切換自由層的極性。讀取操作類似于常規(guī)MRAM，即使用電流來檢測MTJ存儲元件的電阻/邏輯狀態(tài)，如上文所論述。現(xiàn)在參考圖1C，其圖解說明STT-MRAM位單元100的實例以幫助解釋對MTJ105進行編程。STT-MRAM位單元100包含MTJ105、晶體管110、位線120及字線130。對于讀取及寫入操作兩者，晶體管110是接通的以允許電流流過MTJ105，以使得可讀取或?qū)懭脒壿嫚顟B(tài)。STT-MRAM中的MTJ105的邏輯狀態(tài)是電寫入的，此與常規(guī)MRAM中的磁性寫入不同。參考圖1D，其圖解說明STT-MRAM單元101的更詳細示圖以供進一步論述讀取/寫入操作。除了先前所論述的例如MTJ105、晶體管110、位線120及字線130的元件之外，還圖解說明了源極線140、感測放大器150、讀取/寫入電路160及位線參考170。與MRAM不同，在STT-MRAM中寫入操作是與電相關的。讀取/寫入電路160在位線120與源極線140之間產(chǎn)生寫入電壓。取決于位線120與源極線140之間的電壓的極性，可改變MTJ105的自由層的極性且因此可將邏輯狀態(tài)寫入單元101。同樣地，在讀取操作期間，產(chǎn)生讀取電流，其在位線120與源極線140之間穿過MTJ105流動。當允許電流經(jīng)由晶體管110流動時，可基于位線120與源極線140之間的電壓差確定MTJ105的電阻(邏輯狀態(tài))，將所述電壓差與參考170作比較且然后由感測放大器150放大。存儲器單元101的操作及構造為此項技術中已知。例如，在M.細見(MHosomi)等人的具有自旋轉(zhuǎn)移力矩磁阻磁化切換的新穎非易失性存儲器:自旋-RAM(IEDM會議(2005)的學報)中(其以全文引用方式并入本文中)提供額外的細節(jié)。除其它方面，本發(fā)明實施例還利用上文論述的STT技術的低功率、靜態(tài)存儲器及電讀取/寫入特征。本發(fā)明的實施例提供許多特征，包含:可擴展硬件；通過工藝產(chǎn)生實現(xiàn)的可縮放性；可重新配置性；無初始化；低無載泄露及狀態(tài)/程序保留；小尺寸及高速度。例如，圖2中所圖解說明的實施方案允許實現(xiàn)從個別存儲器及邏輯組件獲得的復雜功能。如圖2中所圖解說明，可使用與CMOS門串接的MTJ(例如，210) STT-MRAM單元并切換供應源以允許可寫入及可讀取“與”(220)及“或”(240)平面來實現(xiàn)軟件可編程功能產(chǎn)生?！芭c”及“或”平面拓撲促進全邏輯構造。例如，如所圖解說明，可實現(xiàn)功能F0B=X0B+X1B (其中B表示給定邏輯信號的補數(shù))。輸出R)B(250)從耦合在“與”平面220中的個別MTJ210存儲元件接收信號，所述“與”平面220通過多路復用器驅(qū)動器230及MTJ210存儲元件耦合到“或”平面240?！芭c”平面220可包含耦合到個別MTJ存儲元件210的一個或一個以上“與”位線222。多個“與”位線222可組合以形成任意位大小的字。同樣，“或”平面240可包含耦合到MTJ存儲元件210的一個或一個以上“或”位線242且多個“或”位線242可組合以形成任意位大小的字。在以下章節(jié)中將更詳細地提供所述拓撲及實例性配置的更詳細說明。圖3A圖解說明NOR-NOR PLA結構300A的簡化示圖。所圖解說明的結構可執(zhí)行功能FO Η7 +H7z4 ^另外，在圖3B中提供以邏輯門300B來等效表示PLA邏輯。NOR-NOR配置允許實現(xiàn)“與”及“或”操作兩者。例如，所圖解說明的功能還執(zhí)行FO=Xl -X2+X3.Χ4的邏輯功能。因此，如本文所論述，復雜的正及負邏輯可使用基本反相器及門或PLA中的等效平面來執(zhí)行。參考圖4Α，可使用STT技術實施NOR-NOR邏輯結構300以實現(xiàn)功能FO=Xl.Χ2+Χ3.Χ4。例如，在NOR-NOR結構300中，多個STT-MTJ(例如，圖4Α中圖解說明為301)可以行O至行N耦合在一起。在到行O至N的輸入處存在評估電路302，且評估電路還可位于邏輯結構300的輸出處(例如，參見圖5)。評估電路中的每一者均包含軟件可編程正/負(+/_)源，在讀取操作期間其可被設定為最小電壓。對于寫入/編程操作狀態(tài)中的任一者可取決于待寫入MTJ301的狀 態(tài)配置(+/_)源。下文關于圖5更詳細地描述寫入/編程操作。與MTJ301相關聯(lián)的列中的每一者均包含經(jīng)由線Χ0、Χ0_Β> X1、ΧΝ_Β施加的輸入。在行O到N中在最后STT-MRAM單元301的輸入之前耦合有驅(qū)動器且在其輸出處耦合有反相感測放大器310。反相感測放大器310的輸出提供每一行所實現(xiàn)的功能。因此，行的輸出將被反相(例如，高信號將產(chǎn)生低輸出)，此將在下文中進行更詳細的描述。圖4Α是針對讀取操作NOR-NOR邏輯結構300的行的功能說明的實例。假設輸入Χ1_Β及Χ2_Β(另一選擇是表示為]FI及)是行O中所關注的輸入，那么可通過編程“O”或?qū)TJ設定為平行磁化狀態(tài)將所述行中的MTJ的電阻值設定為低。可通過編程“I”或?qū)TJ設定為反平行磁化狀態(tài)將剩余列設定為高電阻狀態(tài)。因此，X1_B或X2_B中的任一者或兩者上的高邏輯值將在行O上產(chǎn)生高邏輯狀態(tài)。將了解，本文所使用的值僅是用于圖解說明且其它配置可允許“O”為高電阻狀態(tài)且“I”為低電阻狀態(tài)。因此，本發(fā)明的實施例并不限于所圖解說明的配置或相關聯(lián)值。如以圖示方式所圖解說明，可認為MTJ301為可編程電阻。實際上，可認為沿給定行的所有MTJ301的電阻產(chǎn)生等效電阻RT，其與評估電路的有效電阻(Reval)組合在圖4B中可表示為分壓器401，所述分壓器將在所述行上針對輸入處(例如，乂川42_8等)的給定輸入電壓或從來自輸入列的等效電流產(chǎn)生電壓VtHp(或觸發(fā)電壓)。取決于反相器310的跳變點，電壓VtHp可具有針對高及低兩者的范圍，如402中所圖解說明。因此，電路設計考慮包含調(diào)節(jié)跳變點為足夠低以便將有效輸入(例如，X1_B*X2_B)上的單個高邏輯狀態(tài)檢測為高且致使反相感測放大器310的輸出趨于低。對應地，可調(diào)節(jié)跳變點以使得來自不使用的輸入(例如，X3、X4等)的任何泄漏電流不致使假的正邏輯狀態(tài)被激活。由于使用Xl及X2的互補輸入確定輸入到反相感測放大器310的行O的狀態(tài)(例如，Vtaip的值)，因此反相感測放大器310的輸出是功能fi + fl或Xl.Χ2。同樣地，針對其它行可實現(xiàn)其它功能，且所述邏輯功能可組合成更復雜的邏輯功能。將了解，由于可獲得兩個輸入、輸出及其相應補數(shù)(例如，XO及 )，因此可將各種所需功能得摩根化(DeMorganized)為可經(jīng)由各種邏輯平面(例如，“與”平面、“或”平面、“或非”平面)實現(xiàn)。此外，由于可將MTJ301編程為高或者低電阻，可重新配置每一平面的功能邏輯。參考圖5，其提供對個別MTJ210進行編程的圖解說明。如上文所論述，可通過將MTJ210分別設定為反平行或平行磁化狀態(tài)來將MTJ210 “編程”為相對高電阻或者低電阻狀態(tài)。因此，出于圖解說明的目的，將把高電阻狀態(tài)表示為邏輯狀態(tài)I且將把低電阻狀態(tài)表示為邏輯狀態(tài)O。圖5的可編程陣列類似于圖2中所圖解說明的陣列，因此將使用相同的參考編號且將不提供對元件的詳細論述。如所圖解說明，可通過在軟件可編程正/負(+/_)源512與514之間建立寫入路徑(例如，510)來對每一 MTJ210進行編程。具體來說，可通過將剩余邏輯路徑(例如，:1到i )置于高阻抗狀態(tài)且將供應源512及514設定為所需極性而在供應源512與514之間引出寫入電流以將“I”或“O”狀態(tài)寫入選定MTJ210。將了解，可針對“與”平面220中的所有MTJ重復此編程過程。同樣，可通過(+/_)源522及524來對沿寫入路徑520的MTJ210進行編程。具體來說，可通過將“或”平面240中的剩余邏輯路徑置于高阻抗狀態(tài)且將(+/_)源522及524設定為所需極性 來在供應源522與524之間產(chǎn)生寫入電流以將“I”或“O”狀態(tài)(例如，高電阻或低電阻狀態(tài))寫入選定MTJ。如所圖解說明，可啟用多路復用器驅(qū)動器230的一部分(例如，(a))以允許寫入操作且可在寫入操作期間將讀取部分(例如，(b))設定為高阻抗狀態(tài)。將了解，230的寫入部分(a)可允許雙向電流以使得可將兩種狀態(tài)編程到選定MTJ中。同樣，將了解，可將多路復用器驅(qū)動器230的功能性實施為獨立裝置且本發(fā)明的實施例并不限于所圖解說明的裝置或拓撲。因此，可使用可執(zhí)行上文所論述的功能性的任何裝置或裝置組合來代替多路復用器驅(qū)動器230。圖6A圖解說明STT可編程邏輯電路的輸入電路的實例。如所圖解說明，可將輸入A及B供應到邏輯路徑610、620、630及640以提供兩個輸入A及B及其補數(shù)2 f的結果。在所圖解說明的實例中，分別地經(jīng)由NAND門618將輸入A提供到PMOS晶體管614及輸入A被反相器622反相，然后經(jīng)由NAND門628提供到PMOS晶體管614。同樣，分別地經(jīng)由NAND門638將輸入B提供到PMOS晶體管634及輸入B被反相器642反相，然后經(jīng)由NAND門648提供到PMOS晶體管644。NAND門618、628、638及648還接收來自READ信號的輸入。因此，當讀取操作無效時，NAND門用于將讀取邏輯路徑610、620、630及640置于高阻抗狀態(tài)。此允許對MTJ611、621、631、641進行獨立編程，例如關于圖5所論述的。然而，將了解NAND門配置僅作為實例提供且任何適合裝置可用于實現(xiàn)類似功能性。因此，當輸入A具有高電壓電平且READ信號為高時，將激活PMOS晶體管614。如上文所述，還經(jīng)由反相器622將輸入A供應到PMOS晶體管624，所述晶體管624經(jīng)激活處于610路徑的相反邏輯狀態(tài)中(例如，在輸入A的低電壓上激活)以便提供輸入A的補數(shù)。以類似方式，當READ信號為高時，將輸入B提供到PMOS晶體管634且還經(jīng)由反相器642提供到PMOS晶體管644以提供B及其補數(shù)兩者分別到路徑630及640。如上文所述，可使用相關聯(lián)軟件可編程正/負(+/_)源680及688 (如上文所論述)將STT磁阻裝置(STT MTJ或MTJ)的邏輯狀態(tài)“ I ”或“O” (例如，高或低電阻狀態(tài))編程到每一 STT MTJ(例如，611、621、631、641)中。就每一平面的邏輯功能而言，此可編程性提供可重新配置邏輯陣列，下文將進行更詳細的論述。而且，如上文所述，在編程操作期間，將讀取路徑置于高阻抗狀態(tài)中以允許對每一 MTJ進行選擇及編程。圖6B圖解說明(+/-)源680的實例。如所圖解說明，可編程電力供應682可耦合到評估電路684，其允許可編程電源680也被個別啟用或停用。所述評估電路684可以是例如傳輸門的CMOS裝置或允許電源682的個別耦合的任何其它裝置。評估電路684的激活可由WRITE X信號控制，其中X是當每一可編程源680均可耦合到一個或一個以上MTJ單元的列時(例如，參見圖5)正被寫入的列?？扇鐖D6B中所圖解說明而類似地配置可編程源688，然而，在讀取及寫入操作兩者時將針對每一選定行激活評估電路。在讀取操作期間，將供應源682設定為低電壓(其可以是接地或負電壓)，因此，所得電路將類似于圖4A及4B的讀取圖解說明。另一選擇為，可編程源688可具有用于讀取及寫入的單獨電路。例如，可如圖6B中所圖解說明而配置寫入部分且讀取部分可具有直接耦合到接地且由READ信號控制的評估電路。因此，將了解，前述電路實例僅用于圖解說明的目的且不打算限制本發(fā)明實施例的范圍。在審查可編程邏輯陣列的拓撲中(例如圖5中所圖解說明)，將了解，類似邏輯配置可用于輸出平面(例如，240)，其中可將輸出平面中的每一 MTJ編程為低或者高電阻且可將每一行的輸出作為到每一對應MTJ的輸入而供應。同樣，對于對輸出平面中的MTJ中的每一者進行編程來說，可編程源可以是類似的，且多路復用器(例如，230)的寫入部分可用來選擇待寫入的每一 MTJ。另一選擇為，可為每一輸出MTJ供應個別可編程源且可簡化對應多路復用器以僅提供讀取功能。在讀取操作期間，來自輸出平面中的MTJ的信號的結果可由感測放大器(例如，250)感測且基于上文關于針對每一行的讀取操作所論述的閾值被設定為邏輯I或O。為了幫助理解各種邏輯配置的操作，下文針對輸入A且針對相關MTJ611及621的給定狀態(tài)提供真值表。具體來說，如所顯示，當輸入A處于高狀態(tài)(I)時，在節(jié)點al及a2兩者處的值為邏輯O。因此，輸出F將是邏輯O且F的補數(shù)將是邏輯I。與此相反，當輸入A處于邏輯O時，節(jié)點al處的值保持為0，但節(jié)點a2處的值為邏輯I，此將導致輸出F為邏輯I且F的補數(shù)將為邏輯O。
權利要求
1.一種可編程邏輯陣列，其包括: 多個自旋轉(zhuǎn)移力矩磁性隧道結MTJ裝置(210)，其被布置于陣列中；及 多個可編程源(512，514)，其耦合到對應MTJ裝置(210)以用于改變每一 MTJ裝置(210)的自由層的極性； 其中所述MTJ裝置(210)的第一組被布置成輸入平面(220)的列和行， 其中所述MTJ裝置(210)的第二組被布置成輸出平面(240)的至少一個列，所述輸入平面(220)的每一行的輸出耦合至所述輸出平面(240)的所述至少一個列的MTJ裝置，以及 其中所述輸入平面(220)和所述輸出平面(240)經(jīng)組合以基于所述輸入平面(220)中的一行內(nèi)的不同列的MTJ裝置(210)和所述輸出平面(240)中的所述至少一個列的MTJ裝置(210)的所述自由層的相對極性形成邏輯功能。
2.如權利要求1所述的可編程邏輯陣列，其中每一MTJ裝置(210)含有可電編程為低電阻或高電阻狀態(tài)的MTJ存儲元件。
3.如權利要求2所述的可編程邏輯陣列，其中所述陣列中的每一行均經(jīng)由所述多個MTJ裝置(210)中的一者耦合到輸入列。
4.如權利要求3所述的可編程邏輯陣列，其中通過將使第一行耦合到第一列的第一MTJ裝置(210)設定為低電阻狀態(tài)而在所述第一行中選擇第一輸入列。
5.如權利要求4所述的可編程邏輯陣列，其中通過將使所述第一行耦合到第二列的第二 MTJ裝置設定為高電阻狀態(tài)而不在所述第一行中選擇第二輸入列。
6.如權利要求4所述的可編程邏輯陣列，其中來自所述多個可編程源(512，514)的第一可編程源耦合到一耦合到所述第一 MTJ裝置的列且來自所述多個可編程源的第二可編程源耦合到一耦合到所述第一 MTJ裝置的行。
7.如權利要求6所述的可編程邏輯陣列，其中所述第一可編程源及第二可編程源經(jīng)配置以在寫入操作期間為所述第一 MTJ裝置提供編程電流。
8.如權利要求7所述的可編程邏輯陣列，其中所述第二可編程源經(jīng)配置以在讀取操作期間提供電壓吸收器。
9.如權利要求1所述的可編程邏輯陣列，其進一步包括: 多路復用器驅(qū)動器(230)，其耦合在所述輸入平面(220)與輸出平面(240)之間，其中所述多路復用器驅(qū)動器(230)經(jīng)配置以將讀取信號從所述輸入平面(220)的第一行提供到所述輸出平面(240)的MTJ。
10.如權利要求9所述的可編程邏輯陣列，其中所述多路復用器驅(qū)動器(230)包括感測放大器(250，310)，所述感測放大器經(jīng)配置以檢測所述第一行上的電壓電平且基于所述第一行上的所述電壓電平與閾值電壓的比較而產(chǎn)生二進制輸出電壓。
11.如權利要求9所述的可編程邏輯陣列，其中所述多路復用器驅(qū)動器(230)包括寫入部分，所述寫入部分經(jīng)配置以將所述輸出平面(240)中的所述MTJ耦合到所述多個可編程源(512，514)中的與所述輸出平面(240)相關聯(lián)的一者。
12.如權利要求11所述的可編程邏輯陣列，其中所述多個可編程源(512，514)中的一者耦合到一耦合到所述輸出平面(240)中的所述MTJ的列。
13.如權利要求1所述的可編程邏輯陣列，其進一步包括:輸出感測放大器(250，310)，其耦合到所述輸出平面(240)且經(jīng)配置以檢測所述輸出平面(240)的列上的電壓電平及基于所述輸出平面(240)的所述列上的所述電壓電平與閾值電壓的比較而產(chǎn)生二進制輸出電壓。
14.一種用于在陣列中實施邏輯的方法，其包括: 將布置于陣列中的多個自旋轉(zhuǎn)移力矩磁性隧道結MTJ裝置(210)中的每一者編程為高電阻狀態(tài)或者低電阻狀態(tài)，其中通過耦合到選定MTJ裝置(210)的自由層側(cè)的第一可編程源(514)及耦合到所述選定MTJ裝置(210)的固定層側(cè)的可編程源(512)來對每一 MTJ裝置進行編程， 將第一組MTJ裝置(210)布置成輸入平面(220)的列及行； 將第二組MTJ裝置(210)布置成輸出平面(240)中的至少一個列，其中每一行的輸出耦合到所述至少一個列中的M TJ裝置(210);及 基于所述輸入平面(220)中的一行內(nèi)的不同列的MTJ裝置(210)和所述輸出平面(240)中的所述至少一個列的MTJ裝置(210)的相對電阻確定邏輯功能。
15.如權利要求14所述的方法，其進一步包括: 耦合多個輸入(X1-X4),每一輸入耦合到所述輸入平面(220)中的對應輸入列中的至少一個MTJ裝置(210)； 將來自不同輸入列的多個MTJ裝置(210)耦合到所述輸入平面(220)中的第一行，其中來自所述可編程源(512，514)的第一可編程源耦合到所述行； 通過啟用所述多個輸入且將所述第一可編程源設定為低電壓狀態(tài)而在所述第一行上產(chǎn)生電壓；及 基于所述第一行上的所述電壓與閾值電壓的比較而產(chǎn)生二進制輸出電壓。
16.如權利要求14所述的方法，其進一步包括: 將所述輸入平面(220)中的行的輸出電壓耦合到所述輸出平面(240)中的第一列中的對應MTJ裝置(210)； 將耦合到所述輸出平面(240)中的所述第一列的可編程源設定為低電壓狀態(tài)以在所述第一輸出列上建立電壓；及 基于所述輸出平面(240)中的所述第一列上的所述電壓與閾值電壓的比較而產(chǎn)生用于所述輸出平面的二進制輸出電壓。
17.如權利要求14所述的方法，其進一步包括: 通過對所述輸入平面(220)或輸出平面(240)的一者中的所述多個自旋轉(zhuǎn)移力矩MTJ裝置(210)中的每一者進行重新編程來重新配置由所述輸入平面(220)或輸出平面(240)中的至少一者實現(xiàn)的邏輯功能。
全文摘要
本發(fā)明涉及使用自旋轉(zhuǎn)移力矩磁阻裝置的軟件可編程邏輯。本發(fā)明揭示用于使用自旋轉(zhuǎn)移力矩磁阻隨機存取存儲器(STT-MRAM)技術的軟件可編程邏輯的系統(tǒng)、電路及方法。磁性隧道結(MTJ)存儲元件可形成為輸入平面及輸出平面。所述輸入平面及輸出平面可耦合在一起以形成允許實現(xiàn)邏輯功能的復陣列。
文檔編號G11C5/02GK103151068SQ20131005626
公開日2013年6月12日 申請日期2008年3月31日 優(yōu)先權日2007年3月29日
發(fā)明者盧·G·蔡-奧恩, 馬修·邁克爾·諾瓦克, 升·H·康 申請人:高通股份有限公司