專利名稱：行譯碼器的偏置電壓產生電路及存儲器的制作方法
技術領域：
本發(fā)明涉及存儲器技術領域，特別涉及一種行譯碼器的偏置電壓產生電路及存儲器。
背景技術：
存儲器(例如，快閃存儲器Flash Memory)的存儲單元通常包括四個引線:位線(BL, Bit-Line)、字線(WL, Word-Line)、源線(SL, Source-Line)和基線(SBL, Sub-Line),分別對應耦接MOS晶體管的漏極、柵極、源極和基極。一般，在對存儲器進行擦除(erase)操作時，需要行譯碼器對進行擦除操作的存儲單元連接的字線施加高壓，對不進行擦除操作的存儲單元連接的字線施加不為零電壓的偏置電壓。圖1為現(xiàn)有的一種行譯碼器的電路結構示意圖。參考圖1，所述行譯碼器包括控制信號產生單元11和字線電壓輸出單元12。其中，控制信號產生單元11輸入相位相反的第一控制信號A和第二控制信號B，在第一控制信號A和第二控制信號B的作用下，輸出第三控制信號SEL和第四控制信號SELb ;字線電壓輸出單元12接收第三控制信號SEL和第四控制信號SELb，在第三控制信號SEL和第四控制信號SELb的控制下，通過字線電壓輸出端WL給存儲單元連接的字線施加電壓。對存儲器進行擦除操作時，行譯碼器的電源電壓Vep為第一電壓。對于進行擦除操作的存儲單元，控制信號產生單元11輸入的第一控制信號A為低電平，第二控制信號B為高電平，因此，輸出的第三控制信號SEL為第一電壓,第四控制信號SELb被拉低至第一偏置電壓biasl，字線電壓輸出單元12的字線電壓輸出端WL輸出第一電壓至進行擦除操作的存儲單元連接的字線；對于不進行擦除操作的存儲單元，控制信號產生單元11輸入的第一控制信號A為高電平，第二控制信號B為低電平，因此，輸出的第三控制信號SEL被拉低至第一偏置電壓biasl,第四控制信號SELb為第一電壓,字線電壓輸出單兀12的字線電壓輸出端WL輸出第二偏置電壓bias2至`不進行擦除操作的存儲單元連接的字線。對存儲器不進行擦除操作時，電源電壓Vep為第二電壓，第二電壓低于第一電壓。通常，第一電壓的取值范圍可以為IOV至15V，第二電壓的取值范圍可以為2V至3V?，F(xiàn)有技術中，行譯碼器的第一偏置電壓biasl和第二偏置電壓bias2由圖2的行譯碼器的偏置電壓產生電路的同一個輸出端提供。參考圖2，行譯碼器的偏置電壓產生電路包括:高壓檢測單元21、電平移位單元22和驅動單元23，其中，高壓檢測單元21適于檢測電源電壓Vep，根據(jù)檢測結果輸出檢測控制信號至電平移位單元22 ;電平移位單元22在檢測控制信號的控制下，輸出驅動信號至驅動單元23 ;驅動單元23包括柵極相連的PMOS管Pl和NMOS管NI，PMOS管Pl的源極輸入第二電壓，漏極與NMOS管NI的漏極連接作為行譯碼器的偏置電壓產生電路的輸出端。偏置電壓產生電路的輸出電壓既作為第一偏置電壓biasl提供至控制信號產生單元11又作為第二偏置電壓bias2提供至字線電壓輸出單元12。對存儲器進行擦除操作時，圖1所示的電源電壓V印由第二電壓上升至第一電壓。高壓檢測單元21檢測到電源電壓Vep上升至某個電壓值(例如5V)時，輸出檢測控制信號，電平移位單元22在該檢測控制信號的控制下，輸出的驅動信號為地線電壓，驅動單元23中的PMOS管Pl導通、NMOS管NI截止，輸出的第一偏置電壓biasl和第二偏置電壓bias2均為第二電壓。擦除操作結束后，電源電壓Vep由第一電壓下降至第二電壓。高壓檢測單元21檢測到電源電壓Vep下降至某個電壓值(例如5V)時，輸出檢測控制信號，電平移位單元22在該檢測控制信號的控制下，輸出的驅動信號為第二電壓，驅動單元23中的PMOS管Pl截止、NMOS管NI導通，輸出的第一偏置電壓biasl和第二偏置電壓bias2均為地線電壓。對存儲器的擦除操作結束后，第一偏置電壓biasl和第二偏置電壓bias2需要由第二電壓降至地線電壓。若第一偏置電壓biasl下降速度比較慢，圖1所示控制信號產生單元11可能會輸出錯誤的第三控制信號SEL和第四控制信號SELb，造成存儲器擦除操作的邏輯混亂。因此，圖2所示驅動單元23中的NMOS管NI必須使用驅動能力強的晶體管，在擦除操作結束后以便快速放電，使第一偏置電壓biasl從第二電壓快速下降至地線電壓。然而，第一偏置電壓biasl的快速下降使得第二偏置電壓bias2也通過驅動能力強的晶體管快速放電，兩個偏置電壓的快速下降導致流入地線的峰值電流很大，增大了存儲器的功率損耗。更多關于存儲器擦除操作的技術方案可以參考申請?zhí)枮?7112503.1、發(fā)明名稱為擦除閃速存儲器的方法的中國專利申請文件。

發(fā)明內容
本發(fā)明解決的是現(xiàn)有技術中對存儲器進行擦除操作過程中功率損耗大的問題。為解決上述問題，本發(fā)明提供了一種行譯碼器的偏置電壓產生電路，適于向所述行譯碼器提供第一偏置電壓和第二偏置電壓。所述行譯碼器的偏置電壓產生電路包括:高壓檢測單元，適于檢測所述行譯碼器的電源電壓，輸出檢測控制信號，所述電源電壓在第一電壓和第二電壓之間變化，所述第一電壓大于所述第二電壓；電平移位單元，適于接收所述檢測控制信號，在所述檢測控制信號的控制下輸出驅動信號；第一驅動單元，包括第一PMOS管和第一 NMOS管，所述第一 PMOS管和所述第一 NMOS管的柵極相連并輸入所述驅動信號，所述第一 PMOS管的源極輸入所述第二電壓，漏極與所述第一 NMOS管的漏極連接并輸出所述第一偏置電壓，所述第一 NMOS管的源極輸入第三電壓，所述第三電壓小于所述第二電壓；第二驅動單元，包括第二 PMOS管和第二 NMOS管，所述第二 PMOS管和所述第二 NMOS管的柵極相連并輸入所述驅動信號，所述第二 PMOS管的源極輸入所述第二電壓，漏極與所述第二 NMOS管的漏極連接并輸出所述第二偏置電壓，所述第二 NMOS管的源極輸入所述第三電壓，所述第一 NMOS管的溝道寬長比大于所述第二 NMOS管的溝道寬長比?？蛇x的,所述第一 NMOS管的溝道寬度取值范圍為10μm-50μm,溝道長度為最小溝道長度?？蛇x的，所述最小溝道長度根據(jù)半導體工藝確定?？蛇x的,所述第二 NMOS管的溝道寬度取值范圍為0.5 μ m-3 μ m,溝道長度取值范圍為1 μ m 10 μ m。可選的，所述電源電壓由電荷泵電路產生。可選的，所述電平移位單元的第一驅動電源為所述第二電壓、第二驅動電源為所述第三電壓?？蛇x的，所述第三電壓為地線電壓?；谏鲜鲂凶g碼器的偏置電壓產生電路，本發(fā)明還提供了一種存儲器，包括行譯碼器和存儲陣列，還包括上述行譯碼器的偏置電壓產生電路。可選的，所述行譯碼器包括控制信號產生單元和字線電壓輸出單元，所述行譯碼器的偏置電壓產生電路適于提供所述第一偏置電壓至所述控制信號產生單元，提供所述第二偏置電壓至所述字線電壓輸出單元。與現(xiàn)有技術相比，本發(fā)明技術方案提供的行譯碼器的偏置電壓產生電路，通過兩個驅動單元(第一驅動單元和第二驅動單元)分別輸出第一偏置電壓和第二偏置電壓給行譯碼器的控制信號產生單元和字線電壓輸出單元。輸出第一偏置電壓的第一驅動單元的下拉晶體管使用驅動能力強的NMOS管，能夠在對存儲器進行擦除操作后快速放電，使第一偏置電壓從第二電壓迅速降至第三電壓，保證行譯碼器中的控制信號產生單元輸出邏輯正確的控制信號，因此能夠保證行譯碼器施加正確的字線操作電壓至與存儲單元連接的字線。輸出第二偏置電壓的第二驅動單元的下拉晶體管使用驅動能力弱的NMOS管，能夠在對存儲器進行擦除操作后緩慢放電，使第二偏置電壓從第二電壓緩慢降至第三電壓，流過下拉晶體管的下拉電流小，減小了流入地線的峰值電流，因此能夠減小存儲器的功率損耗。


圖1是現(xiàn)有的一種行譯碼器的電路結構示意圖；圖2是現(xiàn)有的行譯碼器的偏置電壓產生電路的結構示意圖；圖3是本發(fā)明實施例的行譯碼器的偏置電壓產生電路的結構示意圖。
具體實施例方式正如背景技術所描述的，存儲器在進行擦除操作時，圖1所示的行譯碼器所需的第一偏置電壓biasl和第二偏置電壓bias2由同一個驅動單元提供。對存儲器的擦除操作結束后，第一偏置電壓biasl和第二偏置電壓bias2會由第二電壓降至地線電壓,若第一偏置電壓biasl下降速度比較慢，圖1所示控制信號產生單元11可能輸出錯誤的第三控制信號SEL和第四控制信號SELb，造成存儲器擦除操作的邏輯混亂。因此，圖2所示驅動單元23中的NMOS管NI必須使用驅動能力強的晶體管，在存儲器擦除操作結束后以便快速放電，使第一偏置電壓biasl快速下降。然而，快速的放電導致流入地線的峰值電流很大，增大了存儲器的功率損耗。因此，本技術方案的發(fā)明人經(jīng)過研究，提供了一種行譯碼器的偏置電壓產生電路，通過兩個驅動單元分別給行譯碼器提供第一偏置電壓biasl和第二偏置電壓bias2，對存儲器進行擦除操作時，保證行譯碼器施加正確的字線操作電壓至與存儲單元連接的字線，且能有效地減小功耗。為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖和實施例對本發(fā)明的具體實施方式
做詳細的說明。在下面的描述中闡述了很多具體細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明還可以采用其他不同于在此描述的其它方式來實施，因此本發(fā)明不受下面公開的具體實施例的限制。下面結合附圖和實施例對本發(fā)明具體實施方式
做詳細的說明。圖3是本發(fā)明實施例的行譯碼器的偏置電壓產生電路的結構示意圖，所述行譯碼器的偏置電壓產生電路適于向所述行譯碼器提供第一偏置電壓和第二偏置電壓。參考圖3，所述行譯碼器的偏置電壓產生電路包括高壓檢測單元31、電平移位單元32、第一驅動單元33和第二驅動單元34。高壓檢測單元31，適于檢測所述行譯碼器的電源電壓，輸出檢測控制信號，所述電源電壓在第一電壓和第二電壓之間變化，所述第一電壓大于所述第二電壓。參考圖1，所述行譯碼器的電源電壓Vep可由電荷泵電路提供，對存儲器進行擦除操作時，所述電源電壓V印為第一電壓；不對存儲器進行擦除操作時，所述電源電壓Vep為第二電壓，所述第二電壓低于所述第一電壓。在本實施例中，所述第一電壓的取值范圍為9V至15V，所述第二電壓的取值范圍為2V至3V。需要說明的是，本實施方式中所述第一電壓和所述第二電壓的取值可以根據(jù)實際需求進行選定，故所述第一電壓和所述第二電壓的取值不應作為對本發(fā)明的限定。在對存儲器進行擦除操作時，所述行譯碼器的電源電壓V印由所述第二電壓上升至所述第一電壓。為了保證所述行譯碼器施加正確的字線操作電壓至存儲單元連接的字線，需要所述高壓檢測單元31對所述電源電壓Vep進行檢測，當檢測到所述電源電壓Vep上升或下降至閾值電壓時，所述高壓檢測單元31輸出檢測控制信號。需要說明的是，檢測所述電源電壓Vep上升時的閾值電壓和下降時的閾值電壓可以相同，也可以不同，具體電壓值可以根據(jù)實際需求進行設定，在本實施例中，檢測所述電源電壓Vep上升時的閾值電壓和下降時的閾值電壓均為5V。具體地，對存儲器進行擦除操作時，所述電源電壓V印從所述第二電壓上升至所述第一電壓，在上升過程中，當所述電源電壓Vep上升至所述閾值電壓時，所述高壓檢測單元31輸出的檢測控制信號為低電平；擦除操作結束后，所述電源電壓Vep從所述第一電壓下將至所述第二電壓，在下降過程中，當所述電源電壓Vep下降至所述閾值電壓時，所述高壓檢測單元31輸出的檢測控制信號為高電平。需要說明的是，在其它實施例中，當所述電源電壓Vep上升至所述閾值電壓時，所述高壓檢測單元31輸出的檢測控制信號可以為高電平；當所述電源電壓Vep下降至所述閾值電壓時，所述高壓檢測單元31輸出的檢測控制信號可以為低電平。電平移位單元32，適于接收所述檢測控制信號，在所述檢測控制信號的控制下輸出驅動信號。所述電平移位單元32的第一驅動電源為所述第二電壓、第二驅動電源為第三電壓，所述第三電壓小于所述第二電壓，在本實施例中，所述第三電壓為地線電壓。在對存儲器進行擦除操作時，在所述檢測控制信號的控制下，所述電平移位單元32輸出的驅動信號為所述第三電壓；擦除操作結束后，在所述檢測控制信號的控制下，所述電平移位單元32輸出的驅動信號為所述第二電壓。第一驅動單元33，包括第一 PMOS管Pl和第一 NMOS管NI，所述第一 PMOS管Pl和所述第一NMOS管NI的柵極相連并輸入所述驅動信號，所述第一PMOS管Pl的源極輸入所述第二電壓，漏極與所述第一 NMOS管NI的漏極連接并輸出所述第一偏置電壓biasl，所述第
一NMOS管NI的源極輸入所述第三電壓。所述第一 NMOS管NI為所述第一驅動單元33的下拉晶體管，在存儲器擦除操作結束后將所述第一偏置電壓biasl下拉至所述第三電壓。第二驅動單元34，包括第二 PMOS管P2和第二 NMOS管N2，所述第二 PMOS管P2和所述第二 NMOS管N2的柵極相連并輸入所述驅動信號，所述第二 PMOS管P2的源極輸入所述第二電壓，漏極與所述第二 NMOS管N2的漏極連接并輸出所述第二偏置電壓bias2，所述第
二NMOS管N2的源極輸入所述第三電壓。所述第二 NMOS管N2為所述第二驅動單元34的下拉晶體管，在存儲器擦除操作結束后將所述第二偏置電壓bias2下拉至所述第三電壓。所述第一 NMOS管NI的溝道寬長比大于所述第二 NMOS管N2的溝道寬長比，即所述第一 NMOS管NI為驅動能力強的晶體管，所述第二 NMOS管N2為驅動能力弱的晶體管。在本實施例中，所述第一 NMOS管NI的溝道寬度取值范圍為ΙΟμπΓδΟμπι，溝道長度為最小溝道長度，所述最小溝道長度根據(jù)半導體工藝確定，例如，0.13 μ m的半導體工藝，所述最小溝道長度就是0.13 μπι,Ο.18ym的半導體工藝，所述最小溝道長度就是0.18um。所述第二NMOS管N2的溝道寬度取值范圍為0.5 μ πΓ3 μ m，溝道長度取值范圍為I μ πΓ Ο μ m。需要說明的是，本實施方式中所述第一 NMOS管NI和所述第二 NMOS管N2的溝道長度和寬度取值可以根據(jù)實際需求 進行選定，故所述第一 NMOS管NI和所述第二 NMOS管N2的溝道長度和寬度取值不應作為對本發(fā)明的限定。為更好地對本發(fā)明的實施例進行理解，下面結合附圖對本發(fā)明技術方案行譯碼器的偏置電壓產生電路的工作原理進行說明。參考圖1，對存儲器進行擦除操作時，行譯碼器的電源電壓Vep由所述第二電壓上升至所述第一電壓。參考圖3所示的行譯碼器的偏置電壓產生電路，在所述電源電壓Vep上升的過程中，所述電平移位單元32在所述高壓檢測單元31輸出的檢測控制信號的控制下，輸出的驅動信號為所述第三電壓。在所述驅動信號的控制下，所述第一驅動單元33中的第一 PMOS管Pl導通、第一 NMOS管NI截止，輸出第一偏置電壓biasl ;所述第二驅動單元34中的第二 PMOS管P2導通、第二 NMOS管N2截止，輸出第二偏置電壓bias2。所述第一偏置電壓biasl和所述第二偏置電壓bias2均為所述第二電壓。繼續(xù)參考圖1，對于進行擦除操作的存儲單元，控制信號產生單元11輸入的第一控制信號A為低電平，第二控制信號B為高電平，因此，輸出的第三控制信號SEL為所述第一電壓，第四控制信號SELb被拉低至所述第一偏置電壓biasl，字線電壓輸出單元12的字線電壓輸出端WL輸出所述第一電壓至進行擦除操作的存儲單元連接的字線；對于不進行擦除操作的存儲單元，控制信號產生單元11輸入的第一控制信號A為高電平，第二控制信號B為低電平，因此，輸出的第三控制信號SEL被拉低至所述第一偏置電壓biasl，第四控制信號SELb為所述第一電壓,字線電壓輸出單兀12的字線電壓輸出端WL輸出所述第二偏置電壓bias2至不進行擦除操作的存儲單元連接的字線。需要說明的是，若不對行譯碼器的電源電壓Vep進行檢測，同時施加所述第一偏置電壓biasl和所述第二偏置電壓bias2，所述控制信號產生單元11輸出的第三控制信號SEL和第四控制信號SELb可能出現(xiàn)錯誤，導致存儲器無法進行正確的擦除。擦除操作結束后，行譯碼器的電源電壓Vep由所述第一電壓下降至所述第二電壓。在所述電源電壓Vep下降的過程中，所述電平移位單元32在所述高壓檢測單元31輸出的檢測控制信號的控制下，輸出的驅動信號為所述第二電壓。在所述驅動信號的控制下，所述第一驅動單元33中的第一 PMOS管Pl截止、第一 NMOS管NI導通，輸出的第一偏置電壓biasl被拉低至所述第三電壓；所述第二驅動單元34中的第二 PMOS管P2截止、第二 NMOS管N2導通，輸出的第二偏置電壓bias2也被拉低至所述第三電壓。由于所述第一 NMOS管NI為驅動能力強的晶體管，所述第二 NMOS管N2為驅動能力弱的晶體管，因此，所述第一偏置電壓biasl能夠很快地從所述第二電壓下降至所述第三電壓，保證行譯碼器中的所述控制信號產生單元11輸出正確的控制信號。而所述第二偏置電壓bias2可以緩慢地從所述第二電壓下降至所述第三電壓，流過所述第二 NMOS管N2的下拉電流小，減小了流入地線的峰值電流，從而減小存儲器的功率損耗。本發(fā)明技術方案還提供了一種存儲器，包括行譯碼器和存儲陣列，還包括圖3所示的行譯碼器的偏置電壓產生電路，所述行譯碼器的偏置電壓產生電路適于向所述行譯碼器提供第一偏置電壓和第二偏置電壓。所述行譯碼器可以為圖1所示，包括控制信號產生單元11和字線電壓輸出單元12，所述行譯碼器的偏置電壓產生電路適于提供所述第一偏置電壓biasl至所述控制信號產生單元11，提供所述第二偏置電壓bias2至所述字線電壓輸出單元12。綜上所述，本發(fā)明技術方案提供的行譯碼器的偏置電壓產生電路，在存儲器進行擦除操作時，通過兩個驅動單元分別輸出行譯碼器所需的第一偏置電壓和第二偏置電壓。兩個驅動單元分別使用驅動能力不同的下拉晶體管，即輸出所述第一偏置電壓的第一驅動單元的下拉晶體管使用驅動能力強的NMOS管，能夠在對存儲器進行擦除操作后快速放電，保證行譯碼器中的控制信號產生單元輸出邏輯正確的控制信號，因此能夠保證行譯碼器施加正確的字線操作電壓至與存儲單元連接的字線；輸出第二偏置電壓的第二驅動單元的下拉晶體管使用驅動能力弱的NMOS管，能夠在對存儲器進行擦除操作后緩慢放電，流過下拉晶體管的下拉電流小，減小了流入地線的峰值電流，因此能夠減小存儲器的功率損耗。本發(fā)明雖然已以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領域技術人員在不脫離本發(fā)明的精神和范圍內，都可以利用上述揭示的方法和技術內容對本發(fā)明技術方案做出可能的變動和修改，因此，凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬于本發(fā)明技術方案的保護范圍。
權利要求
1.一種行譯碼器的偏置電壓產生電路，適于向所述行譯碼器提供第一偏置電壓和第二偏置電壓，其特征在于，包括: 高壓檢測單元，適于檢測所述行譯碼器的電源電壓，輸出檢測控制信號，所述電源電壓在第一電壓和第二電壓之間變化，所述第一電壓大于所述第二電壓； 電平移位單元，適于接收所述檢測控制信號，在所述檢測控制信號的控制下輸出驅動信號; 第一驅動單元，包括第一 PMOS管和第一 NMOS管，所述第一 PMOS管和所述第一 NMOS管的柵極相連并輸入所述驅動信號，所述第一 PMOS管的源極輸入所述第二電壓，漏極與所述第一 NMOS管的漏極連接并輸出所述第一偏置電壓，所述第一 NMOS管的源極輸入第三電壓，所述第三電壓小于所述第二電壓； 第二驅動單元，包括第二 PMOS管和第二 NMOS管，所述第二 PMOS管和所述第二 NMOS管的柵極相連并輸入所述驅動信號，所述第二 PMOS管的源極輸入所述第二電壓，漏極與所述第二 NMOS管的漏極連接并輸出所述第二偏置電壓，所述第二 NMOS管的源極輸入所述第三電壓，所述第一 NMOS管的溝道寬長比大于所述第二 NMOS管的溝道寬長比。
2.根據(jù)權利要求1所述的行譯碼器的偏置電壓產生電路，其特征在于，所述第一NMOS管的溝道寬度取值范圍為10 μ πΓ50 μ m,溝道長度為最小溝道長度。
3.根據(jù)權利要求2所述的行譯碼器的偏置電壓產生電路，其特征在于，所述最小溝道長度根據(jù)半導體工藝確定。
4.根據(jù)要求I所述的行譯碼器的偏置電壓產生電路，其特征在于，所述第二NMOS管的溝道寬度取值范圍為0.5 μ πΓ3 μ m,溝道長度取值范圍為I μ πΓ Ο μ m。
5.根據(jù)權利要求1所述的行譯碼器的偏置電壓產生電路，其特征在于，所述電源電壓由電荷泵電路產生。
6.根據(jù)權利要求1所述的行譯碼器的偏置電壓產生電路，其特征在于，所述電平移位單元的第一驅動電源為所述第二電壓、第二驅動電源為所述第三電壓。
7.根據(jù)權利要求1所述的行譯碼器的偏置電壓產生電路，其特征在于，所述第三電壓為地線電壓。
8.一種存儲器，包括行譯碼器和存儲陣列，其特征在于，還包括權利要求1至7任一項所述的行譯碼器的偏置電壓 產生電路。
9.根據(jù)權利要求8所述的存儲器，其特征在于，所述行譯碼器包括控制信號產生單元和字線電壓輸出單元，所述行譯碼器的偏置電壓產生電路適于提供所述第一偏置電壓至所述控制信號產生單元，提供所述第二偏置電壓至所述字線電壓輸出單元。
全文摘要
一種行譯碼器的偏置電壓產生電路及存儲器，所述行譯碼器的偏置電壓產生電路適于向所述行譯碼器提供第一偏置電壓和第二偏置電壓。所述行譯碼器的偏置電壓產生電路包括高壓檢測單元，適于檢測所述行譯碼器的電源電壓，輸出檢測控制信號；電平移位單元，適于接收所述檢測控制信號，在所述檢測控制信號的控制下輸出驅動信號；第一驅動單元，在所述檢測控制信號的控制下提供所述第一偏置電壓；第二驅動單元，在所述檢測控制信號的控制下提供所述第二偏置電壓。本發(fā)明技術方案的行譯碼器的偏置電壓產生電路，通過兩個驅動單元分別輸出第一偏置電壓和第二偏置電壓，減小了對存儲器進行擦除操作過程中的功率損耗。
文檔編號G11C8/08GK103117085SQ20131003016
公開日2013年5月22日 申請日期2013年1月25日 優(yōu)先權日2013年1月25日
發(fā)明者胡劍, 楊光軍 申請人:上海宏力半導體制造有限公司