非易失性半導(dǎo)體存儲(chǔ)裝置制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種非易失性半導(dǎo)體存儲(chǔ)裝置，與傳統(tǒng)裝置相比，能夠更加靈活地設(shè)定向選中的存儲(chǔ)單元晶體管中累積電荷時(shí)的電壓。在非易失性半導(dǎo)體存儲(chǔ)裝置（1）中，向選中的存儲(chǔ)單元晶體管（115）中累積電荷時(shí)，由P型MOS晶體管（9b）施加高電壓作為寫(xiě)入阻止電壓、由N型MOS晶體管（15a）施加低電壓作為寫(xiě)入電壓，對(duì)選中的存儲(chǔ)單元晶體管（115）或非選中的存儲(chǔ)單元晶體管（116）施加電壓的任務(wù)，是由P型MOS晶體管（9b）和N型MOS晶體管（15a）分擔(dān)的，由此，能夠分別調(diào)整P型MOS晶體管（9b）和N型MOS晶體管（15a）各自的柵極電壓和源極電壓，能夠最終設(shè)定柵極基板間電壓為例如4[V]等。
【專(zhuān)利說(shuō)明】 非易失性半導(dǎo)體存儲(chǔ)裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種非易失性半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0002]目前，典型的非易失性半導(dǎo)體存儲(chǔ)裝置，如一種類(lèi)型的非易失性半導(dǎo)體存儲(chǔ)裝置已經(jīng)為人們所熟知，該類(lèi)型的半導(dǎo)體存儲(chǔ)裝置例如通過(guò)量子隧道效應(yīng)，向存儲(chǔ)單元晶體管的電荷累積層的內(nèi)部累積電荷，以便執(zhí)行數(shù)據(jù)寫(xiě)入過(guò)程(例如，參照專(zhuān)利文獻(xiàn)I)。實(shí)際上，如圖6所示，這種類(lèi)型的非易失性半導(dǎo)體存儲(chǔ)裝置100具有這樣的結(jié)構(gòu):高階位線(xiàn)IOlaUOlb和字線(xiàn)102a?102h以交叉方式配置，多個(gè)存儲(chǔ)單元晶體管103配置在關(guān)于高階位線(xiàn)101a、IOlb和字線(xiàn)102a?102h的矩陣的行和列內(nèi)。
[0003]在高階位線(xiàn)IOla上設(shè)置了多個(gè)第一半導(dǎo)體開(kāi)關(guān)104a和104c，每個(gè)第一半導(dǎo)體開(kāi)關(guān)104a、104c上分別連接一條低階位線(xiàn)105a、105c。此外，在這個(gè)示例性實(shí)施例中，另一高階位線(xiàn)IOlb上也同樣地設(shè)置了多個(gè)第一半導(dǎo)體開(kāi)關(guān)104b和104d，每個(gè)第一半導(dǎo)體開(kāi)關(guān)104b、104d上分別連接一條低階位線(xiàn)105b、105d。在這樣的非易失性半導(dǎo)體存儲(chǔ)裝置100中，每條低階位線(xiàn)105a、105b、105c、105d分別構(gòu)成了存儲(chǔ)塊106a、106b、106c、106d，每個(gè)存儲(chǔ)塊106a、106b、106c、106d都具有多個(gè)存儲(chǔ)單元晶體管103。
[0004]在這里，第一半導(dǎo)體開(kāi)關(guān)104a、104b、104c和104d是由N型MOS(金屬-氧化物-半導(dǎo)體，Metal-Oxide-Semiconductor)晶體管構(gòu)成的。進(jìn)一步地，例如，存儲(chǔ)塊106a的第一半導(dǎo)體開(kāi)關(guān)104a以其源極連接至高階位線(xiàn)101a，以其漏極連接至低階位線(xiàn)105a，并以其柵極連接至由另一存儲(chǔ)塊106b共享的第一選中的柵極線(xiàn)108a，該存儲(chǔ)塊106b沿行方向與存儲(chǔ)塊106a對(duì)齊。由此，通過(guò)這種配置方式，能夠通過(guò)共享的一條第一選中的柵極線(xiàn)108a，向圖6的上部區(qū)域的存儲(chǔ)塊106a和106b上配置的兩個(gè)第一半導(dǎo)體開(kāi)關(guān)104a和104b施加相等的預(yù)定柵極電壓。
[0005]另一方面，在圖6的下部區(qū)域，沿行方向?qū)R的兩個(gè)存儲(chǔ)塊106c和106d亦是如此，一條第一選中的柵極線(xiàn)108b連接到兩個(gè)第一半導(dǎo)體開(kāi)關(guān)104c和104d，通過(guò)這條共享的第一選中的柵極線(xiàn)108b，能夠向兩個(gè)第一半導(dǎo)體開(kāi)關(guān)104c和104d施加相等的預(yù)定柵極電壓。
[0006]除此以外，在高階源極線(xiàn)I IOa上設(shè)置了多個(gè)第二半導(dǎo)體開(kāi)關(guān)11 Ia和11 Ib，每個(gè)第二半導(dǎo)體開(kāi)關(guān)IllaUllb上分別連接一條低階源極線(xiàn)112a、112b。此外，另一高階源極線(xiàn)IlOb上也同樣地設(shè)置了多個(gè)第二半導(dǎo)體開(kāi)關(guān)lllc、llld，每個(gè)第二半導(dǎo)體開(kāi)關(guān)IllcUlld上分別連接一條低階源極線(xiàn)112c、112d。進(jìn)一步地,這些第二半導(dǎo)體開(kāi)關(guān)llla、lllb、lllc和Illd是由與第一半導(dǎo)體開(kāi)關(guān)104a、104b、104c和104d相同極性的N型MOS晶體管構(gòu)成的。
[0007]在這里，例如，存儲(chǔ)塊106a的第二半導(dǎo)體開(kāi)關(guān)Illa以其源極連接至高階源極線(xiàn)IlOa的同時(shí)，以其漏極連接至低階源極線(xiàn)112a，并以其柵極連接至上部區(qū)域內(nèi)的、沿行方向?qū)R的另一存儲(chǔ)塊106b所共享的第二選中的柵極線(xiàn)113a。這樣一來(lái)，能夠通過(guò)共享的一條第二選中的柵極線(xiàn)113a，向上部區(qū)域的不同的存儲(chǔ)塊106a和106b上設(shè)置的兩個(gè)第二半導(dǎo)體開(kāi)關(guān)Illa和Illb施加相等的預(yù)定柵極電壓。
[0008]另一方面，下部區(qū)域內(nèi)、沿行方向?qū)R的兩個(gè)存儲(chǔ)塊106c和106d亦是如此，一條第二選中的柵極線(xiàn)113b連接至兩個(gè)第二半導(dǎo)體開(kāi)關(guān)Illc和llld，通過(guò)這條共享的第二選中的柵極線(xiàn)113b，能夠向兩個(gè)第二半導(dǎo)體開(kāi)關(guān)Illc和Illd施加相等的預(yù)定柵極電壓。
[0009]進(jìn)一步地,例如,存儲(chǔ)塊106a上的每個(gè)存儲(chǔ)單元晶體管103,其一端連接至低階位線(xiàn)105a的同時(shí)，另一端連接至低階源極線(xiàn)112a，由此，各存儲(chǔ)單元晶體管103在低階位線(xiàn)105a和低階源極線(xiàn)112a之間相互并聯(lián)配置。由存儲(chǔ)塊106a以及沿行方向?qū)R的另一存儲(chǔ)塊106b共享的字線(xiàn)102a、102b、102c和102d，連接至存儲(chǔ)塊106a的存儲(chǔ)單元晶體管103的控制柵極。由此，例如，能夠通過(guò)共享的一條字線(xiàn)102a，向上部區(qū)域內(nèi)的存儲(chǔ)塊106a的一個(gè)存儲(chǔ)單元晶體管103以及在上部區(qū)域內(nèi)與存儲(chǔ)塊106a沿行方向?qū)R的另一存儲(chǔ)塊106b的一個(gè)存儲(chǔ)單元晶體管103施加相等的預(yù)定柵極電壓。
[0010]附帶說(shuō)一下，存儲(chǔ)單元晶體管103全都具有相同的結(jié)構(gòu):設(shè)置在按照預(yù)定間隔在半導(dǎo)體基板上形成的一端與另一端之間的溝槽區(qū)域，電荷累積層、層間絕緣層和控制柵極通過(guò)隧道絕緣層順序?qū)盈B在該半導(dǎo)體基板的溝槽區(qū)域上。這樣的存儲(chǔ)單元晶體管103是N溝槽型的，通過(guò)向控制柵極以及位于一端和另一端之間的區(qū)域施加電壓的方式，能夠向電荷累積層內(nèi)注入電荷從而實(shí)現(xiàn)數(shù)據(jù)寫(xiě)入，還能夠?qū)㈦姾衫鄯e層內(nèi)累積的電荷抽出從而實(shí)現(xiàn)數(shù)據(jù)擦除。
[0011]這種結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)裝置100，通過(guò)調(diào)節(jié)各個(gè)高階位線(xiàn)IOla和101b，高階源極線(xiàn)IlOa和110b，以及字線(xiàn)102a至102h上施加的電壓，同時(shí)控制第一半導(dǎo)體開(kāi)關(guān)104a至104d以及第二半導(dǎo)體開(kāi)關(guān)Illa至Illd的開(kāi)/關(guān)狀態(tài)，能夠在預(yù)定的一個(gè)存儲(chǔ)單元晶體管103中寫(xiě)入數(shù)據(jù)、從預(yù)定的一個(gè)存儲(chǔ)單元晶體管103中讀出數(shù)據(jù)、將存儲(chǔ)單元晶體管103中寫(xiě)入的數(shù)據(jù)擦除。
[0012]在圖6中，將位于存儲(chǔ)塊106a的第I行內(nèi)的存儲(chǔ)單元晶體管103設(shè)置為選中的存儲(chǔ)單元晶體管115，該晶體管用來(lái)寫(xiě)入數(shù)據(jù)，將除此以外的所有存儲(chǔ)單元晶體管103設(shè)置為非選中的存儲(chǔ)單元晶體管116，這些晶體管無(wú)法寫(xiě)入數(shù)據(jù)。
[0013]在這里值得注意的是，為了便于說(shuō)明，將配置有選中的存儲(chǔ)單元晶體管115的存儲(chǔ)塊106a稱(chēng)為選中的塊117，將僅配置有非選中的存儲(chǔ)單元晶體管116的存儲(chǔ)塊106b、106c、106d稱(chēng)為非選中的塊118。
[0014]實(shí)際上，在非易失性半導(dǎo)體存儲(chǔ)裝置100中，例如，當(dāng)僅向選中的塊117的第I列的選中的存儲(chǔ)單元晶體管115寫(xiě)入數(shù)據(jù)時(shí)，在多個(gè)字線(xiàn)102a至102h中，對(duì)連接至選中的存儲(chǔ)單元晶體管115的字線(xiàn)(以下稱(chēng)其為選中的字線(xiàn))120施加12[V]的高電壓，反之，在多個(gè)字線(xiàn)102a至102h中，對(duì)除此以外其他的選中的字線(xiàn)(以下稱(chēng)其為非選中的字線(xiàn))121施加4 [V]的低電壓。
[0015]進(jìn)一步地，此時(shí)，在非易失性半導(dǎo)體存儲(chǔ)裝置100中，向連接至選中的存儲(chǔ)單元晶體管115的高階位線(xiàn)(此處稱(chēng)其為選中的位線(xiàn))122施加0[V]的低電壓作為寫(xiě)入電壓，反之，向僅連接至非選中的存儲(chǔ)單元晶體管116的高階位線(xiàn)(此處稱(chēng)其為非選中的位線(xiàn))123施加8[V]的高電壓作為寫(xiě)入阻止電壓。更進(jìn)一步地，在該非易失性半導(dǎo)體存儲(chǔ)裝置100中，由連接至選中的塊117的第一選中的柵極線(xiàn)108a，向第一半導(dǎo)體開(kāi)關(guān)104a和104b施加比非選中的位線(xiàn)123的電壓高的、10 [V]的柵極電壓，反之，由第二選中的柵極線(xiàn)113a，向第二半導(dǎo)體開(kāi)關(guān)Illa和Illb施加O [V]的柵極電壓。
[0016]因此，在非易失性半導(dǎo)體存儲(chǔ)裝置100中，通過(guò)來(lái)自非選中的位線(xiàn)123的寫(xiě)入阻止電壓和來(lái)自第一選中的柵極線(xiàn)108a的柵極電壓，使位于非選中的位線(xiàn)123上的第一半導(dǎo)體開(kāi)關(guān)104b成為導(dǎo)通狀態(tài)，并且能夠向位于與選中的字線(xiàn)120交叉的非選中的位線(xiàn)123上的非選中的存儲(chǔ)單元晶體管116施加8[V]的寫(xiě)入阻止電壓。此時(shí)，第二半導(dǎo)體開(kāi)關(guān)111a、111b、Illc和Illd由高階源極線(xiàn)IIOa和IIOb施加O [V]的電壓，由第二選中的柵極線(xiàn)113a和113b施加O [V]的電壓，因此呈斷開(kāi)狀態(tài)，低階源極線(xiàn)112a、112b、112c和112d轉(zhuǎn)為浮空狀態(tài)(floating state)。
[0017]這樣一來(lái)，在位于選中的字線(xiàn)120和非選中的位線(xiàn)123相互交叉處的非選中的存儲(chǔ)單元晶體管Il6中，控制柵極和半導(dǎo)體基板間的電壓差減小，其結(jié)果是，不產(chǎn)生量子隧道效應(yīng)，從而不能夠向電荷累積層中注入電荷。
[0018]進(jìn)一步地，此時(shí)，通過(guò)來(lái)自選中的位線(xiàn)122的寫(xiě)入電壓和來(lái)自第一選中的柵極線(xiàn)108a的柵極電壓，使位于選中的位線(xiàn)122上的第一半導(dǎo)體開(kāi)關(guān)104a成為導(dǎo)通狀態(tài)，并且能夠向位于與選中的字線(xiàn)120交叉的選中的位線(xiàn)122上的選中的存儲(chǔ)單元晶體管115施加O [V]的寫(xiě)入電壓。因此，在位于選中的字線(xiàn)120和選中的位線(xiàn)122相互交叉處的選中的存儲(chǔ)單元晶體管115中，通過(guò)由選中的字線(xiàn)120施加寫(xiě)入柵極電壓，使控制柵極和半導(dǎo)體基板間的電壓差增大，其結(jié)果是，產(chǎn)生量子隧道效應(yīng)，從而能夠僅向選中的存儲(chǔ)單元晶體管115相關(guān)的電荷累積層中注入電荷。結(jié)果，在非易失性半導(dǎo)體存儲(chǔ)裝置100中，只有選中的存儲(chǔ)單元晶體管115能夠設(shè)置成數(shù)據(jù)寫(xiě)入狀態(tài)，當(dāng)向其電荷累積層中累積電荷時(shí)。
現(xiàn)有技術(shù)文獻(xiàn) 專(zhuān)利文獻(xiàn)
[0019]專(zhuān)利文獻(xiàn)I特開(kāi)平10-144807號(hào)公報(bào)

【發(fā)明內(nèi)容】

發(fā)明所要解決的問(wèn)題
[0020]然而，這種結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)裝置100具有如下缺陷:向選中的字線(xiàn)120上的非選中的存儲(chǔ)單元晶體管116施加來(lái)自非選中的位線(xiàn)123的寫(xiě)入阻止電壓時(shí)，由于第一半導(dǎo)體開(kāi)關(guān)104b由N型MOS晶體管構(gòu)成，為了使該第一半導(dǎo)體開(kāi)關(guān)104b成為導(dǎo)通狀態(tài)，必須由非選中的位線(xiàn)123施加比8[V]的寫(xiě)入阻止電壓高的、約為10[V]的柵極電壓，那么因此便不可避免地出現(xiàn)了電壓過(guò)高的問(wèn)題。
[0021]然后，由于該第一選中的柵極線(xiàn)108a不僅連接至非選中的位線(xiàn)123上的第一半導(dǎo)體開(kāi)關(guān)104b，還要連接至向選中的存儲(chǔ)單元晶體管115施加寫(xiě)入電壓的選中的位線(xiàn)122上的第一半導(dǎo)體開(kāi)關(guān)104a，因此，一個(gè)高到能夠使非選中的位線(xiàn)123上的第一半導(dǎo)體開(kāi)關(guān)104b達(dá)到導(dǎo)通狀態(tài)的、高為10[V]的柵極電壓，也將沒(méi)有變化地施加到選中的位線(xiàn)122上的第一半導(dǎo)體開(kāi)關(guān)104a上。
[0022]由此，向非選中的位線(xiàn)123上轉(zhuǎn)為導(dǎo)通狀態(tài)的第一半導(dǎo)體開(kāi)關(guān)104a施加的柵極電壓，和向選中的位線(xiàn)122上轉(zhuǎn)為導(dǎo)通狀態(tài)的第一半導(dǎo)體開(kāi)關(guān)104b施加的柵極電壓是同樣的，并具有相同的電壓值，因此，導(dǎo)致了如下缺陷:在向選中的存儲(chǔ)單元晶體管施加電荷時(shí)，難以執(zhí)行靈活的設(shè)置，比如分別地調(diào)整各柵極電壓，以便減小各柵極電壓的電壓值。
[0023]因此，本發(fā)明考慮到上述問(wèn)題，旨在提供一種非易失性半導(dǎo)體存儲(chǔ)裝置，其能夠進(jìn)一步降低向選中的存儲(chǔ)單元晶體管累積電荷時(shí)的電壓，并且與傳統(tǒng)裝置相比，該電壓能夠更為靈活地設(shè)置。
問(wèn)題的解決方案
[0024]為解決上述問(wèn)題，本發(fā)明的權(quán)利要求1公開(kāi)了一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括:施加有電荷累積電壓或電荷累積阻止電壓的多個(gè)存儲(chǔ)單元列配線(xiàn)；多個(gè)具有N溝槽型結(jié)構(gòu)的存儲(chǔ)單元晶體管，其配置在關(guān)于多個(gè)存儲(chǔ)單元列配線(xiàn)和多個(gè)字線(xiàn)的矩陣的行和列內(nèi)，所述非易失性半導(dǎo)體存儲(chǔ)裝置基于所述電荷累積電壓和施加至所述字線(xiàn)的電壓之間的電壓差，向多個(gè)存儲(chǔ)單元晶體管中的選中的存儲(chǔ)單元晶體管累積電荷，所述非易失性半導(dǎo)體存儲(chǔ)裝置包括:多個(gè)由P型MOS晶體管形成的第一半導(dǎo)體開(kāi)關(guān)，所述第一半導(dǎo)體開(kāi)關(guān)被提供給各自的存儲(chǔ)單元列配線(xiàn)；和多個(gè)由N型MOS晶體管形成的第二半導(dǎo)體開(kāi)關(guān)，所述第二半導(dǎo)體開(kāi)關(guān)被提供給各自的存儲(chǔ)單元列配線(xiàn)，其中，除所述選中的存儲(chǔ)單元晶體管以外，在非選中的存儲(chǔ)單元列配線(xiàn)上僅配置有非選中的存儲(chǔ)單元晶體管，所述第一半導(dǎo)體開(kāi)關(guān)通過(guò)第一柵極電壓配置為導(dǎo)通狀態(tài)，并向所述非選中的存儲(chǔ)單元晶體管施加所述電荷累積阻止電壓，然而，在配置有所述選中的存儲(chǔ)單元晶體管的選中的存儲(chǔ)單元列配線(xiàn)上，所述第二半導(dǎo)體開(kāi)關(guān)通過(guò)第二柵極電壓配置為導(dǎo)通狀態(tài)，并向所述選中的存儲(chǔ)單元晶體管施加所述電荷累積電壓。
發(fā)明的有益效果
[0025]根據(jù)本發(fā)明，在向選中的存儲(chǔ)單元晶體管累積電荷時(shí)，除了向非選中的存儲(chǔ)單元晶體管施加電荷累積阻止電壓的第一半導(dǎo)體開(kāi)關(guān)之外，還設(shè)置有與該第一半導(dǎo)體開(kāi)關(guān)極性相反的第二半導(dǎo)體開(kāi)關(guān)，通過(guò)第二柵極電壓使該第二半導(dǎo)體開(kāi)關(guān)配置為導(dǎo)通狀態(tài)，并向選中的存儲(chǔ)單元晶體管施加電荷累積電壓。相應(yīng)地，能夠分別地設(shè)定使第一半導(dǎo)體開(kāi)關(guān)達(dá)到導(dǎo)通狀態(tài)的第一柵極電壓和使第二半導(dǎo)體開(kāi)關(guān)達(dá)到導(dǎo)通狀態(tài)的第二柵極電壓，這樣一來(lái)，和傳統(tǒng)裝置相比，能夠更加靈活地設(shè)定向選中的存儲(chǔ)單元晶體管累積電荷時(shí)的電壓。
[0026]又，根據(jù)本發(fā)明，例如，使第一半導(dǎo)體開(kāi)關(guān)達(dá)到導(dǎo)通狀態(tài)的第一柵極電壓和使第二半導(dǎo)體開(kāi)關(guān)達(dá)到導(dǎo)通狀態(tài)的第二柵極電壓并不互相限制，能夠使第一半導(dǎo)體開(kāi)關(guān)和第二半導(dǎo)體開(kāi)關(guān)分別達(dá)到導(dǎo)通狀態(tài)而將電壓值分別降至盡可能低的值。由此，能夠減小每個(gè)導(dǎo)通狀態(tài)的第一半導(dǎo)體開(kāi)關(guān)的基板和柵極間的電壓差，以及每個(gè)導(dǎo)通狀態(tài)的第二半導(dǎo)體開(kāi)關(guān)的基板和柵極間的電壓差。因此，與傳統(tǒng)裝置相比，能夠使施加到各柵極絕緣膜的電場(chǎng)更加緩和(relax)。
[0027]又，根據(jù)本發(fā)明，將P型MOS晶體管用作第一半導(dǎo)體開(kāi)關(guān)，將N型MOS晶體管用作第二半導(dǎo)體開(kāi)關(guān)。因此，用于導(dǎo)通P型MOS晶體管的第一柵極電壓能夠得到抑制，從而低于具有相對(duì)高的電壓值的電荷累積阻止電壓。因此，與傳統(tǒng)裝置相比，能夠進(jìn)一步降低向選中的存儲(chǔ)單元晶體管累積電荷時(shí)的電壓。
附圖的簡(jiǎn)單說(shuō)明
[0028]圖1示出了根據(jù)第一實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置的電路排布構(gòu)成的電路圖。
圖2示出了根據(jù)第一實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置執(zhí)行數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)的各個(gè)位置的電壓值的電路圖。
圖3示出了非易失性半導(dǎo)體存儲(chǔ)裝置執(zhí)行數(shù)據(jù)讀取動(dòng)作時(shí)的各個(gè)位置的電壓值的電路圖。
圖4示出了非易失性半導(dǎo)體存儲(chǔ)裝置執(zhí)行數(shù)據(jù)擦除動(dòng)作時(shí)的各個(gè)位置的電壓值的電路圖。
圖5示出了在第一實(shí)施例的變形實(shí)現(xiàn)方式中執(zhí)行寫(xiě)入動(dòng)作時(shí)的各個(gè)位置的電壓值的電路圖。
圖6示出了傳統(tǒng)的非易失性半導(dǎo)體存儲(chǔ)裝置的電路排布的電路圖。
附圖標(biāo)記的說(shuō)明:
[0029]1、25非易失性半導(dǎo)體存儲(chǔ)裝置 2a、2b 存儲(chǔ)單元列配線(xiàn)
9a、9b、9c、9d P型MOS晶體管(第一半導(dǎo)體開(kāi)關(guān))
15a、15b、15c、15d N型MOS晶體管(第二半導(dǎo)體開(kāi)關(guān))
18a選中的存儲(chǔ)單元列配線(xiàn)
18b非選中的存儲(chǔ)單元列配線(xiàn)
102a至102h字線(xiàn)
103存儲(chǔ)單元晶體管
115選中的存儲(chǔ)單元晶體管
116非選中的存儲(chǔ)單元晶體管
【具體實(shí)施方式】
[0030]以下，基于附圖對(duì)本發(fā)明的示例性實(shí)施例進(jìn)行詳細(xì)描述。
[0031](I)第一實(shí)施例
(1-1)非易失性半導(dǎo)體存儲(chǔ)裝置的總體結(jié)構(gòu)
在圖1中，與圖6對(duì)應(yīng)的部分以相同的附圖標(biāo)記進(jìn)行標(biāo)示，通過(guò)附圖標(biāo)記I來(lái)表示本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置，其設(shè)置有多個(gè)存儲(chǔ)單元列配線(xiàn)2a、2b和多個(gè)字線(xiàn)102a至102h，多個(gè)存儲(chǔ)單元晶體管103配置在關(guān)于存儲(chǔ)單元列配線(xiàn)2a、2b和字線(xiàn)102a至102h的矩陣的行和列(row and column matrix)內(nèi)。在這里，由于兩個(gè)存儲(chǔ)單元列配線(xiàn)2a和2b具有相同的結(jié)構(gòu)，因此，為了便于描述，僅重點(diǎn)描述其中的一個(gè)存儲(chǔ)單元列配線(xiàn)，即存儲(chǔ)單元列配線(xiàn)2a，而省略關(guān)于另一個(gè)存儲(chǔ)單元列配線(xiàn)2b的描述。
[0032]實(shí)際上，該存儲(chǔ)單元列配線(xiàn)2a由位線(xiàn)4a和源極線(xiàn)5a構(gòu)成，并且具有在位線(xiàn)4a和源極線(xiàn)5a之間配置多個(gè)相互并聯(lián)的存儲(chǔ)單元晶體管103的結(jié)構(gòu)。`在這個(gè)示例性實(shí)施例中，位線(xiàn)4a由高階位線(xiàn)7a和兩個(gè)低階位線(xiàn)8a和8c構(gòu)成。在高階位線(xiàn)7a上設(shè)有多個(gè)P型MOS晶體管9a和9c，每個(gè)P型MOS晶體管9a和9c上分別連接有一條低階位線(xiàn)8a和8c。
[0033]值得注意的是，在圖1中，另一位線(xiàn)4b亦是如此，在高階位線(xiàn)7b上設(shè)置有多個(gè)P型MOS晶體管9b和9d，每個(gè)作為第一半導(dǎo)體開(kāi)關(guān)的P型MOS晶體管9b和9d上分別連接著一條低階位線(xiàn)8b和8d。這樣一來(lái)，在該非易失性半導(dǎo)體存儲(chǔ)裝置I中，兩條高階位線(xiàn)7a和7b配備有共計(jì)四條低階位線(xiàn)8a、8b、8c和8d,各條低階位線(xiàn)8a、8b、8c和8d分別形成了存儲(chǔ)塊10a、IObUOc和10d。這里，由各自的低階位線(xiàn)8a、8b、8c和8d分別形成的四個(gè)存儲(chǔ)塊10a、10b、IOc和IOd都具有相同的結(jié)構(gòu)。因此,為了便于描述，僅重點(diǎn)描述其中的一個(gè)存儲(chǔ)塊，即存儲(chǔ)塊10a，而省略關(guān)于其他的存儲(chǔ)塊IObUOc和IOd的描述。
[0034]與傳統(tǒng)的非易失性半導(dǎo)體存儲(chǔ)裝置100不同，本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置I的特點(diǎn)在于，在高階位線(xiàn)7a和7b以及低階位線(xiàn)8a、8b、8c和8d之間，沒(méi)有采用N型MOS晶體管，而是采用P型MOS晶體管9a、9b、9c和9d作為第一半導(dǎo)體開(kāi)關(guān)。例如，位于存儲(chǔ)塊IOa上的P型MOS晶體管9a，以其源極連接至高階位線(xiàn)7a的同時(shí)，以其漏極連接至低階位線(xiàn)8a，并以其柵極連接至在行方向上延伸的第一選中的柵極線(xiàn)108a。該第一選中的柵極線(xiàn)108a連接到P型MOS晶體管9a和％，其中，P型MOS晶體管9a和9b分別設(shè)置于上部區(qū)域內(nèi)在行方向上對(duì)齊的存儲(chǔ)塊IOa和IOb上。
[0035]這樣一來(lái)，通過(guò)一條共享的第一選中的柵極線(xiàn)108a，能夠?qū)⑴渲脼橄嗟鹊念A(yù)定柵極電壓施加到位于上部區(qū)域內(nèi)的不同存儲(chǔ)塊10a、IOb上的兩個(gè)P型MOS晶體管9a和9b上。進(jìn)一步地，在下部區(qū)域內(nèi)沿行方向?qū)R的兩個(gè)存儲(chǔ)塊IOc和IOd亦是如此，同樣地是把兩個(gè)P型MOS晶體管9c和9d連接至一條第一選中的柵極線(xiàn)108b，通過(guò)這條共享的第一選中的柵極線(xiàn)108b，向兩個(gè)P型MOS晶體管9c和9d施加配置為相等的預(yù)定柵極電壓。
[0036]另一方面，在這個(gè)示例性實(shí)施例中，構(gòu)成存儲(chǔ)單元列配線(xiàn)2a的一部分的源極線(xiàn)5a，由高階源極線(xiàn)12a和兩條低階源極線(xiàn)13a、13c構(gòu)成。高階源極線(xiàn)12a上設(shè)有多個(gè)N型MOS晶體管15a和15c，每個(gè)N型MOS晶體管15a和15c分別連接至一條低階源極線(xiàn)13a和13c0
[0037]值得注意的是，在圖1中，另一源極線(xiàn)5b亦是如此，在高階源極線(xiàn)12b上設(shè)置有多個(gè)N型MOS晶體管15b和15d，在作為第二半導(dǎo)體開(kāi)關(guān)的各N型MOS晶體管15b和15d上分別連接一條低階源極線(xiàn)13b和13d。在這個(gè)示例性實(shí)施例中，存儲(chǔ)單元列配線(xiàn)2a配置有全部沿列方向延伸的高階位線(xiàn)7a、低階位線(xiàn)8a、高階源極線(xiàn)12a和低階源極線(xiàn)13a，同時(shí)，多個(gè)沿行方向延伸的字線(xiàn)102a至102d與高階位線(xiàn)7a、低階位線(xiàn)8a、高階源極線(xiàn)12a和低階源極線(xiàn)13a呈交叉配置。
[0038]在這里，位于高階源極線(xiàn)12a和低階源極線(xiàn)13a之間，且配置為第二半導(dǎo)體開(kāi)關(guān)的N型MOS晶體管15a，以其源極連接至高階源極線(xiàn)12a的同時(shí)，以其漏極連接至低階源極線(xiàn)13a，并以其柵極連接至在行方向上延伸的第二選中的柵極線(xiàn)113a。該第二選中的柵極線(xiàn)113a連接至N型MOS晶體管15a和15b，其中，N型MOS晶體管15a和15b分別設(shè)置于在上部區(qū)域內(nèi)沿行方向?qū)R的存儲(chǔ)塊IOa和IOb上。
[0039]這樣一來(lái)，通過(guò)一條共享的第二選中的柵極線(xiàn)113a，能夠向設(shè)置于上部區(qū)域內(nèi)的不同的存儲(chǔ)塊IOa和IOb上的兩個(gè)N型MOS晶體管15a和15b施加配置為相等的預(yù)定柵極電壓。進(jìn)一步地，在下部區(qū)域內(nèi)沿行方向?qū)R的兩個(gè)存儲(chǔ)塊IOc和IOd亦是如此，同樣地是把兩個(gè)N型MOS晶體管15c和15d連接至一條第二選中的柵極線(xiàn)113b，通過(guò)這條共享的第二選中的柵極線(xiàn)113b，向兩個(gè)N型MOS晶體管15c和15d施加配置為相等的預(yù)定柵極電壓。
[0040]設(shè)置于位線(xiàn)4a和源極線(xiàn)5a之間的存儲(chǔ)單元晶體管103是N型MOS結(jié)構(gòu)的N溝槽型存儲(chǔ)單元晶體管。每個(gè)存儲(chǔ)單元晶體管103以其一端連接至低階位線(xiàn)8a的同時(shí)，以其另一端連接低階源極線(xiàn)13a，并以其柵極連接至例如字線(xiàn)102a。附帶說(shuō)一下，各存儲(chǔ)單元晶體管103都具有同樣的結(jié)構(gòu):在半導(dǎo)體基板上的一端與另一端之間設(shè)置有溝槽區(qū)域，并且，電荷累積層、層間絕緣層和控制柵極通過(guò)隧道絕緣層順序?qū)盈B在溝槽區(qū)域上。因此，通過(guò)向溝槽區(qū)域和控制柵極施加電壓，存儲(chǔ)單元晶體管103能夠配置為向電荷累積層內(nèi)累積電荷，或者提取出電荷累積層內(nèi)累積的電荷。
[0041]具有這種結(jié)構(gòu)的非易失性半導(dǎo)體存儲(chǔ)裝置I具有如下能力:通過(guò)僅向期望的一個(gè)存儲(chǔ)單元晶體管103的電荷累積層內(nèi)累積電荷來(lái)寫(xiě)入數(shù)據(jù)，從而完成數(shù)據(jù)寫(xiě)入動(dòng)作；讀取寫(xiě)入預(yù)定的一個(gè)存儲(chǔ)單元晶體管103中的數(shù)據(jù)；更進(jìn)一步地，通過(guò)從這樣的存儲(chǔ)單元晶體管103的電荷累積層中提取電荷來(lái)擦除數(shù)據(jù)。以下，按照順序?qū)Ψ且资园雽?dǎo)體存儲(chǔ)裝置I的數(shù)據(jù)寫(xiě)入動(dòng)作、數(shù)據(jù)讀取動(dòng)作和數(shù)據(jù)擦除動(dòng)作進(jìn)行說(shuō)明。
[0042]值得注意的是，在本發(fā)明示例性實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置I中，將數(shù)據(jù)寫(xiě)入狀態(tài)定義為向預(yù)定的一個(gè)存儲(chǔ)單元晶體管103的電荷累積層內(nèi)累積電荷的狀態(tài)，并且，通過(guò)將該電荷累積層內(nèi)累積的電荷提取出來(lái)、來(lái)實(shí)現(xiàn)數(shù)據(jù)的擦除。然而，本發(fā)明并不限于此，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，也可以將數(shù)據(jù)寫(xiě)入狀態(tài)定義為沒(méi)有電荷累積到預(yù)定的一個(gè)存儲(chǔ)單元晶體管103的電荷累積層內(nèi)的狀態(tài)，并且，通過(guò)向該電荷累積層內(nèi)累積電荷來(lái)實(shí)現(xiàn)數(shù)據(jù)的擦除。
[0043](1-2)非易失性半導(dǎo)體存儲(chǔ)裝置中的數(shù)據(jù)寫(xiě)入動(dòng)作
圖2與圖1、圖6對(duì)應(yīng)的部分以相同的附圖標(biāo)記進(jìn)行標(biāo)示，示出了在非易失性半導(dǎo)體存儲(chǔ)裝置I中各個(gè)位置處的電壓值，其中，將存儲(chǔ)塊IOa設(shè)置為選中的塊117 ;位于該選中的塊117的第I行的存儲(chǔ)單元晶體管103為選中的存儲(chǔ)單元晶體管115 ;將除此以外的所有的存儲(chǔ)塊IObUOc和IOd設(shè)置為非選中的塊118。
[0044]實(shí)際上，在該非易失性半導(dǎo)體存儲(chǔ)裝置I中，將連接至選中的存儲(chǔ)單元晶體管115的柵極的字線(xiàn)102a設(shè)置為選中的字線(xiàn)120，能夠向該選中的字線(xiàn)120施加12[V]的寫(xiě)入柵極電壓。進(jìn)一步地，在該非易失性半導(dǎo)體存儲(chǔ)裝置I中，對(duì)選中的塊117中除選中的字線(xiàn)120以外的其他非選中的字線(xiàn)121施加比寫(xiě)入柵極電壓低的、4[V]的寫(xiě)入柵極阻止電壓。
[0045]更進(jìn)一步地，此時(shí)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向存儲(chǔ)單元列配線(xiàn)18a，即:配置有選中的存儲(chǔ)單元晶體管115的存儲(chǔ)單元列配線(xiàn)(以下稱(chēng)其為選中的存儲(chǔ)單元列配線(xiàn))的高階源極線(xiàn)12a施加O [V]的寫(xiě)入電壓(電荷累積電壓)的同時(shí)，也可以向選中的存儲(chǔ)單元列配線(xiàn)18a的高階位線(xiàn)7a施加O [V]的電壓。而后，更進(jìn)一步地，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向存儲(chǔ)單元列配線(xiàn)18b，即:僅配置有非選中的塊118的存儲(chǔ)單元列配線(xiàn)(以下稱(chēng)其為非選中的存儲(chǔ)單元列配線(xiàn))的高階源極線(xiàn)12b施加8[V]的電壓的同時(shí)，還可以向非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b施加8 [V]的寫(xiě)入阻止電壓(電荷累積阻止電壓)。
[0046]除此以外，非易失性半導(dǎo)體存儲(chǔ)裝置I中，能夠向與位于同一行的選中的塊117(以下稱(chēng)其為選中的塊行)共享的第一選中的柵極線(xiàn)108a施加0[V]的P側(cè)柵極電壓(第一柵極電壓)。由此，在非選中的存儲(chǔ)單元列配線(xiàn)18b上，由高階位線(xiàn)施加8[V]的寫(xiě)入阻止電壓的P型MOS晶體管9a達(dá)到導(dǎo)通狀態(tài)。
[0047]這樣一來(lái)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，在非選中的存儲(chǔ)單元列配線(xiàn)18b上的P型MOS晶體管9b成為導(dǎo)通狀態(tài)，向與選中的字線(xiàn)120交叉的非選中的存儲(chǔ)單元列配線(xiàn)18b的低階位線(xiàn)8b，通過(guò)P型MOS晶體管9b施加8 [V]的寫(xiě)入阻止電壓。此時(shí)，在非選中的存儲(chǔ)單元列配線(xiàn)18b上，當(dāng)由高階源極線(xiàn)12b施加8[V]的電壓，并由第二選中的柵極線(xiàn)113a施加8 [V]的電壓時(shí)，N型MOS晶體管15b成為斷開(kāi)狀態(tài)，并且低階源極線(xiàn)13b的電勢(shì)將與低階位線(xiàn)8b的電勢(shì)相同。[0048]由此，對(duì)于非選中的存儲(chǔ)單元晶體管116，即:位于選中的字線(xiàn)120和非選中的存儲(chǔ)單元列配線(xiàn)18b的低階位線(xiàn)Sb相互交叉處的存儲(chǔ)單元晶體管而言，通過(guò)P型MOS晶體管9b向存儲(chǔ)單元晶體管116的一端施加來(lái)自非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b的8[V]的寫(xiě)入阻止電壓，向存儲(chǔ)單元晶體管116的柵極施加來(lái)自選中的字線(xiàn)120的高為12[V]的柵極電壓。因此，控制柵極與溝槽區(qū)域之間的電壓差減小，因而電荷在不發(fā)生量子隧道效應(yīng)的情況下，無(wú)法從溝槽區(qū)域注入電荷累積層內(nèi)。
[0049]由此，在本發(fā)明中，使用P型MOS晶體管9b作為第一半導(dǎo)體開(kāi)關(guān)。因此，與使用N型MOS晶體管的情況不同，即使由第一選中的柵極線(xiàn)108a施加比由高階位線(xiàn)7b向源極施加的8 [V]的寫(xiě)入阻止電壓還低的、O [V]的P側(cè)柵極電壓，該P(yáng)型MOS晶體管9b也能達(dá)到導(dǎo)通狀態(tài)。因此，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，將P型MOS晶體管9b用作向與選中的字線(xiàn)120交叉的非選中的存儲(chǔ)單元列配線(xiàn)18b的低階位線(xiàn)8b施加寫(xiě)入阻止電壓的開(kāi)關(guān)，能夠?qū)⒂糜趯?dǎo)通該P(yáng)型MOS晶體管9b的P側(cè)柵極電壓減少至低于寫(xiě)入阻止電壓，由此，能夠降低整個(gè)裝置的電壓。
[0050]進(jìn)一步地，此時(shí)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向在選中的塊行中所共享的第二選中的柵極線(xiàn)113a上施加8 [V]的電壓作為N側(cè)柵極電壓(第二柵極電壓)，該N側(cè)柵極電壓還可以施加到選中的存儲(chǔ)單元列配線(xiàn)18a的N型MOS晶體管15a的柵極上。選中的存儲(chǔ)單元列配線(xiàn)18a上的N型MOS晶體管15a由選中的存儲(chǔ)單元列配線(xiàn)18a的高階源極線(xiàn)12a向其源極施加0[V]的寫(xiě)入電壓，由第二選中的柵極線(xiàn)113a向其柵極施加8[V]的N側(cè)柵極電壓，從而成為導(dǎo)通狀態(tài)。
[0051 ] 這樣一來(lái)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，通過(guò)N型MOS晶體管15a，向與選中的字線(xiàn)120交叉的選中的存儲(chǔ)單元列配線(xiàn)18a的低階源極線(xiàn)13a，施加0[V]的寫(xiě)入電壓。此時(shí)，在選中的存儲(chǔ)單元列配線(xiàn)18a上，向P型MOS晶體管9a施加來(lái)自高階位線(xiàn)7a的O [V]的電壓、同時(shí)向該P(yáng)型MOS晶體管9a施加來(lái)自第一選中的柵極線(xiàn)108a的0[V]的電壓。因此，該P(yáng)型MOS晶體管9a成為斷開(kāi)狀態(tài)，且低階位線(xiàn)8a轉(zhuǎn)為浮空狀態(tài)。
[0052]因此，對(duì)于位于選中的字線(xiàn)120和選中的存儲(chǔ)單元列配線(xiàn)18a的低階源極線(xiàn)13a相互交叉處的選中的存儲(chǔ)單元晶體管115而言，由選中的字線(xiàn)120向其柵極施加12[V]的高電壓作為柵極電壓，且通過(guò)選中的存儲(chǔ)單元列配線(xiàn)18a上的N型MOS晶體管15a，向其另一端施加來(lái)自低階源極線(xiàn)13a的O [V]的寫(xiě)入電壓。因此，控制柵極和溝槽區(qū)域之間的電壓差增大，結(jié)果，產(chǎn)生量子隧道效應(yīng)，因而電荷能夠從溝槽區(qū)域注入到電荷累積層內(nèi)。
[0053]因此，通過(guò)本發(fā)明，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，要配置施加的寫(xiě)入阻止電壓，使P型MOS晶體管9b達(dá)到導(dǎo)通狀態(tài)。除此之外，還要配置施加的寫(xiě)入電壓，使N型MOS晶體管15a達(dá)到導(dǎo)通狀態(tài)。由此，能夠分別設(shè)置P側(cè)柵極電壓和N側(cè)柵極電壓，使其具有落入寫(xiě)入阻止電壓值與寫(xiě)入電壓值之間的電壓值，以便P型MOS晶體管9b和N型MOS晶體管15a能夠?qū)?，甚至還能夠設(shè)置為比傳統(tǒng)裝置更低的電壓值。
[0054]附帶說(shuō)一下，在位于只有非選中的塊118相互對(duì)齊的行(以下稱(chēng)其為非選中的塊行)上的非選中的塊118中，向由非選中的塊118所共享的第一選中的柵極線(xiàn)108b施加8[V]的P側(cè)柵極電壓，使連接至該第一選中的柵極線(xiàn)108b的所有的P型MOS晶體管9c和9d—律成為斷開(kāi)狀態(tài)。進(jìn)一步地，在位于非選中的塊行上的非選中的塊118中，向由非選中的塊118所共享的第二選中的柵極線(xiàn)113b施加0[V]的電壓，則所有連接至該第二選中的柵極線(xiàn)113b的N型MOS晶體管15c和15d —律成為斷開(kāi)狀態(tài)。
[0055]值得注意的是，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向非選中的塊行中的非選中的字線(xiàn)121分別地施加O [V]的電壓，而在非選中的塊行中的非選中的塊118上，不向各個(gè)非選中的存儲(chǔ)單元晶體管116施加電壓。因此，在所有的非選中的存儲(chǔ)單元晶體管116中不產(chǎn)生量子隧道效應(yīng)，則電荷不從溝槽區(qū)域向電荷累積層內(nèi)注入。
[0056]這樣一來(lái)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，通過(guò)僅向位于選中的字線(xiàn)120和選中的存儲(chǔ)單元列配線(xiàn)18a的低階源極線(xiàn)13a相互交叉處的選中的存儲(chǔ)單元晶體管115的電荷累積層內(nèi)累積電荷，來(lái)執(zhí)行數(shù)據(jù)的寫(xiě)入，同時(shí)，不向其他所有非選中的存儲(chǔ)單元晶體管116的電荷累積層內(nèi)累積電荷，由此防止數(shù)據(jù)的寫(xiě)入。
[0057]( 1-3)非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)讀取動(dòng)作
這里，在這樣的非易失性半導(dǎo)體存儲(chǔ)裝置I中，通過(guò)下述方式，能夠?qū)?xiě)入選中的存儲(chǔ)單元晶體管115中的數(shù)據(jù)讀取出來(lái)。附帶說(shuō)一下，在圖3中，與圖2對(duì)應(yīng)的部分以相同的附圖標(biāo)記進(jìn)行標(biāo)示，在下述描述中，將在非易失性半導(dǎo)體存儲(chǔ)裝置I的四個(gè)存儲(chǔ)塊10a、10b、IOc和IOd中，位于例如第I列第I行位置處的存儲(chǔ)塊IOa的第I行的存儲(chǔ)單元晶體管103，定義為用于讀出數(shù)據(jù)的讀出存儲(chǔ)單元晶體管20，將其余的所有存儲(chǔ)單元晶體管103定義為非讀出存儲(chǔ)單元晶體管21。
[0058]值得注意的是，在存儲(chǔ)塊10a、IObUOc和IOd中，將配置有讀出存儲(chǔ)單元晶體管20的存儲(chǔ)塊IOa稱(chēng)為讀出塊22a，而將其余的存儲(chǔ)塊IObUOc和IOd稱(chēng)為非讀出塊23。進(jìn)一步地，在這里，將配置有讀出存儲(chǔ)單元晶體管20的存儲(chǔ)單元列配線(xiàn)2a稱(chēng)為選中的存儲(chǔ)單元列配線(xiàn)(讀出存儲(chǔ)單元列配線(xiàn))18a。
[0059]實(shí)際上，在該非易失性半導(dǎo)體存儲(chǔ)裝置I中，能夠分別向選中的存儲(chǔ)單元列配線(xiàn)18a的高階源極線(xiàn)12a以及非選中的存儲(chǔ)單元列配線(xiàn)(非讀出存儲(chǔ)單元列配線(xiàn))18b的高階源極線(xiàn)12b施加2[V]的固定電壓，同時(shí)，還能夠向選中的存儲(chǔ)單元列配線(xiàn)18a的高階位線(xiàn)7a施加3[V]的預(yù)充電電壓。進(jìn)一步地，能夠向非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b施加2[V]的固定電壓。在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向與讀出塊22a所在的行(以下稱(chēng)其為讀出塊行)共享的第一選中的柵極線(xiàn)108a施加O [V]的P側(cè)柵極電壓。
[0060]換言之，對(duì)位于讀出塊22a上的P型MOS晶體管9a來(lái)說(shuō)，例如向其源極施加來(lái)自高階位線(xiàn)7a的3 [V]的預(yù)充電電壓，同時(shí)向其柵極施加來(lái)自第一選中的柵極線(xiàn)108a的O [V]的P側(cè)柵極電壓。結(jié)果，P型MOS晶體管9a能夠成為導(dǎo)通狀態(tài)。這樣一來(lái)，在讀出塊22a上，來(lái)自高階位線(xiàn)7a的3 [V]的預(yù)充電電壓通過(guò)P型MOS晶體管9a分別施加至低階位線(xiàn)8a，并且能夠向連接至各低階位線(xiàn)8a的存儲(chǔ)單元晶體管103的一端施加該預(yù)充電電壓。
[0061]此時(shí)，向讀出塊行上共享的第二選中的柵極線(xiàn)113a施加3[V]的N側(cè)柵極電壓。因此，對(duì)于讀出塊行中的各N型MOS晶體管15a來(lái)說(shuō)，由高階源極線(xiàn)12a向其源極施加2 [V]的固定電壓，同時(shí)，由第二選中的柵極線(xiàn)113a向其柵極施加3[V]的N側(cè)柵極電壓。結(jié)果，該N型MOS晶體管15a能夠成為導(dǎo)通狀態(tài)。這樣一來(lái)，在讀出塊22a上，通過(guò)N型MOS晶體管15a向低階源極線(xiàn)13a施加來(lái)自高階源極線(xiàn)12a的2 [V]的固定電壓,該固定電壓還能夠施加到連接至低階源極線(xiàn)13a的存儲(chǔ)單元晶體管103的其他端。
[0062]另一方面，能夠向連接至讀出存儲(chǔ)單元晶體管20的柵極的選中的字線(xiàn)120施加2 [V]的讀出柵極電壓，同時(shí)，能夠向除選中的字線(xiàn)120以外的其余非選中的字線(xiàn)121施加低于該讀出柵極電壓的、O [V]的讀出柵極阻止電壓。因此，對(duì)讀出存儲(chǔ)單元晶體管20來(lái)說(shuō)，來(lái)自高階位線(xiàn)7a的3 [V]的預(yù)充電電壓通過(guò)P型MOS晶體管9a施加至其一端，同時(shí)，來(lái)自高階源極線(xiàn)12a的2[V]的固定電壓通過(guò)N型MOS晶體管15a施加至其另一端，更進(jìn)一步地，還能夠向其施加來(lái)自選中的字線(xiàn)120的2[V]的讀出柵極電壓。
[0063]在這里，當(dāng)向讀出存儲(chǔ)單元晶體管20的電荷累積層內(nèi)累積電荷時(shí)，能夠在其中寫(xiě)入數(shù)據(jù)，該讀出存儲(chǔ)單元晶體管20由于受到電荷累積層內(nèi)累積的電荷的影響，即使向其控制柵極施加讀出柵極電壓，也仍處于斷開(kāi)狀態(tài)。相應(yīng)地，在高階位線(xiàn)7a上可維持3 [V]的預(yù)充電電壓不變。相比之下，當(dāng)沒(méi)有電荷累積到讀出存儲(chǔ)單元晶體管20的電荷累積層內(nèi)時(shí)，也沒(méi)有數(shù)據(jù)寫(xiě)入其中，因此不受電荷累積層內(nèi)的電荷的影響，通過(guò)向其控制柵極施加讀出柵極電壓，使該讀出存儲(chǔ)單元晶體管20成為導(dǎo)通狀態(tài)。相應(yīng)地，在高階位線(xiàn)7a上的3[V]的預(yù)充電電壓能夠根據(jù)流經(jīng)讀出存儲(chǔ)單元晶體管20的電流量而變化。
[0064]值得注意的是，這時(shí)，在只有非讀出塊23相對(duì)齊的行(以下稱(chēng)其為非讀出塊行)中，向各P型MOS晶體管9c和9d施加來(lái)自第一選中的柵極線(xiàn)108b的、與預(yù)充電電壓相等的3[V]的P側(cè)柵極電壓，由此，該P(yáng)型MOS晶體管9c和9d能夠達(dá)到斷開(kāi)狀態(tài)。這樣一來(lái)，在非讀出塊行上，來(lái)自高階位線(xiàn)7b和7b的3 [V]的預(yù)充電電壓受到P型MOS晶體管9c和9d的阻擋而斷開(kāi)。相應(yīng)地，該預(yù)充電電壓無(wú)法施加到配置在連接到P型MOS晶體管9c和9d的低階位線(xiàn)8c和8d上的非讀出存儲(chǔ)單元晶體管21上。
[0065]由此，要施加到高階位線(xiàn)7a上的預(yù)充電電壓能夠配置為僅施加到位于選中的存儲(chǔ)單元列配線(xiàn)18a上，且被規(guī)定為從中讀出數(shù)據(jù)的讀出存儲(chǔ)單元晶體管20上。值得注意的是，在非讀出塊行中，向第二選中的柵極線(xiàn)113b施加3[V]的N側(cè)柵極電壓。相應(yīng)地，N型MOS晶體管15c和15d成為導(dǎo)通狀態(tài)，向低階源極線(xiàn)13c施加來(lái)自高階源極線(xiàn)12a的沒(méi)有變化的固定電壓。
[0066]由此，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，通過(guò)測(cè)量高階位線(xiàn)7a的預(yù)充電電壓來(lái)確定是否有數(shù)據(jù)寫(xiě)入讀出存儲(chǔ)單元晶體管20，該預(yù)充電電壓根據(jù)讀出存儲(chǔ)單元晶體管20的電荷累積層內(nèi)是否累積有電荷而改變。
[0067]值得注意的是，在這個(gè)例子中描述了將預(yù)充電電壓設(shè)置為3[V]，并確定該預(yù)充電電壓是否由于有數(shù)據(jù)寫(xiě)入存儲(chǔ)單元晶體管，而相對(duì)于施加到源極的固定電壓降低的情況。然而，該預(yù)充電電壓不一定高于固定電壓。例如，通過(guò)將預(yù)充電電壓設(shè)置為0[V]、1[V]或其他多種電壓，并通過(guò)判斷該預(yù)充電電壓相對(duì)于固定電壓是否上升，也能夠判斷是否有數(shù)據(jù)寫(xiě)入讀出存儲(chǔ)單元晶體管20。
[0068]( 1-4)非易失性半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)擦除動(dòng)作
接下來(lái)，關(guān)于非易失性半導(dǎo)體存儲(chǔ)裝置I的數(shù)據(jù)擦除動(dòng)作作以下說(shuō)明。在圖4中，與圖1對(duì)應(yīng)的部分以相同的附圖標(biāo)記進(jìn)行標(biāo)示，該圖中除了非易失性半導(dǎo)體存儲(chǔ)裝置I的電路排布之外，還示出了在深N井DNW (圖未示)上形成分割井結(jié)構(gòu)(split well structure)的示意圖。
[0069]在非易失性半導(dǎo)體存儲(chǔ)裝置I中，位于上部區(qū)域內(nèi)沿行方向?qū)R的存儲(chǔ)塊IOa和IOb,以及位于下部區(qū)域內(nèi)沿行方向?qū)R的存儲(chǔ)塊IOc和10d，分別形成在不同的單元井結(jié)構(gòu)(unit well structures) Wl和W2內(nèi)。值得注意的是，由于單元井結(jié)構(gòu)Wl和W2具有相同的結(jié)構(gòu)，因此，下面重點(diǎn)描述其中的一個(gè)單元井結(jié)構(gòu)，即單元井結(jié)構(gòu)Wl。例如，在單元井結(jié)構(gòu)Wl中，存儲(chǔ)單元晶體管103和N型MOS晶體管15a和15b在一個(gè)單獨(dú)的P井PWl上形成，而P型MOS晶體管9a和9b在一個(gè)單獨(dú)的N井中形成。
[0070]這樣的非易失性半導(dǎo)體存儲(chǔ)裝置I能夠配置為對(duì)P井PWl和PW2的每個(gè)基板執(zhí)行擦除動(dòng)作。值得注意的是，在下文的描述中，將以擦除形成于上部區(qū)域內(nèi)的單元井結(jié)構(gòu)Wl上的存儲(chǔ)塊IOa和IOb中的數(shù)據(jù)，而保留形成于下部區(qū)域內(nèi)的單元井結(jié)構(gòu)W2上的存儲(chǔ)塊IOc和IOd中的數(shù)據(jù)不被擦除的情況進(jìn)行說(shuō)明。值得注意的是，將從中擦除數(shù)據(jù)的多個(gè)存儲(chǔ)塊IOa和IOb統(tǒng)稱(chēng)為擦除塊，而將保留其中的數(shù)據(jù)不被擦除的多個(gè)存儲(chǔ)塊IOc和IOd統(tǒng)稱(chēng)為非擦除塊。
[0071]在這種情況中，在擦除塊上，能夠向單元井結(jié)構(gòu)Wl的P井PWl施加9[V]的擦除電壓，同時(shí)也向N井NWl施加9[V]的電壓。進(jìn)一步地，在該擦除塊上，向共享的第一選中的柵極線(xiàn)108a施加9 [V]的P側(cè)柵極電壓，由此使P型MOS晶體管9a和9b成為斷開(kāi)狀態(tài)。更進(jìn)一步地，在該擦除塊上，向第二選中的柵極線(xiàn)113a施加O [V]的電壓，由此使N型MOS晶體管15a和15b也成為斷開(kāi)狀態(tài)。更進(jìn)一步地，能夠?qū)λ械淖志€(xiàn)102a至102d施加O [V]的柵極電壓。
[0072]由此，在該擦除塊上，因?yàn)閷?duì)P井PWl施加9 [V]的擦除電壓，且對(duì)與P井PWl相對(duì)方向的控制柵極施加o[v]的電壓，所以能夠使P井PWl的電壓高于控制柵極的電壓。這樣一來(lái)，在該擦除塊上，在存儲(chǔ)單元晶體管103的電荷累積層內(nèi)累積的電荷被吸引至施加了高電壓的P井PW1，進(jìn)而從該電荷累積層內(nèi)抽出。由此能夠?qū)?shù)據(jù)擦除。由此，能夠?qū)υ摬脸龎K進(jìn)行配置，使其將在P井PWl上形成的所有的存儲(chǔ)單元晶體管103中的數(shù)據(jù)統(tǒng)一擦除。
[0073]另一方面，在下部區(qū)域內(nèi)，保持?jǐn)?shù)據(jù)不被擦除的非擦除塊上，與擦除塊相類(lèi)似地，向第一選中的柵極線(xiàn)108b施加9 [V]的P側(cè)柵極電壓，從而使P型MOS晶體管9c和9d達(dá)到斷開(kāi)狀態(tài)；類(lèi)似地，向第二選中的柵極線(xiàn)113b施加O [V]的電壓，從而使N型MOS晶體管15c和15d也達(dá)到斷開(kāi)狀態(tài)；更進(jìn)一步地，能夠向所有的字線(xiàn)102e至102h施加0[V]的柵極電壓。除此以外，在該非擦除塊上，與擦除塊不同的是，能夠向P井PW2施加0[V]的擦除阻止電壓。
[0074]因此，在該非擦除塊上，存儲(chǔ)單元晶體管103的控制柵極和P井PW2之間不產(chǎn)生電壓差；存儲(chǔ)單元晶體管103的電荷累積層內(nèi)累積的電荷保持在不變狀態(tài)，且不被吸引到P井PW2側(cè)；由此，數(shù)據(jù)寫(xiě)入狀態(tài)得以維持。這樣一來(lái)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，通過(guò)調(diào)整P井PWl和PW2的電壓，能夠在所希望的擦除塊中擦除數(shù)據(jù)，同時(shí)，對(duì)于該擦除塊以外的非擦除塊中的數(shù)據(jù)能夠保持在不變狀態(tài)，且不被擦除。
[0075](1-5)動(dòng)作與效果
根據(jù)上述結(jié)構(gòu)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，將存儲(chǔ)單元晶體管103配置在關(guān)于多個(gè)存儲(chǔ)單元列配線(xiàn)2a和2b以及多個(gè)字線(xiàn)102a至102h的矩陣的行和列內(nèi)，根據(jù)預(yù)定的選中的字線(xiàn)120的電壓和預(yù)定的選中的存儲(chǔ)單元列配線(xiàn)18a的電壓之間的電壓差，能夠向位于選中的字線(xiàn)120和選中的存儲(chǔ)單元列配線(xiàn)18a相互交叉處的選中的存儲(chǔ)單元晶體管115中寫(xiě)入數(shù)據(jù)。
[0076]在這里，在根據(jù)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置I中，用于控制施加到存儲(chǔ)單元晶體管103的電壓的P型MOS晶體管9a、9b、9c和9d設(shè)置于存儲(chǔ)單元列配線(xiàn)2a和2b上。在向該存儲(chǔ)單元晶體管103中的選中的存儲(chǔ)單元晶體管115內(nèi)累積電荷，以便向選中的存儲(chǔ)單元晶體管115中寫(xiě)入數(shù)據(jù)時(shí)，通過(guò)非選中的存儲(chǔ)單元列配線(xiàn)18b向P型MOS晶體管9b施加寫(xiě)入阻止電壓，并通過(guò)P側(cè)柵極電壓以及施加到與選中的字線(xiàn)120相交叉的非選中的存儲(chǔ)單元晶體管116上的寫(xiě)入阻止電壓，來(lái)使該P(yáng)型MOS晶體管9b成為導(dǎo)通狀態(tài)。
[0077]此時(shí)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，將與根據(jù)P型MOS晶體管9b的閾值電壓IVthp I施加到非選中的存儲(chǔ)單元列配線(xiàn)18b上的寫(xiě)入阻止電壓相比，更低的P側(cè)柵極電壓施加至P型MOS晶體管％，能夠使該P(yáng)型MOS晶體管9b成為導(dǎo)通狀態(tài)。因此，能夠把P側(cè)柵極電壓設(shè)定得比寫(xiě)入阻止電壓還低，以此能夠謀求數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)的低電壓化。
[0078]進(jìn)一步地，在目前的非易失性半導(dǎo)體存儲(chǔ)裝置I中，將施加到第一選中的柵極線(xiàn)108a的P側(cè)柵極電壓調(diào)整到高于或等于施加到選中的存儲(chǔ)單元列配線(xiàn)18a的高階位線(xiàn)7a上的電壓值(這種情況下為O [V])。所以，通過(guò)使非選中的存儲(chǔ)單元列配線(xiàn)18b上的P型MOS晶體管9b導(dǎo)通，同時(shí)使選中的存儲(chǔ)單元列配線(xiàn)18a上的P型MOS晶體管9a斷開(kāi)，并進(jìn)一步通過(guò)降低該P(yáng)型MOS晶體管9a的基板和柵極之間的電壓差，來(lái)使柵極絕緣膜上施加的電場(chǎng)緩和。
[0079]更進(jìn)一步地，該非易失性半導(dǎo)體存儲(chǔ)裝置I中，用于控制施加到存儲(chǔ)單元晶體管103的電壓的N型MOS晶體管15a、15b、15c和15d，設(shè)置在除P型MOS晶體管9a、9b、9c和9d以外的存儲(chǔ)單元列配線(xiàn)2a和2b上。又，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，當(dāng)向選中的存儲(chǔ)單元晶體管115寫(xiě)入數(shù)據(jù)時(shí)，除了施加到P型MOS晶體管9b的P側(cè)柵極電壓以外，由第二選中的柵極線(xiàn)113a向N型MOS晶體管施加N側(cè)柵極電壓，使選中的存儲(chǔ)單元列配線(xiàn)的N型MOS晶體管由此達(dá)到導(dǎo)通狀態(tài)，于是由該N型MOS晶體管15a向選中的存儲(chǔ)單元晶體管115施加寫(xiě)入電壓。
[0080]由此，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，用于導(dǎo)通P型MOS晶體管9b的P側(cè)柵極電壓和用于導(dǎo)通N型MOS晶體管15a的N側(cè)柵極電壓，能夠在導(dǎo)通晶體管9b和15a的前提下分別設(shè)定為盡可能低的電壓值，這樣一來(lái)，與傳統(tǒng)裝置相比，能夠進(jìn)行更加靈活地設(shè)置，例如，能夠降低向選中的存儲(chǔ)單元晶體管115內(nèi)累積電荷時(shí)的電壓。
[0081]又，該非易失性半導(dǎo)體存儲(chǔ)裝置I中，對(duì)選中的存儲(chǔ)單元列配線(xiàn)18a上的N型MOS晶體管15a，由第二選中的柵極線(xiàn)113a單獨(dú)施加N側(cè)柵極電壓，采用這種配置，N側(cè)柵極電壓不受施加到P型MOS晶體管9a的P側(cè)柵極電壓的電壓值的限制，可將該N側(cè)柵極電壓調(diào)整為各種盡可能低的電壓，只要能夠?qū)ㄔ揘型MOS晶體管15a即可。該非易失性半導(dǎo)體存儲(chǔ)裝置I中，將施加到第二選中的柵極線(xiàn)113a的N側(cè)柵極電壓的電壓值調(diào)整為低于或等于施加到非選中的存儲(chǔ)單元列配線(xiàn)18b的高階源極線(xiàn)12b的電壓值(這種情況下為8[V])。因此,通過(guò)導(dǎo)通選中的存儲(chǔ)單元列配線(xiàn)18a上的N型MOS晶體管15a，同時(shí)斷開(kāi)非選中的存儲(chǔ)單元列配線(xiàn)18b上的N型MOS晶體管15b，并進(jìn)一步通過(guò)降低該N型MOS晶體管15b的基板和柵極之間的電壓差，來(lái)使該N型MOS晶體管15b的柵極絕緣膜上施加的電場(chǎng)緩和。
[0082]實(shí)際上，在本示例性實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置I中，在存儲(chǔ)塊IOa上，將P型MOS晶體管9a設(shè)置在高階位線(xiàn)7a和低階位線(xiàn)8a之間，同時(shí)，將N型MOS晶體管15a設(shè)置在高階源極線(xiàn)12a和低階源極線(xiàn)13a之間。
[0083]進(jìn)一步地，將各存儲(chǔ)塊10a、10b、IOc和IOd分別設(shè)置成上述結(jié)構(gòu)，那么，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，當(dāng)向選中的存儲(chǔ)單元晶體管115寫(xiě)入數(shù)據(jù)時(shí)，能夠由非選中的存儲(chǔ)單元列配線(xiàn)18b上的P型MOS晶體管9b通過(guò)低階位線(xiàn)8b向非選中的存儲(chǔ)單元晶體管116施加寫(xiě)入阻止電壓，此時(shí)該P(yáng)型MOS晶體管9b為導(dǎo)通狀態(tài)。又，與此同時(shí)，在選中的存儲(chǔ)單元列配線(xiàn)18a上，能夠由該N型MOS晶體管15a通過(guò)低階源極線(xiàn)13a向選中的存儲(chǔ)單元晶體管115施加寫(xiě)入電壓，此時(shí)該N型MOS晶體管15a為導(dǎo)通狀態(tài)。
[0084]在這里，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向選中的字線(xiàn)120施加標(biāo)注為Vwi的12[V]的寫(xiě)入柵極電壓，同時(shí)向非選中的字線(xiàn)121施加標(biāo)注為Vw2的4[V]的寫(xiě)入柵極阻止電壓。因此，將電壓條件設(shè)定為Vw1- Vff2 < 9[V]，將由字線(xiàn)102a至102h的外圍電路控制的電壓差設(shè)置為小于9 [V]。因此，外圍電路上所采用的各個(gè)MOS晶體管(圖未示)中所包含的柵極絕緣層的厚度可以低于13[nm]，從而不必在外圍電路上采用具有大厚度的柵極絕緣層的特殊MOS晶體管。
[0085]又，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b施加標(biāo)注為Vbi的8[V]的寫(xiě)入阻止電壓，同時(shí)向選中的存儲(chǔ)單元列配線(xiàn)18a的高階位線(xiàn)7a施加標(biāo)注為Vb2的O [V]的寫(xiě)入電壓，因此，將電壓條件設(shè)定為Vb1- Vb2 < 9 [V]，將由高階位線(xiàn)7a和7b的外圍電路控制的電壓差設(shè)置為小于9[V]。因此，外圍電路上所采用的各個(gè)MOS晶體管(圖未示)中所包含的柵極絕緣層的厚度可以低于13 [nm]，從而不必在外圍電路上采用具有大厚度的柵極絕緣層的特殊MOS晶體管。
[0086]又，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b施加標(biāo)注為Vb2的8 [V]的寫(xiě)入阻止電壓，并調(diào)整P型MOS晶體管9a的柵極電壓，由此，將P型MOS晶體管9b的柵極基板間電壓(gate-to-substrate voltage) Vew設(shè)置得低于寫(xiě)入阻止電壓，因此，能夠?qū)㈦妷簵l件設(shè)定為Vb2 > Vffl。由此，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，能夠抑制施加到P型MOS晶體管9b的電壓，從而在P型MOS晶體管9b的柵極和半導(dǎo)體基板之間形成膜厚度小于13[nm]的柵極絕緣層。
[0087]在這里，當(dāng)施加到P型MOS晶體管9a和9b的柵極電壓為7V，且其中的基板電壓都設(shè)置為8V，從而使該P(yáng)型MOS晶體管9a和9b成為導(dǎo)通狀態(tài)時(shí)，該P(yáng)型MOS晶體管9a和9b的柵極基板間電壓成為IV，從而能夠顯著降低施加到P型MOS晶體管9a和9b的柵極絕緣膜的電場(chǎng)。同樣地，當(dāng)施加到N型MOS晶體管15a和15b的柵極電壓為IV，且其中的基板電壓都設(shè)置為0V，從而使N型MOS晶體管15a和15b成為導(dǎo)通狀態(tài)時(shí)，N型MOS晶體管15a和15b的柵極基板間電壓成為IV，從而能夠顯著降低施加到N型MOS晶體管15a和15b的柵極絕緣膜的電場(chǎng)。結(jié)果，能夠顯著提升柵極絕緣膜的可靠性。由此，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，能夠抑制施加到N型MOS晶體管15a和15b的電壓，所以，能夠在N型MOS晶體管15a的柵極和半導(dǎo)體基板之間，形成膜厚度小于13[nm]的柵極絕緣膜。
[0088]換言之，就傳統(tǒng)裝置來(lái)說(shuō)，無(wú)論是由N型MOS晶體管來(lái)施加寫(xiě)入電壓和寫(xiě)入阻止電壓，或者是由P型MOS晶體管來(lái)施加寫(xiě)入電壓和寫(xiě)入阻止電壓，都不能獲得這樣顯著的電場(chǎng)緩和。與之相對(duì)的，在本發(fā)明中，將P型MOS晶體管和N型MOS晶體管組合使用，則有助于顯著提高柵極絕緣膜的可靠性。
[0089]值得注意的是，在圖4所示的擦除動(dòng)作中，示出了向第二選中的柵極線(xiàn)113a施加O [V]的電壓，由此將N型MOS晶體管15a和15b的柵極電壓設(shè)置為O [V]的情況。然而，由于擦除塊上的P井PWl為9 [V]，因此，在N型MOS晶體管15a和15b中形成的柵極電壓高于O [V]，故能使N型MOS晶體管15a和15b的柵極基板間電壓降低，由此能夠減弱施加到N型MOS晶體管15a和15b的柵極絕緣膜的電場(chǎng)。為此，例如，也可以向第二選中的柵極線(xiàn)113a施加4 [V]等電壓。
[0090]根據(jù)上述結(jié)構(gòu)，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，配置有P型MOS晶體管％，該P(yáng)型MOS晶體管9b通過(guò)P側(cè)柵極電壓進(jìn)行導(dǎo)通和斷開(kāi)，并被配置為在向選中的存儲(chǔ)單元晶體管115內(nèi)累積電荷時(shí)，向非選中的存儲(chǔ)單元晶體管116施加寫(xiě)入阻止電壓，除此之外，還配置有N型MOS晶體管15a，該N型MOS晶體管15a通過(guò)N側(cè)柵極電壓進(jìn)行導(dǎo)通和斷開(kāi)，并且，該N型MOS晶體管15a的極性與該P(yáng)型MOS晶體管9b的極性相反。
[0091]因此，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，用于導(dǎo)通P型MOS晶體管9b的P側(cè)柵極電壓和用于導(dǎo)通N型MOS晶體管15a的N側(cè)柵極電壓能夠分別進(jìn)行調(diào)整，從而能夠更加靈活地設(shè)置向選中的存儲(chǔ)單元晶體管115內(nèi)累積電荷時(shí)的電壓，例如，通過(guò)將P側(cè)柵極電壓和N側(cè)柵極電壓分別地設(shè)定為能夠?qū)≒型MOS晶體管9a和N型MOS晶體管15a的盡可能低的電壓值，從而與傳統(tǒng)裝置相比，降低了電壓。
[0092]進(jìn)一步地，在該非易失性半導(dǎo)體存儲(chǔ)裝置I中，當(dāng)P型MOS晶體管9b導(dǎo)通時(shí)，寫(xiě)入阻止電壓通過(guò)該P(yáng)型MOS晶體管9b施加到與選中的字線(xiàn)120相交叉的非選中的存儲(chǔ)單元晶體管116上。因此，能夠?qū)?dǎo)通P型MOS晶體管9b時(shí)的P側(cè)柵極電壓進(jìn)行抑制，使該P(yáng)側(cè)柵極電壓低于寫(xiě)入阻止電壓。由此，與傳統(tǒng)裝置相比，能夠顯著降低向選中的存儲(chǔ)單元晶體管115內(nèi)累積電荷時(shí)的電壓。
[0093]更進(jìn)一步地，在非易失性半導(dǎo)體存儲(chǔ)裝置I中，向選中的存儲(chǔ)單元列配線(xiàn)18a施加寫(xiě)入電壓的N型MOS晶體管15a的N側(cè)柵極電壓以及P側(cè)柵極電壓，能夠分別調(diào)整為各種低電壓。
[0094]由此，在該非易失性半導(dǎo)體存儲(chǔ)裝置I中，在向選中的存儲(chǔ)單元晶體管115內(nèi)累積電荷時(shí)，通過(guò)P型MOS晶體管9b施加高電壓作為寫(xiě)入阻止電壓，并通過(guò)N型MOS晶體管15a施加低電壓作為寫(xiě)入電壓，由此，向選中的存儲(chǔ)單元晶體管115或非選中的存儲(chǔ)單元晶體管116施加電壓的任務(wù)是由P型MOS晶體管9b和N型MOS晶體管15a分別承擔(dān)的。因此，能夠分別調(diào)整P型MOS晶體管9b和N型MOS晶體管15a各自的柵極電壓和源極電壓，最終將柵極基板間電壓抑制為低電壓。
[0095]值得注意的是，在上述示例性實(shí)施例中，描述了存儲(chǔ)單元列配線(xiàn)2a中的高階位線(xiàn)7a、低階位線(xiàn)8a、高階源極線(xiàn)12a和低階源極線(xiàn)13a全部沿列方向配置的情況。然而，本發(fā)明不限于此，例如在與高階位線(xiàn)7a、低階位線(xiàn)8a、低階源極線(xiàn)13a垂直的行方向上配置高階源極線(xiàn)的存儲(chǔ)單元列配線(xiàn)等，按照存儲(chǔ)單元晶體管103、P型MOS晶體管9a和N型MOS晶體管15a的配置狀況，將這些高階位線(xiàn)7a、低階位線(xiàn)8a、高階源極線(xiàn)12a和低階源極線(xiàn)13a在列方向或行方向上適當(dāng)配置的、各種存儲(chǔ)單元列配線(xiàn)皆可適用。
[0096]( 1-6)第一實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置的寫(xiě)入動(dòng)作的變形例
值得注意的是，在上述示例性實(shí)施例的描述過(guò)程中，將非易失性半導(dǎo)體存儲(chǔ)裝置配置為下述情況:在向選中的存儲(chǔ)單元晶體管內(nèi)寫(xiě)入數(shù)據(jù)時(shí)，在N型MOS晶體管上，施加大于或等于Vbi+ I Vthn I (Vbi為選中的存儲(chǔ)單元列配線(xiàn)的電壓(寫(xiě)入電壓)，Vthn為N型MOS晶體管的閾值電壓)的N側(cè)柵極電壓；在P型MOS晶體管上，施加小于或等于Vb2 — I Vthp I (Vb2為非選中的存儲(chǔ)單元列配線(xiàn)的電壓(寫(xiě)入阻止電壓)，Vthp為P型MOS晶體管的閾值電壓)的P側(cè)柵極電壓。將這里的非易失性半導(dǎo)體存儲(chǔ)裝置配置為:在N型MOS晶體管15a上，施加大于或等于Vbi十I Vthn I的、8[V]的N側(cè)柵極電壓；在P型MOS晶體管9b上，施加小于或等于Vb2 — I Vthp I的、0[V]的P側(cè)柵極電壓。然而，但本發(fā)明不限于此，只要滿(mǎn)足施加至N型MOS晶體管的N側(cè)柵極電壓大于或等于Vbi十I Vthn I，且施加至P型MOS晶體管的P側(cè)柵極電壓小于或等于Vb2 — I Vthp I，其他各種電壓值的N側(cè)柵極電壓和P側(cè)柵極電壓亦可施加。
[0097]又，在上述示例性實(shí)施例中，是按下述情況進(jìn)行描述的:向選中的存儲(chǔ)單元晶體管內(nèi)累積電荷時(shí)的關(guān)系式為Vw1- Vff2 < 9[V] (Vffl為選中的字線(xiàn)的累積柵極電壓、Vff2為非選中的字線(xiàn)的累積柵極阻止電壓)，并且，通過(guò)向選中的字線(xiàn)120施加作為Vwi的、12[V]的寫(xiě)入柵極電壓，向非選中的字線(xiàn)121施加作為Vw2的、4[V]的寫(xiě)入柵極阻止電壓，來(lái)滿(mǎn)足Vwi和Vw2之間的電壓差小于9[V]的條件。但本發(fā)明不限于此，只要滿(mǎn)足上述Vwi — Vw2 <9[V]的條件，亦可將對(duì)選中的字線(xiàn)和非選中的字線(xiàn)施加的電壓設(shè)定為各種電壓值。
[0098]又，在上述示例性實(shí)施例中，是按下述情況進(jìn)行描述的:向選中的存儲(chǔ)單元晶體管內(nèi)累積電荷時(shí)的關(guān)系式為Vb1- Vb2 < 9 [V] (Vbi為選中的存儲(chǔ)單元列配線(xiàn)的電荷累積電壓，Vb2為非選中的存儲(chǔ)單元列配線(xiàn)的電荷累積阻止電壓)，并且，通過(guò)向非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b施加作為Vbi的、8[V]的寫(xiě)入阻止電壓，并向選中的存儲(chǔ)單元列配線(xiàn)18a的高階位線(xiàn)7a施加作為Vb2的、O [V]的寫(xiě)入電壓，來(lái)滿(mǎn)足Vbi和Vb2之間的電壓差小于9[V]的條件。但本發(fā)明不限于此，只要滿(mǎn)足上述Vbi — Vb2 <9[V]的條件，亦可將對(duì)選中的存儲(chǔ)單元列配線(xiàn)18a和非選中的存儲(chǔ)單元列配線(xiàn)18b施加的電壓設(shè)定為各種電壓值。
[0099]又，在上述示例性實(shí)施例中，是按下述情況進(jìn)行描述的:在向選中的存儲(chǔ)單元晶體管內(nèi)累積電荷時(shí)，向非選中的存儲(chǔ)單元列配線(xiàn)的源極線(xiàn)施加電壓，其中，將施加到非選中的存儲(chǔ)單元列配線(xiàn)的源極線(xiàn)的電壓的電壓值設(shè)置為小于施加到非選中的存儲(chǔ)單元列配線(xiàn)的位線(xiàn)的電壓的電壓值，大于或等于從施加到N型MOS晶體管的N側(cè)柵極電壓中減去N型MOS晶體管的閾值電壓Vthn后得到的電壓值。但本發(fā)明不限于此，例如，也可以將非易失性半導(dǎo)體存儲(chǔ)裝置配置為滿(mǎn)足下述任意條件:在向選中的存儲(chǔ)單元晶體管內(nèi)累積電荷時(shí)，向選中的存儲(chǔ)單元列配線(xiàn)的位線(xiàn)施加電壓，且將該電壓的電壓值設(shè)置為大于施加到選中的存儲(chǔ)單元列配線(xiàn)的源極線(xiàn)的電壓的電壓值，小于或等于將施加到P型MOS晶體管的P側(cè)柵極電壓與該P(yáng)型MOS晶體管的閾值電壓Vthp相加后得到的電壓值；在向選中的存儲(chǔ)單元晶體管內(nèi)累積電荷時(shí)，將非選中的存儲(chǔ)單元列配線(xiàn)的源極線(xiàn)設(shè)置為開(kāi)路狀態(tài)；以及，在向選中的存儲(chǔ)單元晶體管內(nèi)累積電荷時(shí)，將選中的存儲(chǔ)單元列配線(xiàn)的位線(xiàn)設(shè)置為開(kāi)路狀態(tài)。
[0100](1-6-1)第一變形例的寫(xiě)入動(dòng)作
例如，在圖5中，與圖2對(duì)應(yīng)的部分以相同的附圖標(biāo)記進(jìn)行標(biāo)示，非易失性半導(dǎo)體存儲(chǔ)裝置25在數(shù)據(jù)寫(xiě)入時(shí)，使非選中的存儲(chǔ)單元列配線(xiàn)18b的P型MOS晶體管9b達(dá)到導(dǎo)通狀態(tài)的P側(cè)柵極電壓的電壓值以及使選中的存儲(chǔ)單元列配線(xiàn)18a的N型MOS晶體管15a達(dá)到導(dǎo)通狀態(tài)的N側(cè)柵極電壓的電壓值是與上述非易失性半導(dǎo)體存儲(chǔ)裝置I不同的。
[0101]附帶說(shuō)一下，與圖2相類(lèi)似地，例如，圖5示出了將位于第I列第I行的塊設(shè)置為選中的塊117，僅將該選中的塊117的第I行的存儲(chǔ)單元晶體管103設(shè)置為選中的存儲(chǔ)單元晶體管115，并將其他塊設(shè)置為非選中的塊118時(shí)，各位置處的電壓。
[0102]實(shí)際上，當(dāng)執(zhí)行數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)，在非易失性半導(dǎo)體存儲(chǔ)裝置25中，能夠在選中的塊行共享的第一選中的柵極線(xiàn)108a上施加小于8[V]的P側(cè)柵極電壓。在這里，該P(yáng)側(cè)柵極電壓Vep的小于8 [V]的電壓值是根據(jù)施加到非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b的8[V]的寫(xiě)入阻止電壓，以及非選中的存儲(chǔ)單元列配線(xiàn)18b的P型MOS晶體管9b的閾值電壓Vthp而設(shè)定的，并且，該P(yáng)側(cè)柵極電壓Vep的小于8 [V]的電壓值(例如7 [V])還是根據(jù)該P(yáng)型MOS晶體管9b的導(dǎo)通條件，S卩，寫(xiě)入阻止電壓8[V] -1 Vthp I > Vep的條件而設(shè)定的。
[0103]由非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b向漏極施加8 [V]的寫(xiě)入阻止電壓的P型MOS晶體管％，因被施加了小于8[V]的P側(cè)柵極電壓Vep而成為導(dǎo)通狀態(tài)，該8[V]的寫(xiě)入阻止電壓能夠施加到與選中的字線(xiàn)120相交叉的非選中的存儲(chǔ)單元列配線(xiàn)18b的低階位線(xiàn)Sb上。此時(shí)，對(duì)非選中的存儲(chǔ)單元列配線(xiàn)18b而言，由高階源極線(xiàn)12b向N型MOS晶體管15b施加8[V]的電壓，同時(shí)由第二選中的柵極線(xiàn)113a向該N型MOS晶體管15b施加I [V]的電壓，由此，該N型MOS晶體管15b成為斷開(kāi)狀態(tài)，且低階源極線(xiàn)13b成為與低階位線(xiàn)8b相同的電勢(shì)。
[0104]因此，對(duì)位于選中的字線(xiàn)120和非選中的存儲(chǔ)單元列配線(xiàn)18b的低階位線(xiàn)Sb相互交叉處的非選中的存儲(chǔ)單元晶體管116而言，由非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b通過(guò)P型MOS晶體管9b向其一端施加8[V]的寫(xiě)入阻止電壓，盡管由選中的字線(xiàn)120向其控制柵極施加12[V]的高電壓作為柵極電壓。因此，控制柵極和溝槽區(qū)域間的電壓差減小，不產(chǎn)生量子隧道效應(yīng)，不從溝槽區(qū)域向電荷累積層注入電荷。
[0105]又，此時(shí)，在非易失性半導(dǎo)體存儲(chǔ)裝置25中，能夠在選中的塊行共享的第二選中的柵極線(xiàn)113a上施加大于0[V]的N側(cè)柵極電壓。這里，該大于0[V]的N側(cè)柵極電壓VeN，是根據(jù)施加到選中的存儲(chǔ)單元列配線(xiàn)18a的高階源極線(xiàn)12a的0[V]的寫(xiě)入電壓，以及該選中的存儲(chǔ)單元列配線(xiàn)18a的N型MOS晶體管15a的閾值電壓Vthn而設(shè)定的電壓值，并且，該電壓值(例如1[V])還是根據(jù)該N型MOS晶體管15a的導(dǎo)通條件，S卩，寫(xiě)入阻止電壓0[V] + IVthn I < Vffl的條件而設(shè)定的。
[0106]由選中的存儲(chǔ)單元列配線(xiàn)18a的高階源極線(xiàn)12a向其源極施加0[V]的寫(xiě)入電壓的N型MOS晶體管15a，在施加有大于O [V]的N側(cè)柵極電壓VeN時(shí)成為導(dǎo)通狀態(tài)，并且，能夠?qū)εc選中的字線(xiàn)120交叉的選中的存儲(chǔ)單元列配線(xiàn)18a的低階源極線(xiàn)13a施加O [V]的寫(xiě)入電壓。此時(shí)，對(duì)選中的存儲(chǔ)單元列配線(xiàn)18a而言，由高階位線(xiàn)7a向P型MOS晶體管9a施加O [V]的電壓，由第一選中的柵極線(xiàn)108a向P型MOS晶體管9a施加7 [V]的電壓，所以，該P(yáng)型MOS晶體管9a成為斷開(kāi)狀態(tài)，低階位線(xiàn)8a達(dá)到與施加了寫(xiě)入電壓的低階源極線(xiàn)13a相同的電勢(shì)。
[0107]這樣一來(lái)，對(duì)位于選中的字線(xiàn)120和選中的存儲(chǔ)單元列配線(xiàn)18a的低階源極線(xiàn)13a相互交叉處的選中的存儲(chǔ)單元晶體管115而言，由選中的字線(xiàn)120向其控制柵極施加12 [V]的高電壓作為柵極電壓，且通過(guò)選中的存儲(chǔ)單元列配線(xiàn)18a的N型MOS晶體管15a、由低階源極線(xiàn)13a向其他端施加O [V]的寫(xiě)入電壓。因此，在選中的存儲(chǔ)單元晶體管115上，控制柵極和溝槽區(qū)域間的電壓差增大，結(jié)果，產(chǎn)生量子隧道效應(yīng)，能夠由溝槽區(qū)域向電荷累積層注入電荷。
[0108]這樣一來(lái)，該非易失性半導(dǎo)體存儲(chǔ)裝置25亦是如此，能夠把對(duì)第一選中的柵極線(xiàn)108a施加的P側(cè)柵極電壓顯著降低，以至低于傳統(tǒng)裝置，同時(shí)能夠把對(duì)第二選中的柵極線(xiàn)113a施加的N側(cè)柵極電壓顯著降低，以至低于傳統(tǒng)裝置。
(1-6-2)第二變形例的寫(xiě)入動(dòng)作 作為其他的非易失性半導(dǎo)體存儲(chǔ)裝置，執(zhí)行數(shù)據(jù)寫(xiě)入動(dòng)作時(shí)，能夠?qū)?dǎo)通非選中的存儲(chǔ)單元列配線(xiàn)18b的P型MOS晶體管9b的P側(cè)柵極電壓的電壓值，和導(dǎo)通選中的存儲(chǔ)單元列配線(xiàn)18a的N型MOS晶體管15a的N側(cè)柵極電壓的電壓值，設(shè)定為相同的電壓值。
例如，在非易失性半導(dǎo)體存儲(chǔ)裝置中，能夠由同一個(gè)電壓產(chǎn)生源分別對(duì)P型MOS晶體管9b和N型MOS晶體管15a施加相同電壓值的P側(cè)柵極電壓和N側(cè)柵極電壓，因此，P型MOS晶體管9b和N型MOS晶體管15a的電壓施加方法可以共享化，這種情況下，由于電壓施加方法共享化，所以整個(gè)裝置的結(jié)構(gòu)能夠精簡(jiǎn)。
例如，在這樣的非易失性半導(dǎo)體存儲(chǔ)裝置中，由于可以設(shè)定對(duì)P型MOS晶體管9b施加的P側(cè)柵極電壓為4 [V]，對(duì)N型MOS晶體管15a施加的N側(cè)柵極電壓亦為4 [V]，故與上述非易失性半導(dǎo)體存儲(chǔ)裝置I相比，能夠顯著降低執(zhí)行寫(xiě)入動(dòng)作時(shí)的P側(cè)柵極電壓和N側(cè)柵極電壓，又，與上述非易失性半導(dǎo)體存儲(chǔ)裝置I相比，由于兩者的電壓值相同，電壓差得以消除，以此能夠使裝置全體的電壓振幅降低。
值得注意的是，在本發(fā)明中，即使對(duì)P型MOS晶體管9a的P側(cè)柵極電壓和對(duì)N型MOS晶體管15a的N側(cè)柵極電壓為相同電壓值，亦可根據(jù)不同電壓施加方式分別對(duì)第一選中的柵極線(xiàn)108a和第二選中的柵極線(xiàn)113a施加電壓。
在本發(fā)明中，只要選中的存儲(chǔ)單元列配線(xiàn)18a的P型MOS晶體管9a能夠成為斷開(kāi)狀態(tài)，亦可對(duì)高階位線(xiàn)7a施加各種電壓，又，只要非選中的存儲(chǔ)單元列配線(xiàn)18b的N型MOS晶體管15b能夠成為斷開(kāi)狀態(tài)，亦可對(duì)高階源極線(xiàn)12b施加各種電壓。
[0109]通過(guò)對(duì)選中的存儲(chǔ)單元列配線(xiàn)18a的高階位線(xiàn)7a施加例如4 [V]的選中的位電壓Vbi，使選中的存儲(chǔ)單元列配線(xiàn)18a的P型MOS晶體管9a為斷開(kāi)狀態(tài)，而對(duì)另一非選中的存儲(chǔ)單元列配線(xiàn)18b的高階源極線(xiàn)12b施加例如4[V]的非選中的源極電壓Vsi，使非選中的存儲(chǔ)單元列配線(xiàn)18b的N型MOS晶體管15b亦可為斷開(kāi)狀態(tài)。
[0110]該選中的位電壓Vbi設(shè)定為滿(mǎn)足電壓值大于或等于施加到選中的存儲(chǔ)單元列配線(xiàn)18a的高階位線(xiàn)7a的寫(xiě)入電壓，且小于或等于施加到選中的存儲(chǔ)單元列配線(xiàn)18a的P型MOS晶體管9a的P側(cè)柵極電壓Vep與P型MOS晶體管9a的閾值電壓I Vthp I相加后得到的電壓值(即，(Vep+ I Vthp I )的條件。
[0111]另一方面，非選中的源極電壓Vsi設(shè)定為滿(mǎn)足小于對(duì)非選中的存儲(chǔ)單元列配線(xiàn)18b的高階位線(xiàn)7b施加的寫(xiě)入阻止電壓，且大于或等于從施加到非選中的存儲(chǔ)單元列配線(xiàn)18b的N型MOS晶體管15b的N側(cè)柵極電壓Vffl中減去N型MOS晶體管15b的閾值電壓Vthn的電壓值(即，高于(VeN — Vthn))的條件的電壓值。即使使用上述結(jié)構(gòu)，非易失性半導(dǎo)體存儲(chǔ)裝置31亦能夠獲得與上述實(shí)施例同樣的效果。
[0112]又，由此，在本發(fā)明中，柵極電壓以外，源極電壓亦可調(diào)節(jié)，例如可對(duì)高階位線(xiàn)7a施加4[V]的選中的位電壓Vbi，對(duì)高階源極線(xiàn)12b施加4[V]的非選中的源極電壓Vsi，則可將施加至P型MOS晶體管9c的源極電壓與柵極電壓的電壓差(這種情況下，源極電壓
4[V]-柵極電壓8 [V]=電壓差4 [V])，以及施加至N型MOS晶體管15d的源極電壓與柵極電壓的電壓差(這種情況下，源極電壓4[V]_柵極電壓0[V]=電壓差4[V])減小，能夠大幅緩和P型MOS晶體管9c和N型MOS晶體管15d的柵極絕緣膜處的電場(chǎng)，能夠?qū)崿F(xiàn)晶體管的可靠性的提高。
[0113](2)其他的實(shí)施例 再者，本發(fā)明并不限于本實(shí)施例，在本發(fā)明的要旨的范圍內(nèi)各種變形例皆可，例如對(duì)上述利用第一實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)裝置1、25進(jìn)行適當(dāng)組合的非易失性半導(dǎo)體存儲(chǔ)裝置亦可適用。
[0114]又，在上述實(shí)施例中，關(guān)于適用于可能在電荷累積層上累積電荷的存儲(chǔ)單元晶體管、可能在氮化硅層上累積電荷的SONOS型的存儲(chǔ)單元晶體管的情況進(jìn)行說(shuō)明，但本發(fā)明不限于此，在隧道酸化膜上形成導(dǎo)電性的多晶硅、在浮柵上累積電荷的堆棧型的存儲(chǔ)單元晶體管等，其他各種存儲(chǔ)單元晶體管亦可適用。
[0115]又，在上述實(shí)施例中，關(guān)于適用于形成了 2列2行的共計(jì)四個(gè)存儲(chǔ)塊10a、10b、10c、IOd的非易失性半導(dǎo)體存儲(chǔ)裝置1、25的情況進(jìn)行了說(shuō)明，但本發(fā)明不限于此，例如形成了 2列或2行等樣子的兩個(gè)存儲(chǔ)塊的非易失性半導(dǎo)體存儲(chǔ)裝置亦可適用，又，形成了 I列2行、I列3行、3列3行等其他各種數(shù)的存儲(chǔ)塊的非易失性半導(dǎo)體存儲(chǔ)裝置亦可適用。
[0116]又，在上述實(shí)施例中，關(guān)于適用于一端連接至位線(xiàn)4a、另一端連接至源極線(xiàn)5a、這些位線(xiàn)4a和源極線(xiàn)5a間配置了多個(gè)存儲(chǔ)單元晶體管103的非易失性半導(dǎo)體存儲(chǔ)裝置I的情況進(jìn)行了說(shuō)明，但本發(fā)明不限于此，在位線(xiàn)上將多個(gè)存儲(chǔ)單元晶體管進(jìn)行直列配置，將最下行的存儲(chǔ)單元晶體管以其源極進(jìn)行連接的NAND型的非易失性半導(dǎo)體存儲(chǔ)裝置亦可適用。
[0117]又，在本發(fā)明的實(shí)施例中，雖以形成于P型基板上進(jìn)行了說(shuō)明，但N型基板亦可，而且SOI基板等亦可使用。使用這些基板的情況下，若能達(dá)成存儲(chǔ)單元區(qū)域下部的、被分割的P井間的電氣分離，省略深N井DNW亦可得到本發(fā)明的效果。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括:施加有電荷累積電壓或電荷累積阻止電壓的多個(gè)存儲(chǔ)單元列配線(xiàn)；多個(gè)具有N溝槽型結(jié)構(gòu)的存儲(chǔ)單元晶體管，其配置在關(guān)于多個(gè)存儲(chǔ)單元列配線(xiàn)和多個(gè)字線(xiàn)的矩陣的行和列內(nèi)，所述非易失性半導(dǎo)體存儲(chǔ)裝置基于所述電荷累積電壓和施加至所述字線(xiàn)的電壓之間的電壓差，向多個(gè)存儲(chǔ)單元晶體管中的選中的存儲(chǔ)單元晶體管累積電荷，所述非易失性半導(dǎo)體存儲(chǔ)裝置包括: 多個(gè)由P型MOS晶體管形成的第一半導(dǎo)體開(kāi)關(guān)，所述第一半導(dǎo)體開(kāi)關(guān)被提供給各自的存儲(chǔ)單元列配線(xiàn)；和 多個(gè)由N型MOS晶體管形成的第二半導(dǎo)體開(kāi)關(guān)，所述第二半導(dǎo)體開(kāi)關(guān)被提供給各自的存儲(chǔ)單元列配線(xiàn)， 其中，除所述選中的存儲(chǔ)單元晶體管以外，在非選中的存儲(chǔ)單元列配線(xiàn)上僅配置有非選中的存儲(chǔ)單元晶體管，所述第一半導(dǎo)體開(kāi)關(guān)通過(guò)第一柵極電壓配置為導(dǎo)通狀態(tài)，并向所述非選中的存儲(chǔ)單元晶體管施加所述電荷累積阻止電壓，然而， 在配置有所述選中的存儲(chǔ)單元晶體管的選中的存儲(chǔ)單元列配線(xiàn)上，所述第二半導(dǎo)體開(kāi)關(guān)通過(guò)第二柵極電壓配置為導(dǎo)通狀態(tài)，并向所述選中的存儲(chǔ)單元晶體管施加所述電荷累積電壓。
2.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，進(jìn)一步包括: 向各第一半導(dǎo)體開(kāi)關(guān)施加相等的第一柵極電壓的第一選中的柵極線(xiàn)；和， 向各第二半導(dǎo)體開(kāi)關(guān)施加相等的第二柵極電壓的第二選中的柵極線(xiàn)， 其中，所述第一半導(dǎo)體開(kāi)關(guān)通過(guò)所述電荷累積阻止電壓和所述第一柵極電壓之間的電壓差配置為導(dǎo)通狀態(tài)，并向所述非選中的存儲(chǔ)單元晶體管施加該電荷累積阻止電壓，和` 所述第二半導(dǎo)體開(kāi)關(guān)通過(guò)所述電荷累積電壓和所述第二柵極電壓之間的電壓差配置為導(dǎo)通狀態(tài)，并向所述選中的存儲(chǔ)單元晶體管施加該電荷累積電壓。
3.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 每個(gè)存儲(chǔ)單元列配線(xiàn)由位線(xiàn)和源極線(xiàn)構(gòu)成，和 每個(gè)存儲(chǔ)單元晶體管，其一端連接至所述位線(xiàn)，其他端連接至所述源極線(xiàn)。
4.如權(quán)利要求3所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述位線(xiàn)由高階位線(xiàn)以及通過(guò)所述第一半導(dǎo)體開(kāi)關(guān)連接至所述高階位線(xiàn)的低階位線(xiàn)構(gòu)成，以及 每個(gè)存儲(chǔ)單元晶體管的一端連接至所述低階位線(xiàn)。
5.如權(quán)利要求3或4所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述源極線(xiàn)由高階源極線(xiàn)以及通過(guò)所述第二半導(dǎo)體開(kāi)關(guān)連接至所述高階源極線(xiàn)的低階源極線(xiàn)構(gòu)成，以及 每個(gè)存儲(chǔ)單元晶體管的其他端連接至所述低階源極線(xiàn)。
6.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述第一半導(dǎo)體開(kāi)關(guān)或所述第二半導(dǎo)體開(kāi)關(guān)具有配置在柵極和半導(dǎo)體基板之間的柵極絕緣層，且柵極絕緣膜的膜厚度小于13[nm]。
7.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 所述存儲(chǔ)單元晶體管、所述第一半導(dǎo)體開(kāi)關(guān)和所述第二半導(dǎo)體開(kāi)關(guān)形成于單元井結(jié)構(gòu)上，所述單元井結(jié)構(gòu)分割為預(yù)定數(shù)量的井。
8.如權(quán)利要求1所述的非易失性半導(dǎo)體存儲(chǔ)裝置，其中， 排列有存儲(chǔ)單元晶體管的存儲(chǔ)陣列形成在多個(gè)P井上，所述P型MOS晶體管形成在與所述P井電氣絕緣的N井上。·
【文檔編號(hào)】G11C16/04GK103858173SQ201280042444
【公開(kāi)日】2014年6月11日 申請(qǐng)日期:2012年9月18日 優(yōu)先權(quán)日:2011年9月21日
【發(fā)明者】品川裕, 葛西秀男, 谷口泰弘 申請(qǐng)人:佛羅迪亞股份有限公司