專利名稱：用于時間測量的電荷流電路、電荷留置電路以及集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本公開內(nèi)容主要地涉及電子電路，并且更具體地涉及形成一種實現(xiàn)可控地保持用于時間測量的電荷的電路。
背景技術(shù)：
在許多應(yīng)用中，希望具有代表在兩個事件之間流逝的時間的信息(假設(shè)它是準(zhǔn)確 或者近似測量)。一個應(yīng)用例子涉及尤其對媒體的訪問權(quán)的時間管理。獲得代表流逝時間的這一信息常規(guī)地需要例如借助電池供電的電子電路的時間測量以免在電路關(guān)斷時失去信息的跟蹤。將希望具有即使未向電子測量電路供電卻仍然操作的時間測量。例如在專利申請W02008012459中已經(jīng)提供一種電子設(shè)備，在該電子設(shè)備中，通過測量電容存儲元件的向它的電介質(zhì)空間中泄漏的電荷來確定在兩個事件之間流逝的時間，該電容存儲元件具有與電容性電荷流元件的電極連接的電極。在向設(shè)備供電時對存儲元件充電，并且當(dāng)再次向設(shè)備供電時測量它在電源中斷之后的殘留電荷。這一殘留電荷視為代表在兩個設(shè)備供電時間之間流逝的時間。電荷流元件在它的電介質(zhì)空間中包括更小厚度的區(qū)域，該區(qū)域能夠通過隧道效應(yīng)讓電荷泄漏。存儲元件放電速度與流元件泄漏區(qū)域的尺度有關(guān)。具體而言，存儲元件放電速度隨著泄漏區(qū)域的厚度減少和/或隨著泄漏區(qū)域的(俯視)表面增加而增加?！獋€弊端在于泄漏區(qū)域的尺寸設(shè)定在實踐中顯著地依賴于考慮的技術(shù)制造工藝。實際上，電荷留置電路一般集成于包括諸如存儲器、邏輯塊等其它部件的芯片上。為了避免增加芯片制造成本，嘗試形成電荷留置電路而相對于其它部件的制造步驟而言無附加制造步驟。在一些近來的技術(shù)工藝中，即使流元件的泄漏區(qū)域的表面積減少至最小值，可用來形成泄漏區(qū)域的電介質(zhì)層仍然太薄而無法使存儲元件緩慢放電。因而時間測量在缺乏電源時僅可能持續(xù)很短時間從而不足以適應(yīng)多數(shù)應(yīng)用。

實用新型內(nèi)容因此，一個實施例提供用于時間測量的電荷流元件，從而克服已知電荷流元件的弊端中的所有或者部分弊端。另一實施例提供一種無論考慮的技術(shù)制造工藝如何都可以形成的泄漏速度低的電荷流元件。另一實施例提供一種可控用于時間測量的電荷留置電路。因此，一個實施例提供一種用于時間測量的電荷流電路，該電路包括電串聯(lián)的多個基本電容性元件，每個基本電容性元件經(jīng)過它的電介質(zhì)空間泄漏。根據(jù)一個實施例，每個基本電容性元件包括第一電極、電介質(zhì)層和第二電極的堆疊，所述電介質(zhì)層包括能夠通過隧道效應(yīng)讓電荷流動的更小厚度的至少一個區(qū)域。[0013]根據(jù)一個實施例，第一電極形成于集成電路芯片的相同第一傳導(dǎo)或者半導(dǎo)體級中，并且第二電極形成于芯片的相同第二傳導(dǎo)級中。根據(jù)一個實施例，電介質(zhì)層包括氧化物-氮化物-氧化物堆疊，更小厚度的區(qū)域由硅氧化物制成。根據(jù)一個實施例，第一和第二電極由多晶硅制成。根據(jù)一個實施例，第一電極是半導(dǎo)體襯底的區(qū)域，并且第二電極由多晶硅制成。根據(jù)一個實施例，每個基本電容性元件具有范圍在1*10_15與5*10_15法拉之間的電容。另一實施例提供一種用于時間測量的電荷留置電路，該電路包括連接到上文提到的類型的電荷流電路的電容電荷存儲元件。 根據(jù)一個實施例，電容存儲元件具有范圍在10*10_12與100*10_12法拉之間的電容。根據(jù)一個實施例，電荷留置電路還包括連接到存儲元件和流電路共有的浮動節(jié)點的電容性初始化元件。根據(jù)一個實施例，電容性初始化元件具有范圍在10*1(Γ15與100*1(Γ15法拉之間的電容。根據(jù)一個實施例，電荷留置電路還包括用于測量存儲元件的殘留電荷的器件，該器件包括連接到電荷流電路的兩個相繼電容性元件共有的每個節(jié)點的比較器，該比較器能夠比較該節(jié)點的電壓與閾值。另一實施例提供一種形成于半導(dǎo)體襯底內(nèi)部和上面的集成電路芯片，該集成電路芯片包括非易失性存儲器單元；包括MOS晶體管的邏輯塊；以及上述類型的用于時間測量的電荷留置電路。將在結(jié)合附圖對具體實施例的下文非限制描述中具體討論前述和其它特征及優(yōu)點。

圖I是能夠可控地保持用于時間測量的電荷的電路的一個例子的電路圖；圖2Α至2D是示出了方法的步驟的截面圖，該方法用于制造用于時間測量的電荷流元件的一個例子；圖3是可控地保持用于時間測量的電荷的電路的一個實施例的電路圖；圖4是示出了用于時間測量的電荷流元件的一個實施例的橫截面圖；圖5是示出了圖4的電荷流元件的一個替代實施例的俯視圖；并且圖6是示出了用于時間測量的電荷流元件的另一實施例的橫截面圖。
具體實施方式
為了清楚，已經(jīng)在附圖中用相同標(biāo)號表示相同元件，并且另外如在集成電路的表示中常見的那樣，各種附圖未按比例。另外僅已經(jīng)示出并且將描述對于理解本實用新型有用的那些元件。具體而言，上文詳述描述的電路生成的時間測量的目的地，描述的實施例與這樣的時間測量的常見應(yīng)用兼容。[0032]圖I是能夠可控地保持用于時間測量的電荷的電路10的一個例子的電路圖。電路10包括第一電容性元件Cl，具有連接到浮動節(jié)點F的第一電極11并且具有連接到電壓施加端子13的第二電極12 ;以及第二電容性元件C2，具有連接到節(jié)點F的第一電極14和連接到電壓施加端子16的第二電極15。電路10還包括第三電容性元件C3，具有連接到節(jié)點F的第一電極17并且具有連接到電壓施加端子19的第二電極18，而且讓它的電介質(zhì)空間按照它的電容率和/或按照它的厚度設(shè)計成沿著時間具有不可忽略的泄漏。電容性元件Cl具有比元件C3的電荷留置電容更大的電荷留置電容，并且電容性元件C2具有比元件C3的電荷留置電容更大、但是比元件Cl的電荷留置電容更小的電荷留置電容。電容性元件Cl (存儲元件)的功能是存儲電荷。電容性元件C3 (流元件)的功能是相對于存儲元件Cl的電極11到接地的直接連接，相對緩慢地對存儲元件Cl放電。電容性元件C2的功能是允許向存儲元件Cl中注入電荷而又避免通過在節(jié)點F與端子13之間 施加電源電壓對存儲元件Cl的直接充電所致的針對流元件C3的所得應(yīng)力。在電荷留置階段的初始化步驟中，端子13和19處于參考電壓(例如接地)，并且向端子16施加高電源電壓(相對于接地為正)，這引起電容性元件Cl的充電。作為變化，為了對元件Cl充電，端子19可以接地，并且端子16和13可以相對于接地分別設(shè)置成正和負(fù)電壓。當(dāng)不再在端子16與13之間施加電源電壓時，例如當(dāng)不再向電路供電時，存儲元件Cl經(jīng)過流元件C3以受控方式(相對緩慢)放電。應(yīng)當(dāng)注意也可以在仍向電路供電之時提供受控放電階段。在放電階段中，端子13、16和19可以左浮動或者設(shè)置成相同參考電壓(例如接地)。在讀取步驟中，在放電階段之后，測量存儲元件Cl的殘留電荷(為了測量，必須向設(shè)備供電)。元件Cl的殘留電荷被視為代表在初始化步驟結(jié)束與讀取步驟之間流逝的時間?？梢蕴峁┲刂貌襟E以經(jīng)過電容性元件C2對存儲元件Cl完全放電。為了實現(xiàn)這一點，端子19和16可以接地，并且端子13可以設(shè)置成高電源電壓(例如Valim)。作為變化，端子19可以接地，并且端子13和16可以相對于接地分別設(shè)置成正和負(fù)電壓。也可以例如出于測量電路測試目的而提供存儲元件Cl (經(jīng)過流元件C3)放電的加速受控階段。為了實現(xiàn)這一點，端子19可以接地，并且端子13和16可以相對于接地偏置成相同正電壓(例如范圍在接地電壓與電壓Valim之間的電壓)。在上文提到的專利申請W0200812459中進一步詳述關(guān)于圖I描述的類型的用于時間測量的電荷留置電路的實施和操作例子。這一文獻尤其描述如下電路的例子，該電路能夠測量存儲元件Cl的殘留電荷并且推斷相對于在電荷留置階段的初始化步驟結(jié)束與讀取步驟之間流逝的時間而言的信息。這里更具體考慮受控電荷流的電容性元件C3的形成。圖2A至圖2D是示出了方法的步驟的橫截面圖，該方法用于制造用于時間測量的電容性電荷流元件C3的例子。在這一例子中，在制造半導(dǎo)體芯片的技術(shù)工藝中形成元件C3，這些半導(dǎo)體芯片包括非易失性存儲器和基于MOS晶體管的邏輯塊二者(在附圖中未示出)。芯片由例如由硅制成的襯底21形成。非易失性存儲器至少部分形成于例如由硅氧化物制成的絕緣層23上。層23例如包括根據(jù)目前稱為STI (淺溝槽隔離)的絕緣區(qū)域形成技術(shù)在襯底的上部分中形成的絕緣阱。然而可以使用任何其它用于形成適配型厚度的絕緣層23。每個存儲器單元包括從層23的上表面按以下順序疊加的、在第一多晶硅級Pl中形成的下電極、與第一 ONO電介質(zhì)級對應(yīng)的氧化物-氮化物-氧化物堆疊(例如硅氧化物-硅氮化物-硅氧化物)和在第二多晶硅級P2中形成的上電極。MOS晶體管包括在恰當(dāng)摻雜的襯底區(qū)域上方按以下順序疊加的在厚度比ONO級更小的第二電介質(zhì)級GOl中形成的硅氧化物層(柵極絕緣體)和在級P2中形成的多晶硅柵極。期望形成電荷流元件C3而沒有相對于存儲器單元和MOS晶體管制造步驟而言的附加步驟，也就是說，僅使用上文提到的傳導(dǎo)和絕緣級。在圖2中所示制造流元件C3的步驟中，絕緣硅氧化物阱23 (STI)形成于襯底21的上部分中，并且第一電極18在多晶硅級Pl中形成于阱23的表面。電極18涂覆有在ONO級中形成的電介質(zhì)層25。樹脂掩模27形成于電介質(zhì)層25的表面從而界定如俯視的那樣與流元件C3的泄漏區(qū)域重合的窗口。應(yīng)當(dāng)注意層23未必是STI型阱而是可以通過任何用于形成絕緣層的適配型方法來形成。然而將確立在襯底與電極18之間的電介質(zhì)厚度(或者等效厚度)至少等于電容性元件C2的電介質(zhì)的厚度。圖2B圖示了如下步驟，在該步驟期間，通過蝕刻來去除電介質(zhì)層25的非掩模區(qū)域(該蝕刻在電極18的多晶硅Pl上停止)。然后去除樹脂掩模27。圖2C圖示了在已經(jīng)在先前步驟去除層25的部分的位置形成在級GOl中形成電介質(zhì)層29的步驟。作為例子，可以例如根據(jù)目前稱為RTP的快速熱處理方法通過氧化物生長來形成級GOI。圖2D圖示了在多晶硅級P2中流元件C3的上電極17的形成。限定元件C3的泄漏區(qū)域的層29應(yīng)當(dāng)按照它的厚度和/或按照它的電介質(zhì)電容率適配，從而通過隧道效應(yīng)讓電荷在電極17與18之間流動。電荷流速應(yīng)當(dāng)不可忽略，但是充分緩慢以實現(xiàn)存儲元件Cl (圖3)的低放電，并且由此實現(xiàn)時間測量在缺乏電源時持續(xù)大量時間段(例如若干小時或者天)。在近來的一些技術(shù)工藝中，氧化物GOl的厚度為2nm級，這即使泄漏區(qū)域29的表面積(在俯視圖中)減少仍然不足以使存儲Cl能夠緩慢放電。作為例子，對于2nm氧化物厚度GOl而言,存儲元件Cl的放電時間為一秒級,而對于氧化物GOl的3nm厚度而言它為若干小時。為了克服這一弊端，提供一種用于時間測量的電荷流元件，其包括多個串聯(lián)連接的電容性元件而每個電容性元件經(jīng)過它的電介質(zhì)空間泄漏的。圖3是能夠可控地保持用于時間測量的電荷的電路30的一個實施例的電路圖。電路30與圖I的電路10不同在于電路10的流元件C3已經(jīng)替換為包括多個串聯(lián)連接的電容性元件C3/ (i范圍從I到η并且η為大于I的整數(shù))的流元件C3’，其中每個電容性元件C3/向它的電介質(zhì)空間中泄漏。本發(fā)明人已經(jīng)觀測到當(dāng)串聯(lián)布置關(guān)于圖I和圖2Α至圖2D描述的類型的電容性電荷流元件時，電荷在通過隧道效應(yīng)泄漏期間所見電阻與電容性元件數(shù)目成比例增加，因此引起存儲元件Cl的放電速度呈指數(shù)減少。在功能上，可以用與圖I的電路10相同的方式(也就是說，通過在端子13、16和19上施加適配型電壓)使用圖3的電荷留置電路30，可以提供初始化電荷留置階段的步驟、存儲元件Cl的受控放電階段、讀取元件Cl的殘留電荷的步驟、重置步驟和元件Cl的加速受控放電步驟。在圖3的例子中，多個比較器CP^ (j范圍從I到η-I)連接到流元件C3’的中間節(jié)點Fp在讀取階段中，每個比較器CP^接收電容性元件C3/和C3;共有的節(jié)點匕的電壓作為輸入，并且將這一電壓與閾值進行比較。在一個實施例中，為所有比較器設(shè)置相同比較閾值(例如小于在對存儲節(jié)點Cl充電時節(jié)點Flri取得的電壓)。每個比較器CP^在輸出端子O」上提供二進制信息。當(dāng)存儲元件Cl放電時，開關(guān)將從比較器CPlri開始一個接著另一個切換。在端子上可用的所有二進制信息形成的二進制字(η-I位)提供相對于存儲元件Cl的充電狀態(tài)，并且因此提供相對于從元件Cl的放電階段開始流逝的時間而言的數(shù)據(jù)。這一測量電路相對于用于測量跨接元件Cl直接連接的殘留電荷的電路而言具有簡單設(shè)計的優(yōu)點。然而提供任何其它能夠測量電容器Cl的殘留電荷并且推斷相對于流逝時間而言的數(shù)據(jù)的電路將在本領(lǐng)域技術(shù)人員的能力內(nèi)。 為了電路30的恰當(dāng)操作，節(jié)點F和中間節(jié)點匕優(yōu)選為浮動，也就是被電介質(zhì)空間從電壓的任何施加端子分離并且未直接連接到半導(dǎo)體芯片襯底的非絕緣區(qū)域(在該情況下，向襯底中的泄漏可以超過經(jīng)過流元件C3’的泄漏)。作為實施例例子，存儲元件Cl的電容范圍在10*1(Γ12與100*1(Γ12法拉之間(從10到100皮法拉(picofarad))(例如在50*10_12法拉級)。初始化元件C2的電容范圍在10村0_15與100*1(Γ15法拉之間(從10到100毫微微法拉)(例如在50*1(Τ15法拉級)，并且每個基本電容性元件C3/的電容范圍在1*10_15與5*10_15法拉之間(從I到5毫微微法拉)(例如在2*1(Γ15法拉級)。在所有情況下，由于所用電介質(zhì)厚度，所有電容性元件Cl和C2相對于元件C3’的寄生泄漏而言具有可忽略的寄生泄漏(經(jīng)過它們的電介質(zhì)空間)。作為例子，通過使用目前用來形成非易失性存儲器單元(該存儲器單元能夠留置數(shù)據(jù)持續(xù)至少20年的時間段)的氧化物作為電介質(zhì)來形成元件C2的電容，而經(jīng)過元件C3’的電荷流的持續(xù)時間可以是數(shù)天級。另外，元件Cl的電介質(zhì)的厚度大于元件C2的電介質(zhì)的厚度，經(jīng)過元件Cl的寄生泄漏如與經(jīng)過流元件C3’的泄漏相比絕對可忽略。圖4是示出了用于時間測量的電荷流元件C3’的一個實施例的截面圖。在圖4的例子中，元件C3’包括三個串聯(lián)連接的電容性元件C3/、C32’和C33’ (每個電容性元件C3/向它的電介質(zhì)空間中泄漏)。每個元件C3/是在集成電路芯片的傳導(dǎo)級Pl和P2中以及電介質(zhì)級ONO和GOl中形成的關(guān)于圖2D描述的類型的元件。元件C3/并排放置并且由它們的下電極(級Pl)和由它們的上電極(級P2)每兩個交替地連接。在這一例子中，元件C3/和C32’的下電極(級Pl)是同一個，并且元件C32’和C33’的上電極(級P2)是同一個。元件C3/的上電極(級Pl)旨在于連接到節(jié)點F(圖3)，并且元件C3/的下電極(級P2)旨在于連接到端子13。圖5是示出了圖4的電荷流元件C3’的一個替代實施例的俯視圖。在這一變化中，元件C3’包括十五個串聯(lián)連接的電容性元件C3/ (每個電容性元件C3/向它的電介質(zhì)空間中泄漏)。如圖5中所示，元件C3i’并排放置并且在俯視圖中在蜿蜒形狀中布置。這一配置實現(xiàn)減少電荷流元件占用的表面積。在一個實施例中，存儲元件Cl (圖3)的電介質(zhì)的厚度范圍在15與20nm之間，電容性初始化元件C2(圖3)的電介質(zhì)厚度范圍在7與IOnm之間，電介質(zhì)級GOl的厚度在2nm級，并且泄漏區(qū)域29在俯視圖中的表面積是近似從O. 3到O. 4 μ mXO. 4到O. 5 μ m(例如
O.38 μ mX0.46 μ m)的方形或者矩形表面。[0060]關(guān)于圖4和圖5描述的實施例的優(yōu)點在于它們相對于組合非易失性存儲器和基于MOS晶體管的邏輯塊二者的集成電路芯片的制造步驟而言無需附加制造步驟。圖6是不出了用于時間測量的電荷流兀件C3’的另一實施例的截面圖。在這一實施例中，元件C3’包括六個串聯(lián)連接的電容性元件C3/ (每個元件C3/向它的電介質(zhì)空間中泄漏)。在包括基于MOS晶體管的邏輯塊(在附圖中未示出)的技術(shù)半導(dǎo)體芯片的制造工藝中形成元件C3’，這樣的芯片由絕緣體上半導(dǎo)體型襯底61形成。例如由硅制成的襯底61是在例如由硅氧化物形成的絕緣層BOX的表面形成的具有數(shù)μ m厚度的外延層，層BOX本身形成于例如由硅支持的支撐63的表面。例如由硅氧化物形成的絕緣區(qū)域STI從襯底61的表面向絕緣層BOX豎直地延伸從而界定相互完全絕緣的襯底區(qū)域65。MOS晶體管形成于區(qū)域65內(nèi)部和上面。每個晶體管MOS在恰當(dāng)摻雜的襯底區(qū)域上方包括在電介質(zhì)級GOl中形成的硅氧化物層(柵極絕緣體)和在多晶硅級Pl中形成的柵極的堆疊。期望形成電荷流元件C3’而沒有相對于MOS晶體管制造步驟而言的附加步驟，也就是說，僅使用上文提到的傳導(dǎo)和絕緣級。每個電容性元件C3i’包括半導(dǎo)體襯底61的區(qū)域65形成的下電極67、在級GOl中制成的電介質(zhì)層69和在多晶硅級Pl中形成的上電極71的堆疊。層69按照它的厚度和它的電容率具有隨時間的不可忽略泄漏。元件C3/并排放置并且由它們的上電極和由它們的下電極每兩個交替地連接。在時間中，在每個襯底區(qū)域65內(nèi)部和上面形成至多兩個元件C3/。相同區(qū)域65的元件C3/由它們的下電極(由襯底61本身形成)連接，并且鄰近阱的元件C3/由它們的上電極(級Pl的多晶硅)連接。這一實施例具有的優(yōu)點在于相對于集成電路芯片(該集成電路芯片形成于絕緣體上半導(dǎo)體型襯底內(nèi)部和上面形成并且包括基于MOMS晶體管形成的邏輯塊)的制造步驟而言無需附加制造步驟。更一般而言，通過提供或者無具體制造步驟以任何適配型技術(shù)形成包括多個串聯(lián)電容性元件(每個電容性元件向它的電介質(zhì)空間中泄漏)的用于時間測量的電荷流元件將在本領(lǐng)域技術(shù)人員的能力內(nèi)。這樣的電荷流元件的優(yōu)點在于電荷泄漏速率無論用來形成元件的技術(shù)制造工藝如何都可以相對緩慢。具體而言，提供的電荷流元件通過使用具有小于3nm的厚度的硅氧化物層以形成元件的泄漏區(qū)域來實現(xiàn)在無任何電源時執(zhí)行時間測量持續(xù)若干小時或者若干天的時段。已經(jīng)描述具體實施例。本領(lǐng)域技術(shù)人員將想到各種變更、修改和改進。具體而言，在任何能夠保持用于時間測量的電荷的電路而不是關(guān)于圖3描述的電路中使用提供的類型的電荷流元件將在本領(lǐng)域技術(shù)人員的能力內(nèi)。這樣的變更、修改和改進旨在于是本公開內(nèi)容的部分并且旨在于在本實用新型的精神實質(zhì)和范圍內(nèi)。因而，前文描述僅為距離而非旨在于限制。僅如在所附權(quán)利要求及其等效含義中限定的那樣限制本實用新型。
權(quán)利要求1.一種用于時間測量的電荷流電路，其特征在于，包括電串聯(lián)的多個基本電容性元件，每個基本電容性元件經(jīng)過它的電介質(zhì)空間泄漏。
2.根據(jù)權(quán)利要求I所述的電荷流電路，其特征在于，每個基本電容性元件包括第一電極、電介質(zhì)層和第二電極的堆疊，所述電介質(zhì)層包括能夠通過隧道效應(yīng)使電荷流動的更小厚度的至少一個區(qū)域。
3.根據(jù)權(quán)利要求2所述的電荷流電路，其特征在于，所述第一電極形成于集成電路芯片的相同第一傳導(dǎo)或者半導(dǎo)體級中，并且其中所述第二電極形成于所述芯片的相同第二傳導(dǎo)級中。
4.根據(jù)權(quán)利要求2所述的電荷流電路，其特征在于，所述電介質(zhì)層包括氧化物-氮化物-氧化物堆疊，所述更小厚度的至少一個區(qū)域由硅氧化物制成。
5.根據(jù)權(quán)利要求2所述的電荷流電路，其特征在于，所述第一電極和第二電極由多晶娃制成。
6.根據(jù)權(quán)利要求2所述的電荷流電路，其特征在于，所述第一電極是半導(dǎo)體襯底的區(qū)域，并且所述第二電極由多晶硅制成。
7.根據(jù)權(quán)利要求I所述的電荷流電路，其特征在于，每個基本電容性元件具有范圍在1*1(Γ15與5*1(Γ15法拉之間的電容。
8.一種用于時間測量的電荷留置電路，其特征在于，包括連接到根據(jù)權(quán)利要求I所述的電荷流電路的電容性電荷存儲元件。
9.根據(jù)權(quán)利要求8所述的電荷留置電路，其特征在于，所述電容性存儲元件具有范圍在i(mo_12與ιοο* (Γ12法拉之間的電容。
10.根據(jù)權(quán)利要求8所述的電荷留置電路，其特征在于，還包括連接到所述存儲元件和所述流電路所共有的浮動節(jié)點的電容性初始化元件。
11.根據(jù)權(quán)利要求10所述的電荷留置電路，其特征在于，所述電容性初始化元件具有范圍在10*1(Γ15與100*1(Γ15法拉之間的電容。
12.根據(jù)權(quán)利要求8所述的電荷留置電路，其特征在于，還包括用于測量所述存儲元件的殘留電荷的器件，所述器件包括連接到所述電荷流電路的兩個相繼電容性元件所共有的每個節(jié)點的比較器，所述比較器能夠?qū)⑺龉?jié)點的電壓與閾值進行比較。
13.一種形成于半導(dǎo)體襯底內(nèi)部和頂部上的集成電路芯片，其特征在于，包括非易失性存儲器單元、包括金屬氧化物半導(dǎo)體晶體管的邏輯塊、以及根據(jù)權(quán)利要求8所述的用于時間測量的電荷留置電路。
專利摘要本實用新型的一些方面提供一種用于時間測量的電荷流電路、一種用于時間測量的電荷留置電路以及一種形成于半導(dǎo)體襯底內(nèi)部和頂部上的集成電路芯片。該用于時間測量的電荷流電路包括電串聯(lián)的多個基本電容性元件，每個基本電容性元件經(jīng)過它的電介質(zhì)空間泄漏。
文檔編號G11C27/00GK202796080SQ201220491220
公開日2013年3月13日 申請日期2012年9月21日 優(yōu)先權(quán)日2011年10月6日
發(fā)明者F·拉羅薩, P·福爾納拉 申請人:意法半導(dǎo)體(魯塞)公司