專利名稱：基于延遲單元的自校準(zhǔn)系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及雙速率數(shù)據(jù)(Double Data Rate, DDR)存儲(chǔ)系統(tǒng)，具體涉及一種基于延遲單元的自校準(zhǔn)系統(tǒng)，更具體涉及一種用于DDR存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的基于延遲單元的自校準(zhǔn)系統(tǒng)。
背景技術(shù)：
雙速率數(shù)據(jù)存儲(chǔ)系統(tǒng)通常包括一個(gè)DDR控制器(DDR controller)和一個(gè)DDR存儲(chǔ)器(DDR memory), DDR控制器根據(jù)DDR規(guī)范中定義的時(shí)序向DDR存儲(chǔ)器發(fā)出初始化、讀、寫(xiě)操作等命令，DDR存儲(chǔ)器根據(jù)DDR規(guī)范的定義正確地響應(yīng)接收到的命令，接收或者發(fā)送DDR控制器命令的數(shù)據(jù)。在DDR控制器中，數(shù)據(jù)在時(shí)鐘信號(hào)CLK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CLK的上下沿間距要有精確的控制。但因?yàn)闇囟?、電阻性能的改變等原因，CLK上下沿間距可能發(fā)生變化，此時(shí)與其反相的時(shí)鐘信號(hào)CLK#就起到糾正的作用。DQS(DQ strobe，數(shù)據(jù)選通信號(hào))在讀取時(shí)與數(shù)據(jù)同步傳輸，在寫(xiě)入時(shí)芯片不再自己生成DQS，而以發(fā)送方傳來(lái)的DQS為基準(zhǔn)，并相應(yīng)延后一定的時(shí)間，在DQS的中部為數(shù)據(jù)周期的選取分割點(diǎn)(在讀取時(shí)分割點(diǎn)就是上下沿)，從這里分隔開(kāi)兩個(gè)傳輸周期。由于數(shù)據(jù)信號(hào)都會(huì)有一個(gè)邏輯電平保持周期，即使發(fā)送時(shí)不同步，在DQS上下沿時(shí)都處于保持周期中，此時(shí)數(shù)據(jù)接收觸發(fā)的準(zhǔn)確性是最高的，但數(shù)據(jù)的觸發(fā)仍然為DQS的上下沿。當(dāng)DDR接口速度增加時(shí)，由于通信的定時(shí)余量變得更小并且更容易出現(xiàn)誤差。DQS與DQ (數(shù)據(jù)信號(hào))的相位偏移可由DQS和DQ信號(hào)線路之間的信號(hào)路徑長(zhǎng)度的差異以及隨著工作電壓、溫度和制造工藝變量而變化的其他因素所引起。接口能夠捕獲并鎖存數(shù)據(jù)信號(hào)的有效采樣時(shí)間縮小。之前用于調(diào)整DQS和DQ相位的方法包括使用帶有DQS和DQ的可編程延遲鏈以選擇性地延遲一個(gè)或多個(gè)信號(hào)來(lái)補(bǔ)償時(shí)序偏差，這種方法通常在設(shè)計(jì)或制造時(shí)測(cè)量相位差異，因此成本較高。這些延遲被永久地編程到可編程延遲鏈中，延遲值在制造的早期被固定，所以這種技術(shù)無(wú)法對(duì)某些制造變量(如工藝、電壓)及工作期間的實(shí)際工作條件(如溫度、濕度和壓力)進(jìn)行補(bǔ)償。另一種現(xiàn)有技術(shù)是延遲鎖定回路(Delay Lock Loop)，用以持續(xù)檢測(cè)DQS和DQ信號(hào)路徑之間的時(shí)序差異并相應(yīng)地調(diào)整延遲鏈來(lái)補(bǔ)償信號(hào)之間的時(shí)序偏差。雖然延遲鎖定回路能夠持續(xù)更新延遲量以補(bǔ)償時(shí)序偏差中的電壓和溫度變量，但通常需要專用的模擬信號(hào)路徑來(lái)檢測(cè)時(shí)序偏差，因此會(huì)增加電路的復(fù)雜性和成本?，F(xiàn)有技術(shù)的設(shè)備成本較高，電路較復(fù)雜，面積開(kāi)銷較大。

發(fā)明內(nèi)容
發(fā)明目的針對(duì)上述現(xiàn)有技術(shù)存在的問(wèn)題和不足，本發(fā)明的目的是提供一種基于延遲單元的自校準(zhǔn)系統(tǒng)，用低成本的有效方法實(shí)現(xiàn)DQS與DQ的相位校準(zhǔn)，保證相位補(bǔ)償?shù)木龋⒖s短信號(hào)校準(zhǔn)所需的時(shí)間。技術(shù)方案根據(jù)規(guī)范定義，在寫(xiě)操作時(shí)，DQS信號(hào)的相位與DQ信號(hào)的相位相差四分之一個(gè)時(shí)鐘周期，也就是說(shuō)DQS信號(hào)的上升沿或下降沿中的一個(gè)在時(shí)序上與DQ信號(hào)的低電平或高電平中的一個(gè)中心處對(duì)齊。在數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)從DDR存儲(chǔ)器傳輸?shù)紻DR控制器的過(guò)程中，由于傳輸條件和傳輸距離的影響，可能會(huì)使得DQS與DQ的相位關(guān)系發(fā)生改變，因此首先要對(duì)DQS和DQ的相位偏移進(jìn)行調(diào)整，使得調(diào)整后的DQS (即DQSX)的上升沿和下降沿與DQ的穩(wěn)定期中間對(duì)齊，維持DQS與DQ的四分之一個(gè)時(shí)鐘周期的相位差量，保證DDR控制器根據(jù)自身的時(shí)鐘信號(hào)，正確地對(duì)DQS和DQ進(jìn)行數(shù)據(jù)采樣，得到DDR存儲(chǔ)器輸出的數(shù)據(jù)。為實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明采用的技術(shù)方案為一種基于延遲單元的自校準(zhǔn)系統(tǒng)，用于DDR存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的自校準(zhǔn)，以補(bǔ)償所述數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的時(shí)序誤差，包括數(shù)據(jù)選通信號(hào)通道，用于供數(shù)據(jù)選通信號(hào)通過(guò)，成為延遲數(shù)據(jù)選通信號(hào)(DQS')；數(shù)據(jù)信號(hào)通道，用于供數(shù)據(jù)信號(hào)通過(guò)，成為延遲數(shù)據(jù)信號(hào)(DQX)；相位檢測(cè)單元，用于比較延遲數(shù)據(jù)選通信號(hào)的相位與延遲數(shù)據(jù)信號(hào)的相位，輸出相位狀態(tài)信號(hào)，為校準(zhǔn)控制單元提供相位校準(zhǔn)信息；校準(zhǔn)控制單元和選擇電路，其中校準(zhǔn)控制單元用于響應(yīng)相位檢測(cè)單元所檢測(cè)的相位狀態(tài)信號(hào)，找出可使數(shù)據(jù)信號(hào)被正確取樣的校準(zhǔn)延遲量，產(chǎn)生校準(zhǔn)控制信號(hào)，所述校準(zhǔn)控制信號(hào)輸入所述選擇電路，調(diào)節(jié)用于延遲數(shù)據(jù)選通信號(hào)的延遲比率；以及延遲單元，耦接所述數(shù)據(jù)選通信號(hào)通道，該延遲單元的輸入信號(hào)為延遲數(shù)據(jù)選通信號(hào)，該延遲單元產(chǎn)生所述輸入信號(hào)的多級(jí)延遲，經(jīng)過(guò)所述選擇電路，輸出帶相位校準(zhǔn)延遲量的延遲數(shù)據(jù)選通信號(hào)(DQSX)。進(jìn)一步的，所述數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)在第一時(shí)鐘信號(hào)(CLK)和第二時(shí)鐘信號(hào)(CK#)的交叉點(diǎn)同時(shí)產(chǎn)生，所述第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的相位相反。在CLK的上升沿和下降沿都有數(shù)據(jù)被觸發(fā)，數(shù)據(jù)并行傳輸。進(jìn)一步的，所述延遲單元包括由N個(gè)相同的延遲模塊串聯(lián)構(gòu)成的一條等間隔的延遲線，所述延遲單元輸出所述輸入信號(hào)的I N級(jí)延遲量(即delay〈l:N>)。進(jìn)一步的，所述延遲模塊為一條帶抽頭的RC延遲線，每個(gè)延遲模塊包括一個(gè)電阻R和一個(gè)電容C。進(jìn)一步的，所述延遲線的最大延遲量等于時(shí)鐘信號(hào)周期，該延遲線相當(dāng)于將時(shí)鐘信號(hào)周期N等分，每個(gè)延遲模塊的抽頭對(duì)應(yīng)的延遲量隨級(jí)數(shù)線性遞增。進(jìn)一步的，所述選擇電路為N選I電路，以所述延遲單元的輸出為選擇對(duì)象，根據(jù)校準(zhǔn)控制信號(hào)，選擇I N級(jí)延遲量中的一路輸出，選中的那一路延遲量即為所述數(shù)據(jù)選通信號(hào)與數(shù)據(jù)信號(hào)的相位補(bǔ)償量。有益效果本發(fā)明采用一種新的自對(duì)準(zhǔn)系統(tǒng)，用一條RC延遲線實(shí)現(xiàn)DQS信號(hào)與DQ信號(hào)的相位補(bǔ)償，既能保證相位補(bǔ)償?shù)木龋s短信號(hào)校準(zhǔn)所需的時(shí)間，又能節(jié)省資源、降低成本。


圖1為本發(fā)明實(shí)施例用于讀取數(shù)據(jù)信號(hào)的自校準(zhǔn)系統(tǒng)的示意圖；圖2為DDR接口中數(shù)據(jù)采樣的時(shí)序誤差圖；圖3為本發(fā)明實(shí)施例延遲單元的示意圖；圖4為DDR接口中通過(guò)延遲校準(zhǔn)后的數(shù)據(jù)采樣的時(shí)序圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例，進(jìn)一步闡明本發(fā)明，應(yīng)理解這些實(shí)施例僅用于說(shuō)明本發(fā)明而不用于限制本發(fā)明的范圍，在閱讀了本發(fā)明之后，本領(lǐng)域技術(shù)人員對(duì)本發(fā)明的各種等價(jià)形式的修改均落于本申請(qǐng)所附權(quán)利要求所限定的范圍。圖1為根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于讀取數(shù)據(jù)信號(hào)的自校準(zhǔn)系統(tǒng)的示意圖。DDR存儲(chǔ)系統(tǒng)利用數(shù)據(jù)信號(hào)(DQ)和數(shù)據(jù)選通信號(hào)(DQS)傳送數(shù)據(jù)，在讀操作期間，DDR數(shù)據(jù)接口接收從DDR存儲(chǔ)器發(fā)送的DQ和DQS。在DDR接口中，DQ和DQS分別經(jīng)過(guò)DQ通道I和DQS通道2。DQ通道I和DQS通道2為簡(jiǎn)化后的示意圖，代表DDR接口中的相關(guān)電路，例如金屬導(dǎo)線、緩沖器和接觸點(diǎn)等會(huì)造成信號(hào)延遲的多個(gè)組件。DQ和DQS通過(guò)后就會(huì)產(chǎn)生延遲，變成延遲數(shù)據(jù)信號(hào)(DQX)和延遲數(shù)據(jù)選通信號(hào)(DQS')。由于DQ通道和DQS通道在傳送數(shù)據(jù)的過(guò)程中會(huì)產(chǎn)生不一樣的延遲效應(yīng)，所以需要一個(gè)延遲單元來(lái)補(bǔ)償DQS的延遲差異，使DQSX的上升沿大致對(duì)齊DQX的中間。相位檢測(cè)單元3比較通過(guò)DQS通道的延遲數(shù)據(jù)選通信號(hào)DQS'的相位與通過(guò)DQ通道的延遲數(shù)據(jù)信號(hào)DQX的相位，輸出相位檢測(cè)狀態(tài)信號(hào)，為校準(zhǔn)控制單元4提供相位補(bǔ)償信息。校準(zhǔn)控制單元響應(yīng)相位檢測(cè)單元所檢測(cè)的相位狀態(tài)，執(zhí)行校準(zhǔn)程序，找出可使數(shù)據(jù)信號(hào)被正確取樣的校準(zhǔn)延遲量， 產(chǎn)生校準(zhǔn)控制信號(hào)，調(diào)節(jié)用于延遲DQS'的延遲比率。校準(zhǔn)控制單元4響應(yīng)相位檢測(cè)單元3所檢測(cè)的相位狀態(tài)，執(zhí)行校準(zhǔn)程序，找出可使數(shù)據(jù)信號(hào)被正確取樣的校準(zhǔn)延遲量，產(chǎn)生校準(zhǔn)控制信號(hào)，控制選擇電路5，調(diào)節(jié)用于延遲DQS'信號(hào)的延遲比率。圖2為DDR控制器中的時(shí)序誤差圖。DQ的上升沿與下降沿耗時(shí)設(shè)定為ts，電壓維持在高點(diǎn)的時(shí)間為穩(wěn)定期tH，只有在穩(wěn)定期tH期間取樣到的數(shù)據(jù)是有效的。DQX較DQ具有延遲X，而DQSX較DQX具有比X長(zhǎng)的延遲Y，大致上使DQSX的上升沿對(duì)齊DQX的穩(wěn)定期tH中間處。延遲單元在延遲校準(zhǔn)單元的控制下，調(diào)整延遲Y的值。傳統(tǒng)上DQSX和DQX的相位差是四分之一個(gè)周期，把DQSX的上升沿對(duì)齊到DQX的穩(wěn)定期tH中間處，可確保所取樣的數(shù)據(jù)的正確性。圖3為本發(fā)明實(shí)施例延遲單元6的示意圖，采用一條帶抽頭的RC延遲線作為固定延遲模塊，64個(gè)相同的固定延遲模塊串聯(lián)構(gòu)成一條等間隔的RC延遲線，每級(jí)固定延遲模塊包括一個(gè)電阻R和一個(gè)電容C，考慮理想情況，忽略互連線的寄生電阻和電容。在每級(jí)延遲模塊的電阻R和電容C之間引出抽頭，則RC延遲線共有64個(gè)抽頭，輸出I 64級(jí)延遲量，即delay〈l: 64>。取合適的RC參數(shù)，使整條RC延遲線產(chǎn)生的最大延遲量等于DQS信號(hào)的周期，相當(dāng)于用延遲線將時(shí)鐘信號(hào)周期分為64等分，延遲線的單位延遲量為1^&/64，delay<l:64>中每一路的延遲量線性遞增。設(shè)一個(gè)電阻R和一個(gè)電容C構(gòu)成的基本RC延遲電路的延時(shí)為t(t = Tcycle/64)，相位增量為Φ (Φ = 360° /64)。第I級(jí)抽頭對(duì)應(yīng)的延時(shí)為t，相位增量為Φ ;第2級(jí)抽頭對(duì)應(yīng)的延時(shí)為2t，相位增量為2 Φ……第64級(jí)抽頭對(duì)應(yīng)的延時(shí)為64t，相位增量為64 Φ。圖4為DDR接口中通過(guò)延遲校準(zhǔn)后的數(shù)據(jù)采樣的時(shí)序圖。RC延遲線的輸入信號(hào)為延遲數(shù)據(jù)選通信號(hào)DQS'，選擇電路5是N選I電路，以N級(jí)RC延遲線的輸出delay〈l:64>為選擇對(duì)象，根據(jù)校準(zhǔn)控制信號(hào)，選擇delay〈l:64>中的延遲量等于DQS與DQ的相位補(bǔ)償量的一路到輸出端。輸入信 號(hào)DQS'經(jīng)過(guò)延遲單元延遲后,輸出帶相位校準(zhǔn)延遲量的DQSX。
權(quán)利要求
1.一種基于延遲單元的自校準(zhǔn)系統(tǒng)，用于DDR存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的自校準(zhǔn)，以補(bǔ)償所述數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的時(shí)序誤差，包括 數(shù)據(jù)選通信號(hào)通道，用于供數(shù)據(jù)選通信號(hào)通過(guò)，成為延遲數(shù)據(jù)選通信號(hào)； 數(shù)據(jù)信號(hào)通道，用于供數(shù)據(jù)信號(hào)通過(guò)，成為延遲數(shù)據(jù)信號(hào)； 相位檢測(cè)單元，用于比較延遲數(shù)據(jù)選通信號(hào)的相位與延遲數(shù)據(jù)信號(hào)的相位，輸出相位狀態(tài)信號(hào)，為校準(zhǔn)控制單元提供相位校準(zhǔn)信息； 校準(zhǔn)控制單元和選擇電路，其中校準(zhǔn)控制單元用于響應(yīng)相位檢測(cè)單元所檢測(cè)的相位狀態(tài)信號(hào)，找出可使數(shù)據(jù)信號(hào)被正確取樣的校準(zhǔn)延遲量，產(chǎn)生校準(zhǔn)控制信號(hào)，所述校準(zhǔn)控制信號(hào)輸入所述選擇電路，調(diào)節(jié)用于延遲數(shù)據(jù)選通信號(hào)的延遲比率；以及 延遲單元，耦接所述數(shù)據(jù)選通信號(hào)通道，該延遲單元的輸入信號(hào)為延遲數(shù)據(jù)選通信號(hào)，該延遲單元產(chǎn)生所述輸入信號(hào)的多級(jí)延遲，經(jīng)過(guò)所述選擇電路，輸出帶相位校準(zhǔn)延遲量的延遲數(shù)據(jù)選通信號(hào)。
2.根據(jù)權(quán)利要求1所述基于延遲單元的自校準(zhǔn)系統(tǒng)，其特征在于所述數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)在第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的交叉點(diǎn)同時(shí)產(chǎn)生，所述第一時(shí)鐘信號(hào)和第二時(shí)鐘信號(hào)的相位相反。
3.根據(jù)權(quán)利要求1所述基于延遲單元的自校準(zhǔn)系統(tǒng)，其特征在于所述延遲單元包括由N個(gè)相同的延遲模塊串聯(lián)構(gòu)成的一條等間隔的延遲線，所述延遲單元輸出所述輸入信號(hào)的I N級(jí)延遲量。
4.根據(jù)權(quán)利要求3所述基于延遲單元的自校準(zhǔn)系統(tǒng)，其特征在于所述延遲模塊為一條帶抽頭的RC延遲線，每個(gè)延遲模塊包括一個(gè)電阻R和一個(gè)電容C。
5.根據(jù)權(quán)利要求4所述基于延遲單元的自校準(zhǔn)系統(tǒng)，其特征在于所述延遲線的最大延遲量等于時(shí)鐘信號(hào)周期，該延遲線相當(dāng)于將時(shí)鐘信號(hào)周期N等分，每個(gè)延遲模塊的抽頭對(duì)應(yīng)的延遲量隨級(jí)數(shù)線性遞增。
6.根據(jù)權(quán)利要求4所述基于延遲單元的自校準(zhǔn)系統(tǒng)，其特征在于所述選擇電路為N選1電路，以所述延遲單元的輸出為選擇對(duì)象，根據(jù)校準(zhǔn)控制信號(hào)，選擇I N級(jí)延遲量中的一路輸出，選中的那一路延遲量即為所述數(shù)據(jù)選通信號(hào)與數(shù)據(jù)信號(hào)的相位補(bǔ)償量。
全文摘要
本發(fā)明公開(kāi)了一種基于延遲單元的自校準(zhǔn)系統(tǒng)，用于DDR存儲(chǔ)器輸出的數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的自校準(zhǔn)，以補(bǔ)償所述數(shù)據(jù)信號(hào)和數(shù)據(jù)選通信號(hào)的時(shí)序誤差，包括數(shù)據(jù)選通信號(hào)通道、數(shù)據(jù)信號(hào)通道、相位檢測(cè)單元、校準(zhǔn)控制單元、選擇電路和延遲單元。本發(fā)明用低成本的有效方法實(shí)現(xiàn)DQS與DQ的相位校準(zhǔn)，保證相位補(bǔ)償?shù)木?，并縮短信號(hào)校準(zhǔn)所需的時(shí)間。
文檔編號(hào)G11C11/4063GK103065677SQ201210543658
公開(kāi)日2013年4月24日 申請(qǐng)日期2012年12月14日 優(yōu)先權(quán)日2012年12月14日
發(fā)明者王鎮(zhèn), 劉新寧, 袁璐, 戴晨, 郭浩杰 申請(qǐng)人:東南大學(xué)