專利名稱：一種靜態(tài)隨機(jī)存儲器的寄生參數(shù)的測試系統(tǒng)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及一種靜態(tài)隨機(jī)存儲器的寄生參數(shù)的測試系統(tǒng)和方法。
背景技術(shù)：
靜態(tài)隨機(jī)存儲器(SRAM)是最常用的半導(dǎo)體存儲器，它具有速度快，功耗低等優(yōu)點。目前SRAM通常包括三種晶體管用于構(gòu)成反相器的NMOS下拉晶體管(PD晶體管)和PMOS上拉晶體管(PU晶體管)，以及用于信號傳輸?shù)腘MOS傳輸門晶體管(PG晶體管)，其常見的版圖設(shè)計如圖I所示，包括柵極10，NMOS有源區(qū)20，PMOS有源區(qū)30，柵極和有源區(qū)形成有接觸孔40。為提取每個SRAM單元器件的模型參數(shù)，通常需要針對這三種晶體管分別設(shè)計相應(yīng)的測試結(jié)構(gòu)來獲得三種晶體管的電學(xué)特性。目前比較常用的測試結(jié)構(gòu)是將單個SRAM單元中的某一種晶體管單獨引出，以測量單個晶體管的特性并進(jìn)行模型參數(shù)提取。例如，將某個SRAM單元中的ro晶體管單獨引出，則可進(jìn)行ro晶體管的特性測試和器件模型參數(shù)提取。這種測試結(jié)構(gòu)可以準(zhǔn)確獲得單個晶體管的I-V特性，具體包括輸出特性Id-Vd、轉(zhuǎn)移特性Id-Vg、柵電流特性Ig-Vg、襯底電流特性Isub-Vg等,從而可以準(zhǔn)確提取絕大部分的器件模型參數(shù)，包括閾值電壓相關(guān)參數(shù)、遷移率相關(guān)參數(shù)、亞閾值特性相關(guān)參數(shù)、輸出電阻相關(guān)參數(shù)以及柵隧穿電流相關(guān)參數(shù)等。然而，SRAM單元中的器件尺寸通常相對較小，因此單個器件的柵覆蓋電容，以及源漏與襯底的PN結(jié)電流和電容很難準(zhǔn)確測量，這使得SRAM器件模型參數(shù)中的電容相關(guān)參數(shù)和PN結(jié)相關(guān)參數(shù)無法通過測量數(shù)據(jù)擬合得到?，F(xiàn)在通常的做法是沿用邏輯器件中標(biāo)準(zhǔn)閾值電壓器件(RVT或SVT)的模型參數(shù)，但是SRAM器件相比于邏輯器件具有更小的設(shè)計規(guī)貝U，而實際SRAM單元的版圖設(shè)計也比單個邏輯器件更為復(fù)雜，因此實際SRAM器件中的電容和PN結(jié)等寄生參數(shù)與分立的邏輯器件模型參數(shù)并不完全等效，若在SRAM器件模型中完全沿用邏輯器件電容和PN結(jié)的模型參數(shù)，勢必會對SRAM單元的性能仿真產(chǎn)生較大影響。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于克服現(xiàn)有技術(shù)的缺陷，提供一種靜態(tài)隨機(jī)存儲器的寄生參數(shù)的測試系統(tǒng)和方法，能夠準(zhǔn)確測量單個SRAM單元中每種晶體管的柵覆蓋電容以及PN結(jié)電流和電容參數(shù)，以進(jìn)行模型參數(shù)的優(yōu)化。為達(dá)成上述目的，本發(fā)明提供一種靜態(tài)隨機(jī)存儲器寄生參數(shù)測試系統(tǒng)，用于測試靜態(tài)隨機(jī)存儲陣列中各晶體管的柵覆蓋電容和PN結(jié)特性，所述測試系統(tǒng)包括第一測試點，所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的柵極并聯(lián)耦接于所述第一測試點；第二測試點，所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的有源區(qū)并聯(lián)耦接于所述第二測試點；第三測試點，所述靜態(tài)隨機(jī)存儲陣列中各相同類型晶體管的襯底并聯(lián)耦接于所述第三測試點；柵覆蓋電容測試模塊，耦接所述第一測試點和第二測試點，測試所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的柵覆蓋電容；以及PN結(jié)電流和結(jié)電容測試模塊，耦接于所述第二測試點與第三測試點，測試所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的PN結(jié)電流和PN結(jié)電容。?？蛇x的，所述測試系統(tǒng)還包括與引出所述晶體管柵極的金屬連線尺寸相同的第一金屬連線，與引出所述晶體管有源區(qū)的金屬連線尺寸相同的第二金屬連線；與引出所述晶體管襯底的金屬連線尺寸相同的第三金屬連線；所述第一金屬連線與第二金屬連線形成第一電容校準(zhǔn)結(jié)構(gòu)，所述第二金屬連線與第三金屬連線形成第二電容校準(zhǔn)結(jié)構(gòu)；第四測試點，耦接所述第一金屬連線；第五測試點，耦接所述第二金屬連線；第六測試點，耦接所述第三金屬連線；第一電容校準(zhǔn)測試模塊，耦接所述第四測試點與第五測試點，測試所述第一電容校準(zhǔn)結(jié)構(gòu)的電容作為第一校準(zhǔn)電容；第二電容校準(zhǔn)測試模塊，耦接所述第五測試點與第六測試點，測試所述第二電容校準(zhǔn)結(jié)構(gòu)的電容作為第二校準(zhǔn)電容；第一計算模塊，根據(jù)所述的晶體管柵覆蓋電容及第一校準(zhǔn)電容計算出所述晶體管的本征柵覆蓋電容；第二計算模塊，根據(jù)所述的晶體管的PN結(jié)電流和PN結(jié)電容及第二校準(zhǔn)電容計算出所述晶體管的PN結(jié)電流和本征PN結(jié)電容。每一所述第一晶體管上的接觸孔數(shù)量大于所述靜態(tài)隨機(jī)存儲器中其他每一晶體管上的接觸孔數(shù)量，以使所述靜態(tài)隨機(jī)存儲器陣列中只有所述第一晶體管引出?？蛇x的，所述晶體管上的接觸孔數(shù)量大于所述靜態(tài)隨機(jī)存儲器中其他類型晶體管上的接觸孔數(shù)量，以使所述靜態(tài)隨機(jī)存儲器陣列中只有該類型晶體管引出。可選的，所述晶體管的柵極，所述晶體管的有源區(qū)及所述晶體管的襯底均通過所述晶體管的接觸孔由金屬連線引出?？蛇x的，所述晶體管為下拉晶體管或上拉晶體管或傳輸門晶體管其中一種本發(fā)明進(jìn)一步提供了一種靜態(tài)隨機(jī)存儲器寄生參數(shù)測試方法，用于測試靜態(tài)隨機(jī)存儲陣列中各晶體管的柵覆蓋電容和PN結(jié)特性，所述方法包括以下步驟將所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的柵極并聯(lián)耦接至第一測試點；將所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的有源區(qū)并聯(lián)耦接至第二測試點；將所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的襯底并聯(lián)耦接至第三測試點；通過所述第一測試點與所述第二測試點測量所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的柵覆蓋電容；通過所述第二測試點與所述第三測試點測試所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的PN結(jié)電流和PN結(jié)電容?？蛇x的，所述方法還包括將與引出各所述晶體管柵極的金屬連線尺寸相同的第一金屬連線耦接至第四測試點；將與引出各所述晶體管有源區(qū)的金屬連線尺寸相同的第二金屬連線耦接至第五測試點；將與引出各所述晶體管襯底的金屬連線尺寸相同的第三金屬連線耦接至第六測試點；通過所述第四測試點與所述第五測試點測量所述第一金屬連線和所述第二金屬連線的電容作為第一校準(zhǔn)電容；通過所述第五測試點與所述第六測試點測量所述第二金屬連線和所述第三金屬連線的電容作為第二校準(zhǔn)電容；根據(jù)所述晶體管的柵覆蓋電容以及所述第一校準(zhǔn)電容計算出所述晶體管的本征柵覆蓋電容；根據(jù)所述的晶體管的PN結(jié)電流和PN結(jié)電容及第二校準(zhǔn)電容計算出所述晶體管的PN結(jié)電流和本征PN結(jié)電容?？蛇x的，所述晶體管上的接觸孔數(shù)量大于所述靜態(tài)隨機(jī)存儲器中其他類型晶體管上的接觸孔數(shù)量，以使所述靜態(tài)隨機(jī)存儲器陣列中只有該類型晶體管引出?？蛇x的，所述晶體管的柵極，所述晶體管的有源區(qū)以及所述晶體管的襯底均通過所述晶體管的所述接觸孔由金屬連線引出?？蛇x的，所述晶體管為下拉晶體管或上拉晶體管或傳輸門晶體管其中一種。本發(fā)明的優(yōu)點在于可以準(zhǔn)確測量SRAM陣列中晶體管陣列的柵覆蓋電容和PN結(jié)特性，并推算得到單個SRAM單元中晶體管的柵覆蓋電容和PN結(jié)特性，以進(jìn)行模型參數(shù)的優(yōu)化。且在本發(fā)明提出的SRAM測試系統(tǒng)中，晶體管有源區(qū)與柵極的版圖結(jié)構(gòu)以及尺寸大小與實際SRAM —致，因此避免了沿用邏輯器件的模型參數(shù)無法完全等效的缺陷，從而保證了利用該測試系統(tǒng)及方法所優(yōu)化的SRAM器件模型參數(shù)的準(zhǔn)確性。


圖I為六管SRAM單元的版圖結(jié)構(gòu)示意圖。圖2為本發(fā)明一實施例SRAM測試系統(tǒng)的方塊示意圖。圖3 (a)及3 (b)為本發(fā)明一實施例測試傳輸門晶體管時的SRAM單元版圖結(jié)構(gòu)示意圖。圖4(a)及4(b)為本發(fā)明一實施例測試上拉晶體管的時的SRAM單元版圖結(jié)構(gòu)示意圖。圖5 (a)及5 (b)為本發(fā)明一實施例測試下拉晶體管的時的SRAM單元版圖結(jié)構(gòu)示意圖。
具體實施例方式為使本發(fā)明的內(nèi)容更加清楚易懂，以下結(jié)合說明書附圖，對本發(fā)明的內(nèi)容作進(jìn)一步說明。當(dāng)然本發(fā)明并不局限于該具體實施例，本領(lǐng)域內(nèi)的技術(shù)人員所熟知的一般替換也涵蓋在本發(fā)明的保護(hù)范圍內(nèi)。請參考圖2，其所示為本發(fā)明一優(yōu)選實施例的SRAM測試系統(tǒng)的方塊圖，SRAM測試系統(tǒng)用于測試SRAM單元中某種晶體管的寄生參數(shù)，包括第一測試點1，第二測試點2，第三測試點3，第四測試點1’，第五測試點2’，第六測試點3’，柵覆蓋電容測試模塊4，第一電容校準(zhǔn)測試模塊5，第一計算模塊6以及PN結(jié)電流和結(jié)電容測試模塊7，第二電容校準(zhǔn)測試模塊8，第二計算模塊9。其中，柵覆蓋電容測試模塊4耦接第一測試點I和第二測試點2，PN結(jié)電流和結(jié)電容測試模塊7耦接第二測試點2和第三測試點3。第一電容校準(zhǔn)測試模塊6耦接第四測試點I’與第五測試點2’，第二電容校準(zhǔn)測試模塊8耦接第五測試點2’與第六測試點3’。第一計算模塊6耦接第一測試模塊4與第一電容校準(zhǔn)測試模塊5，第二計算模塊9耦接第二測試模塊7與第二電容校準(zhǔn)測試模塊8。接著請參考圖3(a)，其所示本發(fā)明SRAM單元的版圖結(jié)構(gòu)示意圖。其中，多個SRAM單元組成SRAM陣列,通過譯碼選擇電路實現(xiàn)大量數(shù)據(jù)的存儲。每一個SRAM單元包括上拉晶體管，下拉晶體管以及傳輸門晶體管。在SRAM陣列中，這些晶體管也分別組成上拉晶體管陣列，下拉晶體管陣列以及傳輸門晶體管陣列。在圖3 (a)所示的實施例中，以傳輸門晶體管作為待測管，SRAM陣列中各個SRAM單元的傳輸門晶體管的柵極10通過其接觸孔40由金屬連線50引出，并聯(lián)耦接于第一測試點I ;各個SRAM單元的傳輸門晶體管的有源區(qū)20通過其接觸孔40由金屬連線50引出，并聯(lián)耦接于第二測試點2 ;各個SRAM單元的傳輸門晶體管的襯底通過其接觸孔40由金屬連線50引出，并聯(lián)耦接于第三測試點3，也即是第一測試點I連接所有并聯(lián)的傳輸門晶體管的柵極10，第二測試點2連接所有并聯(lián)的傳輸門晶體管的有源區(qū)20，第三測試點3連接所有并聯(lián)的傳輸門晶體管的襯底。為保證SRAM陣列中其他類型的晶體管例如上拉晶體管或下拉晶體管不會被同時并聯(lián)引出，其他類型的晶體管上的接觸孔數(shù)量相較于傳輸門晶體管的接觸孔數(shù)量可適當(dāng)減少。如圖3(a)中所示，SRAM陣列中，傳輸門晶體管的接觸孔40要多于上拉晶體管或下拉晶體管上接觸孔40的數(shù)量，以使SRAM陣列中僅有傳輸門晶體管被引出。當(dāng)上述測試系統(tǒng)用于測試時，柵覆蓋電容測試模塊4通過第一測試點I和第二測試點2測量傳輸門晶體管陣列的柵覆蓋電容，而PN結(jié)電流和結(jié)電容測試模塊7通過第二測試點2和第三測試點3測量傳輸門晶體管陣列的PN結(jié)電流和PN結(jié)電容。此外，由于測量傳輸門晶體管陣列的柵覆蓋電容以及PN結(jié)電容時，金屬連線50的耦合電容也會對測試結(jié)果造成影響，因此，為了消除這一影響，測試系統(tǒng)還包括電容校準(zhǔn)結(jié)構(gòu)。在圖3(b)所示的SRAM版圖結(jié)構(gòu)示意圖中，與引出傳輸門晶體管柵極的金屬連線尺寸相同的第一金屬連線50’，和與引出傳輸門晶體管有源區(qū)的金屬連線尺寸完全相同的第二金屬連線50’形成第一電容校準(zhǔn)結(jié)構(gòu)，第二金屬連線50’和與引出傳輸門晶體管襯底的金屬連線尺寸完全相同的第三金屬連線50’形成第二電容校準(zhǔn)結(jié)構(gòu)。第四測試點I’和第五測試點2’分別耦接第一金屬連線50’和第二金屬連線50’，第一電容校準(zhǔn)測試模塊5通過第四測試點I’和第五測試點2’測量得出第一電容校準(zhǔn)結(jié)構(gòu)的電容作為第一校準(zhǔn)電容;第五測試點2’和第六測試點3’分別耦接第二金屬連線50’和第三金屬連線50’，第二電容校準(zhǔn)測試模塊6通過第五測試點2’和第六測試點3’測量得出第二電容校準(zhǔn)結(jié)構(gòu)的電容作為第二校準(zhǔn)電容。第一計算模塊6將測得的柵覆蓋電容減去相應(yīng)的第一校準(zhǔn)電容即可得到傳輸門晶體管陣列的本征柵覆蓋電容。和第二計算模塊9將測得的PN結(jié)電容減去相應(yīng)的第二校準(zhǔn)電容即可得到傳輸門晶體管陣列的本征PN結(jié)電容，從而消除了金屬連線耦合電容對測試結(jié)果的影響。之后，第一計算模塊6和第二計算模塊9再根據(jù)傳輸門晶體管陣列的本征柵覆蓋電容，本征PN結(jié)電容和PN結(jié)電流，以及SRAM陣列中SRAM單元的數(shù)量，經(jīng)過推算即可得到單個SRAM單元中傳輸門晶體管的電容和PN結(jié)數(shù)據(jù)，從而可進(jìn)一步進(jìn)行模型參數(shù)的優(yōu)化。其中，SRAM陣列中SRAM單元的數(shù)量可通過晶體管的尺寸以及測試機(jī)臺的精度來確定，本發(fā)明并不限于此。值得注意的是，雖然在上述實施例中，測試系統(tǒng)可測量傳輸門晶體管的電容和PN結(jié)數(shù)據(jù)，但在其他實施例中，也可僅測量傳輸門晶體管的柵覆蓋電容或PN結(jié)數(shù)據(jù)其中之一。具體來說，當(dāng)僅僅測量傳輸門晶體管的柵覆蓋電容時，測試系統(tǒng)包括第一測試點1，第二測試點2，第四測試點I’，第五測試點2’，柵覆蓋電容測試模塊4，第一電容校準(zhǔn)測試模塊5，第一計算模塊6。各個傳輸門晶體管的柵極10通過其接觸孔40由金屬連線50引出，并聯(lián)耦接于第一測試點I ;各個傳輸門晶體管的有源區(qū)20通過其接觸孔40由金屬連線50引出，并聯(lián)耦接于第二測試點2。第一測試模塊4通過第一測試點I及第二測試點2可測量得到傳輸門晶體管陣列的柵覆蓋電容。與引出傳輸門晶體管柵極的金屬連線50尺寸相同的第一金屬連線50’耦接于第四測試點1’，與引出傳輸門晶體管有源區(qū)的金屬連線50尺寸相同的第二金屬連線50’耦接于第五測試點2’，第一電容校準(zhǔn)測試模塊5通過第四測試點I’和第五測試點2’測量得出第一金屬連線和第二金屬連線50’的電容作為第一校準(zhǔn)電容。第一計算模塊6與第一測試模塊4及第一電容校準(zhǔn)測試模塊5相連，通過將傳輸門晶體管陣列的柵覆蓋電容與第一校準(zhǔn)電容兩者相減即是傳輸門晶體管陣列的本征柵覆蓋電容，之后經(jīng)過推算即可得到單個SRAM單元中傳輸門晶體管的本征柵覆蓋電容。同樣的，本發(fā)明的測試系統(tǒng)也可僅測量單個SRAM單元中傳輸門晶體管的PN結(jié)數(shù)據(jù)，具體同上述僅測試柵覆蓋電容的系統(tǒng)和方法相類似，在此不做詳細(xì)說明。圖4及圖5所示為SRAM測試系統(tǒng)測試上拉晶體管和測試下拉晶體管時的SRAM單元版圖結(jié)構(gòu)示意圖，測試系統(tǒng)與方法與上述傳輸門晶體管的測試系統(tǒng)和方法類似，在此不做贅述。需要注意的是，測試SRAM上拉晶體管或下拉晶體管時也可僅測試晶體管的PN結(jié)數(shù)據(jù)或柵覆蓋電容其中之一。本發(fā)明提出的SRAM測試系統(tǒng)和方法，充分利用SRAM陣列的結(jié)構(gòu)特點，通過將測試點連接至并聯(lián)的多個SRAM的同類型晶體管，從而將單個SRAM晶體管的電容和PN結(jié)數(shù)據(jù)放大以由測試模塊得到準(zhǔn)確的測試數(shù)據(jù)，再通過計算模塊推算得到單個SRAM單元中晶體管的電容和PN結(jié)特性，進(jìn)行模型參數(shù)的優(yōu)化。此外，本發(fā)明還通過電容校準(zhǔn)測試模塊測量金屬連線的電容，從而消除金屬連線耦合電容對測試結(jié)果的影響。且在本發(fā)明提出的SRAM測試系統(tǒng)中，晶體管有源區(qū)與柵極的版圖結(jié)構(gòu)以及尺寸大小與實際SRAM—致，因此避免了沿用邏輯器件的模型參數(shù)無法完全等效的缺陷，從而保證了利用該測試系統(tǒng)及方法所優(yōu)化的SRAM器件模型參數(shù)的準(zhǔn)確性。雖然本發(fā)明已以較佳實施例揭示如上，然所述諸多實施例僅為了便于說明而舉例而已，并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明精神和范圍的前提下可作若干的更動與潤飾，本發(fā)明所主張的保護(hù)范圍應(yīng)以權(quán)利要求書所述為準(zhǔn)。
權(quán)利要求
1.一種靜態(tài)隨機(jī)存儲器的寄生參數(shù)測試系統(tǒng)，用于測試靜態(tài)隨機(jī)存儲陣列中各晶體管的柵覆蓋電容和PN結(jié)特性，其特征在于，所述測試系統(tǒng)包括第一測試點，所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的柵極并聯(lián)耦接于所述第一測試點；第二測試點，所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的有源區(qū)并聯(lián)耦接于所述第二測試點；第三測試點，所述靜態(tài)隨機(jī)存儲陣列中各相同類型晶體管的襯底并聯(lián)耦接于所述第三測試點；柵覆蓋電容測試模塊，耦接所述第一測試點和第二測試點，測試所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的柵覆蓋電容；以及PN結(jié)電流和結(jié)電容測試模塊，耦接于所述第二測試點與第三測試點，測試所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的PN結(jié)電流和PN結(jié)電容。
2.根據(jù)權(quán)利要求I所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試系統(tǒng)，其特征在于，還包括 與引出所述晶體管柵極的金屬連線尺寸相同的第一金屬連線，與引出所述晶體管有源區(qū)的金屬連線尺寸相同的第二金屬連線；與引出所述晶體管襯底的金屬連線尺寸相同的第三金屬連線；所述第一金屬連線與第二金屬連線形成第一電容校準(zhǔn)結(jié)構(gòu)，所述第二金屬連線與第三金屬連線形成第二電容校準(zhǔn)結(jié)構(gòu)；第四測試點，耦接所述第一金屬連線；第五測試點，耦接所述第二金屬連線；第六測試點，耦接所述第三金屬連線；第一電容校準(zhǔn)測試模塊，耦接所述第四測試點與第五測試點，測試所述第一電容校準(zhǔn)結(jié)構(gòu)的電容作為第一校準(zhǔn)電容；第二電容校準(zhǔn)測試模塊，耦接所述第五測試點與第六測試點，測試所述第二電容校準(zhǔn)結(jié)構(gòu)的電容作為第二校準(zhǔn)電容；第一計算模塊，根據(jù)所述的晶體管柵覆蓋電容及第一校準(zhǔn)電容計算出所述晶體管的本征柵覆蓋電容；第二計算模塊，根據(jù)所述的晶體管的PN結(jié)電流和PN結(jié)電容及第二校準(zhǔn)電容計算出所述晶體管的PN結(jié)電流和本征PN結(jié)電容。
3.根據(jù)權(quán)利要求I所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試系統(tǒng)，其特征在于，所述晶體管上的接觸孔數(shù)量大于所述靜態(tài)隨機(jī)存儲器中其他類型晶體管上的接觸孔數(shù)量，以使所述靜態(tài)隨機(jī)存儲器陣列中只有該類型晶體管引出。
4.根據(jù)權(quán)利要求3所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試系統(tǒng)，其特征在于，所述晶體管的柵極，所述晶體管的有源區(qū)及所述晶體管的襯底均通過所述晶體管的接觸孔由金屬連線引出。
5.根據(jù)權(quán)利要求I所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試系統(tǒng)，其特征在于，所述晶體管為下拉晶體管或上拉晶體管或傳輸門晶體管其中一種。
6.一種靜態(tài)隨機(jī)存儲器寄生參數(shù)測試方法，用于測試靜態(tài)隨機(jī)存儲陣列中各晶體管的柵覆蓋電容和PN結(jié)特性，其特征在于，所述方法包括以下步驟將所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的柵極并聯(lián)耦接至第一測試點；將所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的有源區(qū)并聯(lián)耦接至第二測試點；將所述靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的襯底并聯(lián)耦接至第三測試點； 通過所述第一測試點與所述第二測試點測量所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的柵覆蓋電容；通過所述第二測試點與所述第三測試點測試所述靜態(tài)隨機(jī)存儲陣列中各所述晶體管的PN結(jié)電流和PN結(jié)電容。
7.根據(jù)權(quán)利要求6所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試方法，其特征在于，還包括 將與引出各所述晶體管柵極的金屬連線尺寸相同的第一金屬連線耦接至第四測試占.將與引出各所述晶體管有源區(qū)的金屬連線尺寸相同的第二金屬連線耦接至第五測試占.將與引出各所述晶體管襯底的金屬連線尺寸相同的第三金屬連線耦接至第六測試占.通過所述第四測試點與所述第五測試點測量所述第一金屬連線和所述第二金屬連線的電容作為第一校準(zhǔn)電容；通過所述第五測試點與所述第六測試點測量所述第二金屬連線和所述第三金屬連線的電容作為第二校準(zhǔn)電容；根據(jù)所述晶體管的柵覆蓋電容以及所述第一校準(zhǔn)電容計算出所述晶體管的本征柵覆蓋電容；根據(jù)所述的晶體管的PN結(jié)電流和PN結(jié)電容及第二校準(zhǔn)電容計算出所述晶體管的PN 結(jié)電流和本征PN結(jié)電容。
8.根據(jù)權(quán)利要求7所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試方法，其特征在于，所述晶體管上的接觸孔數(shù)量大于所述靜態(tài)隨機(jī)存儲器中其他類型晶體管上的接觸孔數(shù)量，以使所述靜態(tài)隨機(jī)存儲器陣列中只有該類型晶體管引出。
9.根據(jù)權(quán)利要求8所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試方法，其特征在于，所述晶體管的柵極，所述晶體管的有源區(qū)以及所述晶體管的襯底均通過所述晶體管的所述接觸孔由金屬連線引出。
10.根據(jù)權(quán)利要求6所述的靜態(tài)隨機(jī)存儲器寄生參數(shù)測試系統(tǒng)，其特征在于，所述晶體管為下拉晶體管或上拉晶體管或傳輸門晶體管其中一種。
全文摘要
本發(fā)明公開了靜態(tài)隨機(jī)存儲器的寄生參數(shù)的測試系統(tǒng)及方法，用于測試靜態(tài)隨機(jī)存儲陣列中各晶體管的柵覆蓋電容和PN結(jié)特性，其中，靜態(tài)隨機(jī)存儲陣列中各相同類型的晶體管的柵極并聯(lián)耦接于第一測試點；各相同類型的晶體管的有源區(qū)并聯(lián)耦接于第二測試點，各相同類型的晶體管的襯底并聯(lián)耦接于第三測試點，柵覆蓋電容測試模塊通過第一測試點和第二測試點可測量各晶體管的柵覆蓋電容，PN結(jié)電流和結(jié)電容測試模塊通過第二測試點和第三測試點可測量各晶體管的PN結(jié)電流和PN結(jié)電容。本發(fā)明充分利用靜態(tài)隨機(jī)存儲陣列的結(jié)構(gòu)特點，測量靜態(tài)隨機(jī)存儲陣列中各晶體管的電容和PN結(jié)特性，以進(jìn)行模型參數(shù)的優(yōu)化。
文檔編號G11C29/00GK102982847SQ201210496840
公開日2013年3月20日 申請日期2012年11月29日 優(yōu)先權(quán)日2012年11月29日
發(fā)明者郭奧 申請人:上海集成電路研發(fā)中心有限公司