專利名稱：半導(dǎo)體存儲(chǔ)器、系統(tǒng)和半導(dǎo)體存儲(chǔ)器的操作方法
技術(shù)領(lǐng)域：
本實(shí)施例涉及ー種具有低功耗模式的半導(dǎo)體存儲(chǔ)器和安裝有該半導(dǎo)體存儲(chǔ)器的系統(tǒng)。
背景技術(shù)：
提出了ー種方法，在半導(dǎo)體存儲(chǔ)器，例如，DRAM中，如果行相關(guān)和列相關(guān)電路塊不運(yùn)行，通過該方法停止對這些電路塊提供電源電壓，從而減少流經(jīng)非運(yùn)行電路塊的泄漏電流(例如，見日本專利申請?zhí)亻_No. 2008-27547和No. 2010-135047)。還提出了另ー種方法，在DRAM中，通過該方法基于模式寄存器中設(shè)置的列地址選通(CAS)等待時(shí)間而識(shí)別エ作頻率，以根據(jù)該識(shí)別工作頻率使用電壓生成単元改變生成內(nèi)部電源電壓的能力，從而減少耗散功率(例如，見日本專利申請?zhí)亻_No. 2009-181638)。還提出了另ー種的方法，在 偽SRAM中，從停止刷新操作的深度待機(jī)模式恢復(fù)為進(jìn)行刷新操作的待機(jī)模式時(shí)，通過該方法増加生成內(nèi)部電源電壓的電壓生成単元的工作頻率，從而將內(nèi)部電壓快速設(shè)置為預(yù)期值(例如，見日本專利申請?zhí)亻_No. 2008-117525)。例如，在形成分別與電路塊對應(yīng)的多個(gè)電壓生成單元的情況下，所述每個(gè)電壓生成単元的電源電壓生成能力設(shè)計(jì)為能與對應(yīng)電路塊的最大耗散功率匹配。但是，所述多個(gè)電路塊并非始終在最大耗散功率下運(yùn)行。如果所述電壓生成単元的電源電壓生成能力過大，所述半導(dǎo)體存儲(chǔ)器的耗散功率就會(huì)増加。

發(fā)明內(nèi)容
本實(shí)施例的ー個(gè)目的在于將電壓生成單元的電源電壓生成能力最小化，同時(shí)防止具有用于每個(gè)電路塊的電壓生成単元的半導(dǎo)體存儲(chǔ)器中的電源電壓產(chǎn)生波動(dòng)，從而減少半導(dǎo)體存儲(chǔ)器的耗散功率。根據(jù)本實(shí)施例的第一方面，半導(dǎo)體存儲(chǔ)器具有布置在矩陣中的存儲(chǔ)單元；第一選擇單元，響應(yīng)于訪問存儲(chǔ)單元的訪問請求而選擇與設(shè)于第一方向的存儲(chǔ)單元線分別連接的任何第一信號(hào)線；第二選擇單元，在第一選擇單元開始運(yùn)行之后選擇與設(shè)于第二方向的存儲(chǔ)單元線分別連接的任何第二信號(hào)線，所述第二方向與第一方向相交；第一電壓生成単元，生成將提供給第一選擇單元的第一電源電壓；第二電壓生成単元，在啟動(dòng)信號(hào)處于激活狀態(tài)時(shí)生成將提供給第二選擇單元的第二電源電壓；開關(guān)，在短路信號(hào)處于激活狀態(tài)時(shí)將被提供了第一電源電壓的第一電源線和被提供了第二電源電壓的第二電源線互相短路；以及，電源電壓控制單元，響應(yīng)于訪問請求而激活啟動(dòng)信號(hào)，在自啟動(dòng)信號(hào)激活起經(jīng)過預(yù)定時(shí)間之后激活短路信號(hào)，在基于訪問請求的訪問操作完成之后停用短路信號(hào)，并響應(yīng)于短路信號(hào)的停用而停用啟動(dòng)信號(hào)。第一電壓生成單元的第一電源電壓生成能力和第二電壓生成單元的第二電源電壓生成能力被最小化，同時(shí)防止第一和第二電源電壓生成電壓產(chǎn)生波動(dòng)，從而減少半導(dǎo)體存儲(chǔ)器的耗散功率。


圖I圖示出一個(gè)實(shí)施例中的半導(dǎo)體存儲(chǔ)器的示例；圖2圖示出另ー個(gè)實(shí)施例中的半導(dǎo)體存儲(chǔ)器MEM的示例；圖3圖示出圖2所示的行控制單元34的示例；圖4圖示出圖2所示的電源控制單元24、基準(zhǔn)電壓生成單元26、行電壓生成單元28、列電壓生成單元30和開關(guān)32的示例；圖5圖示出圖4所示的電源控制 電路PWCNT的示例；圖6圖示出圖4所示的定時(shí)器TMR的示例；圖7圖示出圖2所示的命令控制單元16和輸入數(shù)據(jù)控制單元42的示例；圖8圖示出圖2所示的輸出數(shù)據(jù)控制単元40和輸出數(shù)據(jù)緩沖器44的示例；圖9圖示出圖2所示的列控制單元36的示例；圖10圖示出圖2所示的半導(dǎo)體存儲(chǔ)器MEM的操作的示例；圖11圖示出另ー個(gè)實(shí)施例中的電源控制單元24中的定時(shí)器TMR的示例；圖12圖示出另ー個(gè)實(shí)施例中的半導(dǎo)體存儲(chǔ)器MEM的示例；圖13圖示出圖12所示的行控制單元34A的示例；圖14圖示出又一實(shí)施例中的半導(dǎo)體存儲(chǔ)器MEM的示例；圖15圖示出圖14所示的行控制單元34B的示例；圖16圖示出圖14所示的電源控制單元24B中的電源控制電路PWCNT的示例；圖17圖示出圖14所示的半導(dǎo)體存儲(chǔ)器MEM的操作的示例；圖18圖示出安裝有上述實(shí)施例的半導(dǎo)體存儲(chǔ)器MEM的系統(tǒng)SYS的示例。
具體實(shí)施例方式下文將參考附圖對實(shí)施例進(jìn)行說明。傳輸信號(hào)的信號(hào)線與信號(hào)名稱用相同符號(hào)表示。端部標(biāo)有“Z”的信號(hào)基于正邏輯。頂部標(biāo)有“/”或端部標(biāo)有“X”的信號(hào)基于負(fù)邏輯。在圖中，雙正方形符號(hào)表示外端子。外端子為，例如，半導(dǎo)體芯片中的焊盤或覆蓋半導(dǎo)體芯片的封裝的導(dǎo)線。通過外端子提供的信號(hào)與端子名稱用相同符號(hào)表示。圖I圖示出一個(gè)實(shí)施例中的半導(dǎo)體存儲(chǔ)器的示例。所述半導(dǎo)體存儲(chǔ)器具有布置在矩陣內(nèi)的多個(gè)存儲(chǔ)単元、第一控制單元、第二控制單元、第一電壓生成単元、第二電壓生成単元、開關(guān)、第一選擇單元和第二選擇單元。第一選擇單元響應(yīng)于訪問存儲(chǔ)單元的訪問請求而選擇與布置在第一方向上的各個(gè)存儲(chǔ)単元線連接的第一信號(hào)線之一。第二選擇單元在第一選擇單元開始運(yùn)行之后選擇與布置在第二方向上的各個(gè)存儲(chǔ)単元線連接的第二信號(hào)線之一，所述第二方向與第一方向相交。第一控制單元響應(yīng)于訪問請求而激活啟動(dòng)信號(hào)。第二控制單元在自啟動(dòng)信號(hào)激活起經(jīng)過預(yù)定時(shí)間之后激活短路信號(hào)。第二控制單元在基于訪問請求的訪問操作完成之后停用短路信號(hào)。例如，第二控制單元根據(jù)表示訪問操作完成的信息停用短路信號(hào)。并且，所述第一控制單元響應(yīng)于第二控制單元輸出的短路信號(hào)的停用而停用啟動(dòng)信號(hào)。所述第一和第ニ控制單元是用于控制第二電壓生成單元和開關(guān)的電源控制單元。
所述第一電壓生成単元生成將提供給第一選擇單元的第一電源電壓。所述第二電壓生成単元在啟動(dòng)信號(hào)激活期間生成將提供給第二選擇單元的第二電源電壓，并在啟動(dòng)信號(hào)停用期間停止生成第二電源電壓。即，響應(yīng)于訪問請求，所述第二電壓生成単元在第二選擇單元開始運(yùn)行之前開始生成第二電源電壓，并在第二選擇單元不運(yùn)行時(shí)停止生成第二電源電壓。由于第二電源電壓在第二選擇單元運(yùn)行時(shí)生成，所述半導(dǎo)體存儲(chǔ)器的耗散功率降低。所述開關(guān)在短路信號(hào)激活期間使被提供以第一電源電壓的第一電源線和被提供以第二電源電壓的第二電源線互相短路。所述短路信號(hào)在啟動(dòng)信號(hào)之后生成，使第一電源線和第二電源線由開關(guān)短路時(shí)，所述第二電源電壓已達(dá)到預(yù)定電壓。因此，可防止開關(guān)打開時(shí)第一電源電壓由于第二電源電壓的作用而波動(dòng)。此外，所述開關(guān)處于打開狀態(tài)時(shí)，所述第ニ選擇單元不僅利用第二電源電壓，而且利用第一電壓生成単元生成的第一電源電壓而運(yùn)行。因此，所述第二電壓生成単元的第二電源電壓生成能力被最小化，從而降低了第二電壓生成單元的電路規(guī)模。所述開關(guān)在短路信號(hào)不活動(dòng)時(shí)使第一和第二電源線彼此斷開。因此，可防止在所 述第二選擇電路停止運(yùn)行，訪問操作完成，且第二電壓生成単元停止之后電流以浮動(dòng)狀態(tài)從第一電源線流向第二電源線。因此，可防止第一電壓生成単元進(jìn)行無用的運(yùn)行，從而降低半導(dǎo)體存儲(chǔ)器的耗散功率。由上文可以看出，根據(jù)本實(shí)施例，防止了第一電源電壓和第二電源電壓產(chǎn)生波動(dòng)，同時(shí)，第一電壓生成単元的第一電源電壓生成能力和第二電壓生成単元的第二電源電壓生成能力被分別最小化。因此，所述半導(dǎo)體存儲(chǔ)器的耗散功率降低。圖2圖示出另ー個(gè)實(shí)施例中的半導(dǎo)體存儲(chǔ)器MEM的示例。在這些實(shí)施例中，相同部件用相同參考數(shù)字表示，此處不再重復(fù)其說明。例如，半導(dǎo)體存儲(chǔ)器MEM為同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。所述半導(dǎo)體存儲(chǔ)器MEM可設(shè)計(jì)為封裝密封半導(dǎo)體存儲(chǔ)器或安裝在系統(tǒng)LSI中的存儲(chǔ)器宏(IP)等。所述半導(dǎo)體存儲(chǔ)器MEM具有輸入緩沖器10，12和14、命令控制單元16、模式寄存器18、刷新定時(shí)器20、上電復(fù)位電路22、電源控制単元24、基準(zhǔn)電壓生成単元26、行電壓生成単元28、列電壓生成単元30、開關(guān)32、行控制單元34、列控制單元36、存儲(chǔ)單元陣列38、輸出數(shù)據(jù)控制単元40、輸入數(shù)據(jù)控制単元42、輸出數(shù)據(jù)緩沖器44和輸入數(shù)據(jù)緩沖器46。用粗實(shí)線表示的電路塊在接收從半導(dǎo)體存儲(chǔ)器MEM的外部提供的電源電壓VDD時(shí)運(yùn)行。用虛線表示的電路塊在接收內(nèi)部電源電壓VIIR時(shí)運(yùn)行。用粗點(diǎn)劃線表示的電路塊在接收內(nèi)部電源電壓VIIC時(shí)運(yùn)行。用粗虛線和粗點(diǎn)劃線表示的電路塊包括在接收電源電壓VIIR時(shí)運(yùn)行的某些電路，以及在接收內(nèi)部電源電壓VIIC時(shí)運(yùn)行的其他電路。例如，所述列控制單元36、輸出數(shù)據(jù)控制單元40和輸入數(shù)據(jù)控制單元42在接收內(nèi)部電源電壓VIIR和VIIC時(shí)運(yùn)行。所述存儲(chǔ)單元陣列38不用細(xì)實(shí)線表示，因?yàn)槠洳恢苯咏邮针娫措妷篤DD或內(nèi)部電源電壓VIIR或VIIC。所述輸入緩沖器10在接收高電平時(shí)鐘使能信號(hào)CKE時(shí)輸出時(shí)鐘信號(hào)CLK作為時(shí)鐘信號(hào)CLKZ。所述輸入緩沖器10在接收低電平時(shí)鐘使能信號(hào)CKE時(shí)停止輸出時(shí)鐘信號(hào)CLKZ。所述輸入緩沖器12分別通過地址端子AD和BA接收地址信號(hào)AD和庫地址信號(hào)BA，以輸出接收信號(hào)作為地址信號(hào)AINZ。為了便于說明，說明中省略庫地址BA選擇的庫，相反，對存儲(chǔ)單元陣列38進(jìn)行說明。本實(shí)施例的半導(dǎo)體存儲(chǔ)器MEM采用地址多路轉(zhuǎn)換式，其中，通過在不同時(shí)間下使用共用地址端子AD而接收行地址信號(hào)RA和列地址信號(hào)CA。所述地址信號(hào)線AINZ用于傳輸行地址信號(hào)RA和列地址信號(hào)CA。所述行地址信號(hào)RA輸出給行控制單元34，以選擇字線WL。所述列地址信號(hào)CA輸出給列控制單元36，以選擇位線BL和/BL。所述輸入緩沖器14接收命令信號(hào)CMD，以輸出接收信號(hào)作為命令信號(hào)CMDZ。例如，所述命令信號(hào)CMD包括片選信號(hào)/CS、行地址選通信號(hào)/RAS、列地址選通信號(hào)/CAS和寫入使能信號(hào)/WE。所述命令控制單元16將命令信號(hào)CMDZ與時(shí)鐘信號(hào)CLKZ同步接收，以對接收到的命令信號(hào)CMDZ進(jìn)行譯碼。所述命令控制單元16響應(yīng)于譯碼結(jié)果而輸出激活信號(hào)ACTZ、預(yù)充電信號(hào)PREZ、寫入信號(hào)WRZ、讀取信號(hào)RDZ和列控制信號(hào)CASPZ，以訪問 存儲(chǔ)單元陣列38。此外，所述命令控制單元16響應(yīng)于譯碼結(jié)果而輸出寄存器設(shè)置信號(hào)RSETZ、自動(dòng)刷新信號(hào)AREFZ、自刷新信號(hào)SREFZ、深度掉電信號(hào)DPDZ等。在命令端子CMD接收激活命令吋，生成激活信號(hào)ACTZ，以運(yùn)行行控制單元34，從而激活字線WL。所述激活命令為訪問請求的ー個(gè)示例，用于訪問存儲(chǔ)單元MC，以進(jìn)行寫入或讀取操作。在所述命令端子CMD接收預(yù)充電命令時(shí)，生成預(yù)充電信號(hào)PREZ，以停用字線WL。所述預(yù)充電命令提供給半導(dǎo)體存儲(chǔ)器MEM，以完成對存儲(chǔ)単元MC的寫入或讀取操作和訪問操作。所述激活信號(hào)ACTZ處于激活狀態(tài)吋，在命令端子CMD接收寫入命令時(shí)，生成寫入信號(hào)WRZ，以進(jìn)行寫入操作。所述激活信號(hào)ACTZ處于激活狀態(tài)時(shí)，在命令端子CMD接收讀取命令時(shí)，生成讀取信號(hào)RDZ，以進(jìn)行讀取操作。在命令端子CMD接收寫入或讀取命令吋，生成列控制信號(hào)CASPZ，以運(yùn)行列控制單元36，從而可選擇位線對BL和/BL。在命令端子CMD接收寄存器設(shè)置命令吋，生成寄存器設(shè)置信號(hào)RSETZ，以設(shè)置模式寄存器18。在命令端子CMD接收刷新命令吋，生成自動(dòng)刷新信號(hào)AREFZ，以進(jìn)行刷新操作。在命令端子CMD接收自刷新命令吋，生成自刷新信號(hào)SREFZ，以將半導(dǎo)體存儲(chǔ)器MEM切換為自刷新模式。在自刷新模式下，禁止讀取和寫入操作通過使用刷新定時(shí)器20周期性地進(jìn)行刷新操作。接收所述時(shí)鐘信號(hào)CLKZ吋，所述深度掉電信號(hào)DPDZ停用，不接收所述時(shí)鐘信號(hào)CLKZ時(shí)，所述深度掉電信號(hào)DPDZ激活。換句話說，當(dāng)所述時(shí)鐘使能信號(hào)CKE被設(shè)為低電平并且時(shí)鐘信號(hào)CLKZ不被生成時(shí)，所述深度掉電信號(hào)DPDZ激活到高電平，以將半導(dǎo)體存儲(chǔ)器MEM切換為深度掉電模式。深度掉電模式是耗散功率最小化的ー個(gè)操作模式，在該模式下，停止生成內(nèi)部電源電壓VIIR和VIIC，使存儲(chǔ)單元MC中保持的數(shù)據(jù)丟失。所述命令控制單元16的ー個(gè)示例如圖7所示。所述模式寄存器18具有多個(gè)寄存區(qū)域，所述多個(gè)寄存區(qū)域根據(jù)與寄存器設(shè)置信號(hào)RSETZ —起接收的地址信號(hào)AINZ的值來設(shè)置。所述模式寄存器18輸出等待時(shí)間信號(hào)CASLZ、突發(fā)信號(hào)BSTLZ等。所述等待時(shí)間信號(hào)CASLZ的值表示等待時(shí)間，是從提供讀取命令的時(shí)間到輸出第一數(shù)據(jù)的時(shí)間計(jì)算的時(shí)鐘周期的數(shù)量。所述突發(fā)信號(hào)BSTLZ的值表示響應(yīng)于ー個(gè)讀取命令而從半導(dǎo)體存儲(chǔ)器MEM連續(xù)讀取的數(shù)據(jù)片的數(shù)量或響應(yīng)于一個(gè)寫入命令而連續(xù)寫入半導(dǎo)體存儲(chǔ)器MEM的數(shù)據(jù)片的數(shù)量。所述模式寄存器18是寄存器的ー個(gè)示例，其對從諸如列控制單元36之類的內(nèi)部電路開始運(yùn)行的時(shí)間到數(shù)據(jù)信號(hào)輸出給數(shù)據(jù)端子DQ的時(shí)間計(jì)算的時(shí)鐘周期的數(shù)量進(jìn)行設(shè)置。所述刷新定時(shí)器20在自刷新信號(hào)SREFZ處于激活狀態(tài)時(shí)運(yùn)行，以按預(yù)定周期輸出振蕩信號(hào)0SCZ。所述振蕩信號(hào)OSCZ為內(nèi)部刷新請求，用于進(jìn)行自刷新操作。所述上電復(fù)位電路22在電源電壓VDD為預(yù)定值或低于預(yù)定值時(shí)激活起動(dòng)信號(hào)STTZ，并在電源電壓VDD超過預(yù)定值時(shí)停用起動(dòng)信號(hào)STTZ。例如，如果開始對半導(dǎo)體存儲(chǔ)器MEM提供電源電壓VDD，且其值増加，則所述起動(dòng)信號(hào)STTZ臨時(shí)激活到高電平。所述電源控制單元24響應(yīng)于激活信號(hào)ACTZ、預(yù)充電信號(hào)PREZ和等待時(shí)間信號(hào)CASLZ而輸出啟動(dòng)信號(hào)CONX和短路信號(hào)SW0NX。所述電源控制單元24的ー個(gè)示例如圖4所示。所述電源控制單元24與圖I中的第一和第二控制單元對應(yīng)。所述基準(zhǔn)電壓生成単元26基于電源電壓VDD生成基準(zhǔn)電壓VREFl。所述行電壓生成單元28在深度掉電信號(hào)DPDZ處于停用狀態(tài)時(shí)基于電源電壓VDD生成內(nèi)部電源電壓VIIR,并在深度掉電信號(hào)DPDZ處于激活狀態(tài)時(shí)停止生成內(nèi)部電源電壓VIIR。所述行電壓生成單元28是第一電壓生成単元的ー個(gè)示例，所述第一電壓生成單元生成將提供給行控制單元34的內(nèi)部電源電壓VIIR。所述列電壓生成単元30在啟動(dòng)信號(hào)CONX處于激活狀態(tài)時(shí)生成內(nèi)部電源電壓VIIC，并在啟動(dòng)信號(hào)CONX處于停用狀態(tài)時(shí)停止生成內(nèi)部電源電壓VIIC。所述列電壓生成單元30是第二電壓生成単元的ー個(gè)示例，所述第二電壓生成単元在啟動(dòng)信號(hào)CONX處于激活狀態(tài)時(shí)生成將提供給列控制單元36的內(nèi)部電源電壓。所述開關(guān)32在短路信號(hào)SWONX處于激活狀態(tài)時(shí)將內(nèi)部電源電壓線VIIR和VIIC互相連接，并在短路信號(hào)SWONX處于停用狀態(tài)時(shí)將內(nèi)部電源電壓線VIIR和VIIC互相分離。所述基準(zhǔn)電壓生成単元26、行電壓生成単元28、列電壓生成単元30和開關(guān)32的示例如圖4所示。所述行控制単元34響應(yīng)于激活信號(hào)ACTZ而接收傳輸給地址信號(hào)線AINZ的行地址信號(hào)，以根據(jù)接收的行地址信號(hào)激活字線WLZ(WL0Z-WL4095Z)之一。響應(yīng)于字線信號(hào)WLZ的激活，任一個(gè)字線WL被激活。此外，所述行控制単元34響應(yīng)于激活信號(hào)ACTZ而激活讀出放大器控制信號(hào)SAEZ。所述行控制單元34響應(yīng)于預(yù)充電信號(hào)PREZ而停用字線信號(hào)WLZ和讀出放大器控制信號(hào)SAEZ。所述行控制単元34是第一選擇單元的ー個(gè)示例，所述第一選擇單元響應(yīng)于訪問存儲(chǔ)單元MC的訪問請求而選擇與圖中水平設(shè)置的存儲(chǔ)單元MC的線分別連接的字線WL中的任何ー個(gè)。所述行控制単元34的ー個(gè)示例如圖3所示。所述列控制単元36在接收內(nèi)部電源電壓VIIR和VIIC時(shí)運(yùn)行。所述列控制単元36響應(yīng)于列控制信號(hào)CASPZ而接收傳輸給地址信號(hào)線AINZ的列地址，以根據(jù)接收的列地址激活列線選擇信號(hào)CLZ(CL0Z-CL255Z)中的任何ー個(gè)。響應(yīng)于所述列線選擇信號(hào)CLZ的激活，列開關(guān)打開，以選擇預(yù)定數(shù)量的位線對BL和/BL。隨后，數(shù)據(jù)片輸入到所選位線對BL和/BL中，或數(shù)據(jù)片從所選位線對BL和/BL中讀取。所述列控制単元36是第二選擇單元的ー個(gè)示例，所述第二選擇單元在行控制單元34開始運(yùn)行之后選擇與圖中垂直設(shè)置的存儲(chǔ)單元MC的線分別連接的位線對BL和/BL中的ー個(gè)。
所述存儲(chǔ)單元陣列38具有按照矩陣布置的多個(gè)動(dòng)態(tài)存儲(chǔ)單元MC、與圖中水平設(shè)置的存儲(chǔ)單元MC的線連接的多個(gè)字線WL，以及與圖中水平設(shè)置的存儲(chǔ)單元MC的線連接的互補(bǔ)位線對BL和/BL。所述存儲(chǔ)単元MC具有用于將數(shù)據(jù)作為電荷保持的電容器，以及用于將電容器的一端與位線BL(或/BL)連接的轉(zhuǎn)移晶體管。所述電容器的另一端為基準(zhǔn)電壓線。所述輸出數(shù)據(jù)控制單元40在接收內(nèi)部電源電壓VIIR和VIIC時(shí)運(yùn)行。所述輸出數(shù)據(jù)控制単元40在讀取操作模式下通過共用數(shù)據(jù)線CDBZ將存儲(chǔ)單元陣列38輸出的數(shù)據(jù)信號(hào)輸出到輸出數(shù)據(jù)緩沖器44中，作為輸出數(shù)據(jù)信號(hào)D0UTZ。此外，所述輸出數(shù)據(jù)控制単元40為輸出數(shù)據(jù)緩沖器44提供運(yùn)行輸出數(shù)據(jù)緩沖器44的輸出時(shí)鐘信號(hào)CLK0Z。所述輸出數(shù)據(jù)控制單元40的ー個(gè)示例如圖8所示。所述輸入數(shù)據(jù)控制単元42在接收內(nèi)部電源電壓VIIR和VIIC時(shí)運(yùn)行。所述輸入數(shù)據(jù)控制単元42將從輸入數(shù)據(jù)緩沖器46接收的輸入數(shù)據(jù)信號(hào)DINZ輸出到共用數(shù)據(jù)線CDBZ中。所述輸入數(shù)據(jù)控制單元42的ー個(gè)示例如圖7所示。 所述輸出數(shù)據(jù)緩沖器44在讀取操作模式下運(yùn)行，以響應(yīng)于輸出時(shí)鐘信號(hào)CLKOZ而將輸出數(shù)據(jù)信號(hào)DOUTZ輸出到數(shù)據(jù)端子DQ中。所述輸出數(shù)據(jù)緩沖器44的ー個(gè)示例如圖8所示。輸入數(shù)據(jù)緩沖器46在讀取操作模式下運(yùn)行，以將在數(shù)據(jù)端子DQ處接收到的數(shù)據(jù)輸出到輸入數(shù)據(jù)控制単元42中，作為輸入數(shù)據(jù)DINZ。圖3圖示出圖2所示的行控制單元34的示例。所述行控制単元34具有行地址鎖存電路52、刷新地址計(jì)數(shù)器54、刷新請求生成電路56、地址選擇器58、行定時(shí)控制電路60和行譯碼器62。 所述行地址鎖存電路52響應(yīng)于激活信號(hào)ACTZ而接收和鎖存地址信號(hào)AINZ，以輸出行地址信號(hào)RAZ(RAllZ-RAOZ)。所述刷新地址計(jì)數(shù)器54響應(yīng)于計(jì)數(shù)信號(hào)CUPZ而進(jìn)行計(jì)數(shù)操作，以生成刷新地址信號(hào)RFAZ(RFAllZ-RFAOZ)。所述行地址信號(hào)RAZ和刷新地址信號(hào)RFAZ的長度并不限于12位。所述刷新請求生成電路56響應(yīng)于振蕩信號(hào)OSCZ或自動(dòng)刷新模式信號(hào)AREFZ而輸出計(jì)數(shù)信號(hào)CUPZ和刷新脈沖信號(hào)REFPZ，以激活刷新信號(hào)REFZ。所述計(jì)數(shù)信號(hào)CUPZ和刷新脈沖信號(hào)REFPZ均為脈沖信號(hào)。此外，所述刷新請求生成電路56響應(yīng)于刷新結(jié)束信號(hào)REFEZ而停用刷新信號(hào)REFZ。所述地址選擇器58在刷新信號(hào)REFZ處于停用狀態(tài)時(shí)選擇行地址信號(hào)RAZ，在刷新信號(hào)REFZ處于激活狀態(tài)時(shí)選擇刷新地址信號(hào)RFAZ，并輸出所選信號(hào)作為行地址信號(hào)BRAZ (BRA11Z-BRA0Z)。所述行定時(shí)控制電路60響應(yīng)于激活信號(hào)ACTZ或刷新脈沖信號(hào)REFPZ而激活字線控制信號(hào)WLONZ和讀出放大器控制信號(hào)SAEZ。所述行定時(shí)控制電路60響應(yīng)于預(yù)充電信號(hào)PREZ而停用字線控制信號(hào)WLONZ和讀出放大器控制信號(hào)SAEZ。此外，所述行定時(shí)控制電路60響應(yīng)于預(yù)充電信號(hào)PREZ而臨時(shí)激活刷新結(jié)束信號(hào)REFEZ。所述行譯碼器62響應(yīng)于行地址信號(hào)BRAZ而激活字線信號(hào)WLZ (WL0Z-WL4095Z)之一。所述字線信號(hào)WLZ的數(shù)量并不限于4096。圖4圖示出圖2所示的電源控制單元24、基準(zhǔn)電壓生成單元26、行電壓生成單元28、列電壓生成單元30和開關(guān)32的示例。所述電源控制單元24具有電源控制電路PWCNT、或非門、定時(shí)器TMR和與非門。
所述電源控制電路PWCNT響應(yīng)于激活信號(hào)ACTZ、預(yù)充電信號(hào)PREZ和等待時(shí)間信號(hào)CASLZ而輸出上電信號(hào)Ρ0ΝΖ。所述電源控制電路PWCNT的ー個(gè)示例如圖5所示。所述或非門在通過反相器接收高電平(活動(dòng)的)上電信號(hào)PONZ或低電平(活動(dòng)的)短路信號(hào)SWONX時(shí)輸出低電平(活動(dòng)的)激活信號(hào)C0NX。所述或非門如果通過反相器接收低電平(不活動(dòng)的)上電信號(hào)PONZ和高電平(不活動(dòng)的)短路信號(hào)SWONX則輸出高電平(不活動(dòng)的)激活信號(hào)C0NX。所述電源控制電路PWCNT和或非門是第一控制單元的一個(gè)示例，所述第一控制單元如果接收存儲(chǔ)單元MC訪問請求則激活啟動(dòng)信號(hào)CONX并響應(yīng)于短路信號(hào)SWONX的停用而停用啟動(dòng)信號(hào)C0NX。所述定時(shí)器TMR通過延遲高電平(活動(dòng)的)上電信號(hào)PONZ而生成高電平(活動(dòng)的)延遲上電信號(hào)PONDZ。所述定時(shí)器TMR的ー個(gè)示例如圖6所示。所述與非門響應(yīng)于延遲上電信號(hào)PONDZ的激活而激活短路信號(hào)SWONX并響應(yīng)于上電信號(hào)PONZ的停用而停用短路信號(hào)SW0NX。所述與非門可響應(yīng)于根據(jù)表示訪問請求的激活信號(hào)ACTZ生成的代替延遲上 電信號(hào)PONDZ的信號(hào)的激活而激活短路信號(hào)SW0NX。所述定時(shí)器TMR和與非門是第二控制 單元的ー個(gè)示例，所述第二控制單元在自啟動(dòng)信號(hào)CONX激活起經(jīng)過預(yù)定時(shí)間之后激活短路信號(hào)SW0NX，并在響應(yīng)于訪問請求的訪問操作完成之后停用短路信號(hào)SW0NX。所述基準(zhǔn)電壓生成単元26具有串聯(lián)布置在電源線VDD與接地線VSS之間的差分放大器AMP、pM0S晶體管PUnMOS晶體管NI、電阻元件Rl和R2。所述差分放大器AMP在其一個(gè)輸入㈠接收基準(zhǔn)電壓VRER)，并在其另ー輸入⑴接收通過電阻元件Rl和R2分割的電壓VRER)FB。所述差分放大器AMP將控制電壓輸出到pMOS晶體管Pl的柵極中，使分割電壓VREi7OFB可等于基準(zhǔn)電壓VREi7O。所述基準(zhǔn)電壓VRER)是半導(dǎo)體存儲(chǔ)器MEM中生成的最佳恒定電壓，用于穩(wěn)定其運(yùn)行。所述nMOS晶體管NI由ニ極管連接，以作為閾值電壓監(jiān)控電路而運(yùn)行。所述nMOS晶體管NI為其漏極節(jié)點(diǎn)提供基準(zhǔn)電壓VREFl，所述基準(zhǔn)電壓VREFl比源極電壓NVII高一個(gè)閾值電壓。所述行電壓生成単元28具有串聯(lián)布置在電源線VDD與內(nèi)部電源線VIIR之間的PMOS晶體管P2和nMOS晶體管N2。為所述pMOS晶體管P2的柵極提供深度掉電電壓DPDZ。所述pMOS晶體管P2在被提供高電平深度掉電信號(hào)DH)Z(處于深度掉電模式)時(shí)關(guān)閉，在被提供低電平深度掉電信號(hào)DPDZ時(shí)打開。為所述nMOS晶體管N2的柵極提供基準(zhǔn)電壓VREFl。所述nMOS晶體管N2設(shè)計(jì)為，其閾值電壓可等于nMOS晶體管NI的閾值電壓。因此，所述內(nèi)部電源電壓VIIR的值比基準(zhǔn)電壓VREF I低一個(gè)閾值電壓。即，所述內(nèi)部電源電壓VIIR等于基準(zhǔn)電壓生成単元26的源極電壓NVII。所述列電壓生成単元30具有串聯(lián)布置在電源線VDD與內(nèi)部電源線VIIC之間的PMOS晶體管P3和nMOS晶體管N3。為所述pMOS晶體管P3的柵極提供啟動(dòng)信號(hào)C0NX，所述PMOS晶體管P3在啟動(dòng)信號(hào)CONX處于低電平(活動(dòng)的)時(shí)打開，在其處于高電平(不活動(dòng)的)時(shí)關(guān)閉。為所述nMOS晶體管N3的柵極提供基準(zhǔn)電壓VREFl。所述nMOS晶體管N3設(shè)計(jì)為，其閾值電壓可等于nMOS晶體管NI的閾值電壓。因此，所述內(nèi)部電源電壓VIIC的值比基準(zhǔn)電壓VREFl低一個(gè)閾值電壓。由此，所述內(nèi)部電源電壓VIIR和VIIC等于基準(zhǔn)電壓生成單元26的源極電壓NVII。
所述開關(guān)32具有pMOS晶體管P4，所述pMOS晶體管P4的源極和漏極分別與內(nèi)部電源電壓VIIR和VIIC連接，并且其柵極被提供短路信號(hào)SW0NX。被提供低電平(活動(dòng)的)短路信號(hào)SWONX時(shí)，所述pMOS晶體管P4打開，以將內(nèi)部電源電壓VIIR和VIIC互相連接。被提供高電平(不活動(dòng)的)短路信號(hào)SWONX時(shí)，所述pMOS晶體管P4將內(nèi)部電源電壓VIIR和VIIC互相分離。響應(yīng)于高電平(活動(dòng)的)斷電信號(hào)P0FFZ，所述上電信號(hào)PONZ停用(低電平)，所述高電平(活動(dòng)的)斷電信號(hào)POFFZ在與讀取命令RD或?qū)懭朊頡W對應(yīng)的列側(cè)操作結(jié)束時(shí)根據(jù)預(yù)充電命令PRE在預(yù)定時(shí)鐘(CASL+N)之后生成；響應(yīng)于PONZ = H，所述短路信號(hào)SWONX停用(高電平)，所述開關(guān)32關(guān)閉，所述啟動(dòng)信號(hào)COMX停用(低電平)；且所述列電壓生成単元30關(guān)閉第二電源電壓VIIC。因此，所述激活信號(hào)ACTZ激活(高電平)時(shí)，所述列電壓生成単元30啟動(dòng)；在所述第ニ電源電壓VIIC升高后，所述開關(guān)32打開，使第一和第二電源電壓VIIR、VIIC連接。并且，在自列側(cè)操作完成起經(jīng)過預(yù)定時(shí)鐘周期之后，所述開關(guān)32關(guān)閉，所述列電壓生成単元30關(guān)閉。即，所述列電壓生成単元30在列側(cè)操作期間生成第二電源電壓VIIC，使功率降低。

圖5圖示出圖4所示的電源控制電路PWCNT的示例。所述電源控制電路PWCNT具有延遲電路DLY1、移位寄存器SFTRl和SFTR2、觸發(fā)器FF、反相器IVl和“或”電路。所述延遲電路DLYl通過延遲時(shí)鐘信號(hào)CLKZ而生成時(shí)鐘信號(hào)CLKDZ。如果為所述移位寄存器SFTRl的初始化端子INIT提供激活信號(hào)ACTZ的前沿，則將所述移位寄存器SFTRl的級數(shù)設(shè)為與負(fù)載端子LD上提供的等待時(shí)間信號(hào)CASLZ相同的值。隨后，其通過將預(yù)充電信號(hào)PREZ的高電平與時(shí)鐘信號(hào)CLKDZ同步而進(jìn)行移位操作，以在經(jīng)過與所設(shè)置的級數(shù)相同的數(shù)量的時(shí)鐘周期之后將輸出端子OUT設(shè)為高電平。所述移位寄存器SFTRl將移位操作與通過延遲時(shí)鐘信號(hào)CLKZ獲得的時(shí)鐘信號(hào)CLKDZ同步進(jìn)行。這樣，如圖10所示，可將移位寄存器SFTRl的操作與接收預(yù)充電命令PRE的時(shí)鐘信號(hào)CLK的前沿同步開始。如果為所述移位寄存器SFTR2的初始化端子INIT提供激活信號(hào)ACTZ的前沿，則將所述移位寄存器SFTR2的級數(shù)設(shè)為與負(fù)載端子LD上提供的值N相同的值。隨后，其通過將移位寄存器SFTRl的高電平與時(shí)鐘信號(hào)CLKDZ同步而進(jìn)行移位操作，以在經(jīng)過與所設(shè)置的級數(shù)相同的數(shù)量的時(shí)鐘周期之后從輸出端子OUT輸出高電平斷電信號(hào)P0FFZ。例如，將所述值N設(shè)為固定值“4”，并通過用于制造半導(dǎo)體存儲(chǔ)器MEM的光掩模布線圖形或保險(xiǎn)絲電路而提前編程。如果通過“或”電路為觸發(fā)器FF提供激活信號(hào)ACTZ的高電平或在復(fù)位端R為觸發(fā)器FF提供起動(dòng)信號(hào)STTZ的高電平，則觸發(fā)器FF將上電信號(hào)PONX激活到低電平。如果在設(shè)置端S為觸發(fā)器FF提供斷電信號(hào)POFFZ的高電平，觸發(fā)器FF將上電信號(hào)PONX停用到低電平。所述反相器IVl對上電信號(hào)使PONX的邏輯反相，以將其輸出為上電信號(hào)Ρ0ΝΖ。上面的電源電壓控制電路PWCNT以如下方式運(yùn)行。如圖10所示，響應(yīng)于激活信號(hào)ACTZ的激活(高電平)，觸發(fā)器FF被復(fù)位并且上電信號(hào)PONZ變?yōu)榛顒?dòng)的(高電平)。因此，如圖4所示，啟動(dòng)信號(hào)CONX變?yōu)榛顒?dòng)的(低電平)，列側(cè)第二電源電壓VIIC升高，并且短路信號(hào)SWONX變?yōu)榛顒?dòng)的(低電平)以打開開關(guān)32。另ー方面，當(dāng)完成列側(cè)操作時(shí)，所述預(yù)充電信號(hào)PREZ變?yōu)榛顒?dòng)的(高電平)，并且在CAS等待時(shí)間(CASLZ = 3且N = 4)的時(shí)鐘周期之后，上電信號(hào)PONZ變?yōu)椴换顒?dòng)的(低電平)。因此，如圖4所示，短路信號(hào)SWONX變?yōu)椴换顒?dòng)的(高電平)，以關(guān)閉開關(guān)32，此外，啟動(dòng)信號(hào)CONX變?yōu)椴换顒?dòng)的(高電平)以使得第二電源電壓VIIC下降。圖6圖示出圖4所示的定時(shí)器TMR的示例。所述定時(shí)器TMR具有恒定電流生成電路IGEN和延遲電路DLYT。所述恒定電流生成電路IGEN具有保險(xiǎn)絲電路FS、選擇器SEL、寄存器REG、電流源CS和ニ極管連接的nMOS晶體管N4。所述電流源CS和nMOS晶體管N4串聯(lián)布置在電源線VDD與接地線VSS之間。所述恒定電流生成電路IGEN根據(jù)流經(jīng)電流源CS的電流生成恒定電壓VCMN。所述選擇器SEL選擇保險(xiǎn)絲電路FS中編程的值或微調(diào)值TRMZ，并將其設(shè)置在寄存器REG中。所述電流源CS根據(jù)寄存器REG中設(shè)置的值生成電流。例如，所述微調(diào)值TRMZ在半導(dǎo)體存儲(chǔ)器MEM的制造過程中的測試期間通過測試端子而提供。所述選擇器SEL在測試時(shí)間選擇微調(diào)值TRMZ并在測試時(shí)間之外的時(shí)間選擇保險(xiǎn)絲電路FS中的值。例如，如果在半導(dǎo)體存儲(chǔ)器MEM上電時(shí)采用保險(xiǎn)絲電路FS中的值，所述寄存器REG在測試時(shí)間用微調(diào)值TRMZ代替該值。因此，可從微調(diào)值TRMZ獲得延遲電路DLYT的最佳延遲時(shí)間，并在測試時(shí)間內(nèi)將其編程于保險(xiǎn)絲電路FS內(nèi)。 所述延遲電路DLYT具有串聯(lián)的兩個(gè)CMOS反相器IV2和IV3和電容元件Cl，形成所謂的CR延遲電路。所述電容元件Cl通過將nMOS晶體管的源極和漏極互相連接而形成，其配置為，其柵極可與CMOS反相器IV2的輸出連接，其源極和漏極可與接地線VSS連接。所述CMOS反相器IV3配置為輸出上電信號(hào)P0NDZ。所述CMOS反相器IV2的源極通過nMOS晶體管N5與接地線VSS連接。所述nMOS晶體管N4和N5設(shè)計(jì)為，其可具有相同特性。所述nMOS晶體管N5的柵極電壓和源極電壓(電流反射鏡連接的)與恒定電流生成電路IGEN中的nMOS晶體管N4相同。由此，所述nMOS晶體管N4和N5流經(jīng)其本體的電流11相同。此處假定流經(jīng)nMOS晶體管N5的放電電流為II，電容元件Cl的電容值為Cl，且CMOS晶體管IV3的邏輯閾值為VDD/2，所述延遲電路DLYT的延遲時(shí)間Tl如等式(I)所示。通過使用恒定電流生成電路IGEN最佳設(shè)置放電電流11，無論是否在半導(dǎo)體存儲(chǔ)器MEM的制造條件下發(fā)生波動(dòng)，所述延遲時(shí)間Tl幾乎恒定。Tl = ClX (VDD/2)/Il (I)所述延遲電路DLYT將上電信號(hào)PONZ的前沿延遲ー個(gè)延遲時(shí)間Tl，從而通過上電信號(hào)PONZ生成短路信號(hào)SWONX的前沿。即，所述延遲電路DLYT在自上電信號(hào)PONZ激活起經(jīng)過延遲時(shí)間Tl之后激活短路信號(hào)SW0NX。如圖4所示,所述電源控制單元24中的或非門響應(yīng)于上電信號(hào)PONZ的激活而激活啟動(dòng)信號(hào)C0NX。由此，所述上電信號(hào)PONZ激活的時(shí)間與短路信號(hào)SWONX激活的時(shí)間之間的差即為可以忽略的延遲時(shí)間Tl。S卩，所述延遲電路DLYT在自啟動(dòng)信號(hào)CONX激活起經(jīng)過延遲時(shí)間Tl之后激活短路信號(hào)SW0NX。圖7圖示出圖2所示的命令控制單元16和輸入數(shù)據(jù)控制單元42的示例。所述命令控制單元16具有分別接收命令信號(hào)CMDZ的命令鎖存電路CLAT和命令譯碼器CMDDEC。每個(gè)命令鎖存電路CLAT具有串聯(lián)布置在輸入和輸出之間的CMOS轉(zhuǎn)移柵極、反相器、CMOS轉(zhuǎn)移柵極和反相器。每個(gè)命令鎖存電路CLAT在時(shí)鐘信號(hào)CLKZ的低電平時(shí)段接收命令信號(hào)CMDZ,并與時(shí)鐘信號(hào)CLKZ的前沿同步地將命令信號(hào)CMDZ鎖存，以將其輸出到命令譯碼器CMDDEC 中。所述命令譯碼器CMDDEC對從命令鎖存電路CLAT輸出的命令信號(hào)CMD進(jìn)行譯碼，并輸出激活信號(hào)ACTZ、預(yù)充電信號(hào)PREZ、列控制信號(hào)CASPZ、寄存器設(shè)置信號(hào)RSETZ、自動(dòng)刷新信號(hào)AREFZ、自刷新信號(hào)SREFZ、讀取信號(hào)RDZ和寫入信號(hào)WRZ。此外，所述命令譯碼器CMDDEC在時(shí)鐘信號(hào)CLKZ不振蕩時(shí)激活深度掉電信號(hào)DPDZ。所述輸入數(shù)據(jù)控制単元42具有寫入時(shí)鐘緩沖器WCLKB、輸入數(shù)據(jù)鎖存電路IDLT和寫入數(shù)據(jù)總線開關(guān)WDBSW。圖7圖示出與一個(gè)數(shù)據(jù)端子DQ(DINZ)對應(yīng)的輸入數(shù)據(jù)控制単元42。所述寫入時(shí)鐘緩沖器WCLKB在寫入信號(hào)WRZ激活到高電平時(shí)與時(shí)鐘信號(hào)CLKZ同步生成寫入時(shí)鐘信號(hào)WCLKZ。例如，使寫時(shí)鐘信號(hào)WCLKZ激活與突發(fā)長度相對應(yīng)的時(shí)鐘周期數(shù)目所述輸入數(shù)據(jù)鎖存電路IDLT與命令鎖存電路CLAT相同。所述輸入數(shù)據(jù)鎖存電路IDLT在寫入時(shí)鐘信號(hào)WCLKZ的低電平時(shí)段接收輸入數(shù)據(jù)信號(hào)DINZ，以與寫入時(shí)鐘信號(hào)WCLKZ的前沿同步地將輸入數(shù)據(jù)DINZ鎖存，并將其輸出到寫入數(shù)據(jù)總線開關(guān)WDBSW中。所述寫入數(shù)據(jù)總線開關(guān)WDBSW具有連接在內(nèi)部電源線VIIR與接地線VSS之間的 PMOS晶體管P6和nMOS晶體管N6、與非門和或非門。所述pMOS晶體管P6的柵極與與非門的輸出連接。所述nMOS晶體管N6的柵極與或非門的輸出連接。所述與非門和或非門在被提供高電平(活動(dòng)的)寫入信號(hào)WRZ時(shí)打開。所述與非門和或非門對通過輸入數(shù)據(jù)鎖存電路IDLT提供的輸入數(shù)據(jù)信號(hào)DINZ的邏輯進(jìn)行反相，并將其分別輸出到PMOS晶體管P6和nMOS晶體管N6中。如果輸入數(shù)據(jù)信號(hào)DINZ處于高電平，所述pMOS晶體管P6打開，nMOS晶體管N6關(guān)閉，以將共用數(shù)據(jù)線CDBZ設(shè)為高電平。如果輸入數(shù)據(jù)信號(hào)DINZ處于低電平，所述nMOS晶體管P6關(guān)閉，pMOS晶體管N6打開，以將共用數(shù)據(jù)線CDBZ設(shè)為低電平。被提供低電平(不活動(dòng)的)寫入信號(hào)WRZ吋，所述寫入數(shù)據(jù)總線開關(guān)WDBSW關(guān)閉pMOS晶體管P6和nMOS晶體管N6，以將共用數(shù)據(jù)線CDBZ設(shè)為浮動(dòng)狀態(tài)。為此，將所述第一電源電壓VIIR提供到寫入數(shù)據(jù)總線開關(guān)WDBSW中。所述寫入時(shí)鐘緩沖器WCLKB和輸入數(shù)據(jù)鎖存電路IDLT在圖4所示的pMOS晶體管P3打開時(shí)生成內(nèi)部電源電壓VIIC的時(shí)段內(nèi)運(yùn)行。所述寫入時(shí)鐘緩沖器WCLKB和輸入數(shù)據(jù)鎖存電路IDLT在pMOS晶體管P3關(guān)閉時(shí)不生成內(nèi)部電源電壓VIIC的時(shí)段內(nèi)停止運(yùn)行。所述寫入數(shù)據(jù)總線開關(guān)WDBSW在接收除深度掉電模式之外的時(shí)段內(nèi)生成的內(nèi)部電源電壓VIIR時(shí)運(yùn)行。所述PMOS晶體管P6和nMOS晶體管N6通過低電平(不活動(dòng)的)寫入信號(hào)WRZ關(guān)閉。由此，可防止寫入時(shí)鐘緩沖器WCLKB和輸入數(shù)據(jù)鎖存電路IDLT停止運(yùn)行時(shí)寫入數(shù)據(jù)總線開關(guān)WDBSW發(fā)生故障。圖8圖示出圖2所示的輸出數(shù)據(jù)控制単元40和輸出數(shù)據(jù)緩沖器44的示例。圖8圖示出與一個(gè)數(shù)據(jù)端子DQ對應(yīng)的輸出數(shù)據(jù)控制単元40和輸出數(shù)據(jù)緩沖器44。所述輸出數(shù)據(jù)控制單元40具有等待時(shí)間調(diào)整電路CALADJ、讀取時(shí)鐘緩沖器RCLKB、輸出時(shí)鐘控制電路CLKCNT、讀取數(shù)據(jù)總線開關(guān)RDBSW和輸出數(shù)據(jù)鎖存器ODLT。所述等待時(shí)間調(diào)整電路CALADJ將讀取信號(hào)RDZ延遲與等待時(shí)間信號(hào)CASLZ的值對應(yīng)的時(shí)鐘周期數(shù)量，并將其作為延遲讀取信號(hào)RDDZ而輸出到讀取時(shí)鐘緩沖器RCLKB中。所述讀取時(shí)鐘緩沖器RCLKB在延遲讀取信號(hào)RDDZ的高電平(活動(dòng)的)時(shí)段與時(shí)鐘信號(hào)CLKZ同步地將讀取時(shí)鐘信號(hào)RCLKZ輸出。例如，使所述讀取時(shí)鐘信號(hào)RCLKZ激活與突發(fā)長度對應(yīng)的次數(shù)。所述輸出時(shí)鐘控制電路CLKCNT在讀取信號(hào)RDZ的高電平(活動(dòng)的)時(shí)段與時(shí)鐘信號(hào)CLKZ同步地將輸出時(shí)鐘信號(hào)CLKOZ輸出。所述讀取數(shù)據(jù)總線開關(guān)RDBSW在讀取信號(hào)RDZ處于高電平(活動(dòng)的)期間將讀取到共用數(shù)據(jù)線CDBZ的讀取數(shù)據(jù)信號(hào)輸出到輸出數(shù)據(jù)鎖存電路ODLT中。所述輸出數(shù)據(jù)鎖存電路ODLT與圖7所示的命令鎖存電路CLAT相同。所述輸出數(shù)據(jù)鎖存電路ODLT在讀取時(shí)鐘信號(hào)RCLKZ的低電平期間接收讀取數(shù)據(jù)信號(hào)，以與讀取時(shí)鐘信號(hào)RCLKZ的前沿同步地將讀取數(shù)據(jù)信號(hào)鎖存，并將其作為輸出數(shù)據(jù)信號(hào)DOUTZ輸出到輸出數(shù)據(jù)緩沖器44中。所述輸出數(shù)據(jù)鎖存電路ODLT與在突發(fā)長度時(shí)間內(nèi)改變高低電平的讀取時(shí)鐘信號(hào)RCLKZ同步地將共用數(shù)據(jù)線CDBZ的輸出鎖存。所述輸出數(shù)據(jù)緩沖器44具有電平移位器LSFTl和LSFT2、連接在電源線VDD與接地線VSS之間的pMOS晶體管P7和nMOS晶體管N7、與非門和或非門。所述電平移位器LSFTl將輸出時(shí)鐘信號(hào)CLKOZ的高電平從內(nèi)部電源電壓VIIR轉(zhuǎn)換為電源電壓VDD。所述電平移位器LSFT2將輸出數(shù)據(jù)信號(hào)DOUTZ的高電平從內(nèi)部電源電壓VIIC轉(zhuǎn)換為電源電壓VDD。所述pMOS晶體管P7的柵極與與非門的輸出連接。所述nMOS晶體管N7的柵極與或非門的輸出連接。所述與非門和或非門在被提供高電平輸出時(shí)鐘信號(hào)CLKOZ時(shí)有效。此 夕卜，所述與非門和或非門對通過電平移位器LSFTl提供的輸出數(shù)據(jù)信號(hào)DOUTZ的邏輯進(jìn)行反相，并將其分別輸出到PMOS晶體管P7和nMOS晶體管N7中。如果所述輸出數(shù)據(jù)信號(hào)DOUTZ處于高電平，則所述pMOS晶體管P7打開并且nMOS晶體管N7關(guān)閉，以將數(shù)據(jù)端子DQ設(shè)為高電平。如果所述輸出數(shù)據(jù)信號(hào)DOUTZ處于低電平，則所述pMOS晶體管P7關(guān)閉并且nMOS晶體管N7打開，以將數(shù)據(jù)端子DQ設(shè)為低電平。如果被提供低電平輸出時(shí)鐘信號(hào)CLK0Z，則所述輸出數(shù)據(jù)緩沖器44關(guān)閉pMOS晶體管P7和nMOS晶體管N7，以將數(shù)據(jù)端子DQ設(shè)為浮動(dòng)狀態(tài)。即，所述讀取信號(hào)RDZ為低電平(不活動(dòng)的)時(shí)，所述數(shù)據(jù)端子DQ變?yōu)楦咦杩範(fàn)顟B(tài)，所述讀取信號(hào)RDZ為高電平(活動(dòng)的)時(shí)，所述數(shù)據(jù)端子DQ變?yōu)榕c輸出數(shù)據(jù)信號(hào)DOUTZ相同的邏輯電平。所述等待時(shí)間調(diào)整電路CALADJ、讀取時(shí)鐘緩沖器RCLKB、讀取數(shù)據(jù)總線開關(guān)RDBSW和輸出數(shù)據(jù)鎖存器ODLT在生成列內(nèi)部電源電壓VIIC期間運(yùn)行，并在不生成列內(nèi)部電源電壓VIIC期間停止運(yùn)行。所述輸出時(shí)鐘控制電路CLKCNT在接收在除深度掉電模式之外的時(shí)段內(nèi)生成的內(nèi)部電源電壓VIIR時(shí)運(yùn)行。所述輸出時(shí)鐘控制電路CLKCNT在不生成行內(nèi)部電源電壓VIIC期間接收低電平讀取信號(hào)RDZ，以將輸出時(shí)鐘信號(hào)CLKOZ設(shè)為低電平。所述輸出數(shù)據(jù)緩沖器44中的pMOS晶體管P7和nMOS晶體管N7由低電平輸出時(shí)鐘信號(hào)CLKOZ關(guān)閉，使數(shù)據(jù)端子DQ變?yōu)楦咦杩範(fàn)顟B(tài)。由此，可防止等待時(shí)間調(diào)整電路CALADJ、讀取時(shí)鐘緩沖器RCLKB、讀取數(shù)據(jù)總線開關(guān)RDBSW和輸出數(shù)據(jù)鎖存器ODLT停止運(yùn)行時(shí)輸出數(shù)據(jù)緩沖器44發(fā)生故障。圖9圖示出圖2所示的列控制單元36的示例。所述列控制單元36具有列定時(shí)控制電路CTCNT、列時(shí)鐘緩沖器CCLKB、列地址鎖存電路CALT、列預(yù)譯碼器CPDEC和列總譯碼器CMDEC。所述列定時(shí)控制電路CTCNT將列控制信號(hào)CASPZ輸出為列脈沖信號(hào)CLPZ。所述列時(shí)鐘緩沖器CCLKB在寫入信號(hào)WRZ或讀取信號(hào)RDZ激活為高電平時(shí)與時(shí)鐘信號(hào)CLKZ同步地生成鎖存信號(hào)CALTZ。 所述列地址鎖存電路CALT與圖7所示的命令鎖存電路CLAT相同。所述列地址鎖存電路CALT在鎖存信號(hào)CALTZ的低電平期間接收地址信號(hào)AINZ，以與鎖存信號(hào)CALTZ的前沿同步地將地址信號(hào)AINZ鎖存，并將其輸出到列預(yù)譯碼器CPDEC中。
所述列預(yù)譯碼器CPDEC對鎖存在列地址鎖存電路CALT中的地址信號(hào)AINZ進(jìn)行預(yù)譯碼，以生成預(yù)譯碼信號(hào)CAA#Z(例如，CAA0Z-CAA15Z)和CAB#Z(例如，CAB0Z-CAB15Z)。列主譯碼器CMDEC具有接收預(yù)譯碼信號(hào)CAA#Z之ー和預(yù)譯碼信號(hào)CAB#Z之一的256個(gè)“與”電路。列主譯碼器CMDEC輸出來自“與”電路之一的高電平列線選擇信號(hào)CLZ(CL0Z-CL255Z至的任意ー個(gè))，所述“與”電路在列脈沖信號(hào)CLPZ的高電平(活動(dòng))期間接收高電平預(yù)譯碼信號(hào)CAA#Z和CAB#Z。所述列線選擇信號(hào)CLZ的數(shù)量并不限于256個(gè)。所述列預(yù)譯碼器CPDEC和列主譯碼器CMDEC是對為了選擇位線對BL和/BL而提供的地址信號(hào)AD進(jìn)行譯碼的地址譯碼器的ー個(gè)示例。所述列時(shí)鐘緩沖器CCLKB、列地址鎖存電路CALT和列預(yù)譯碼器CPDEC在生成內(nèi)部電源電壓VIIC期間運(yùn)行，并在不生成內(nèi)部電源電壓VIIC期間停止運(yùn)行。所述列定時(shí)控制電路CTCNT和列主譯碼器CMDEC在接收在除深度掉電模式之外的時(shí)段內(nèi)生成的內(nèi)部電源電壓VIIR時(shí)運(yùn)行。所述列定時(shí)控制電路CTCNT在不生成內(nèi)部電源電壓VIIC期間接收低電平列控制信號(hào)CASPZ，以將列脈沖信號(hào)CLPZ設(shè)為低電平。所述列主譯碼器CMDEC在不生成內(nèi)部電源電壓VIIC期間接收低電平列脈沖信號(hào)CLPZ，以將所有列線選擇信號(hào)CLZ設(shè)為低電·平。由此，可防止列時(shí)鐘緩沖器CCLKB、列地址鎖存電路CALT和列預(yù)譯碼器CPDEC停止運(yùn)行時(shí)列主譯碼器CMDEC發(fā)生故障。圖10圖示出圖2所示的半導(dǎo)體存儲(chǔ)器MEM的操作的示例。在該示例中，所述半導(dǎo)體存儲(chǔ)器MEM按順序接收激活命令A(yù)CT、寫入命令WR或讀取命令RD和預(yù)充電命令PRE。響應(yīng)于寫入命令WR或讀取命令RD，分別進(jìn)行寫入或讀取操作。圖2所示的模式寄存器18存儲(chǔ)突發(fā)長度BSTL = 4和等待時(shí)間CASL = 3，以輸出表示突發(fā)長度BSTL的突發(fā)信號(hào)BSTLZ和表示等待時(shí)間CASL的等待時(shí)間信號(hào)CASLZ。圖5所示的電源控制電路PWCNT根據(jù)激活信號(hào)ACTZ將上電信號(hào)PONZ激活到高電平，所述激活信號(hào)ACTZ響應(yīng)于激活命令A(yù)CT而激活(圖10中的(a))。圖4所示的電源控制單元24響應(yīng)于上電信號(hào)PONZ的激活而將啟動(dòng)信號(hào)CONX激活到低電平。由此，所述列電壓生成単元30中的pMOS晶體管P3打開，以開始生成內(nèi)部電源電壓VIIC，并升高內(nèi)部電源電壓VIIC(圖10中的(b))。內(nèi)部電源電壓VIIC升高到第一電壓Vl的時(shí)間Tl通過考慮時(shí)間tRCD(RAS到CAS的延遲時(shí)間)而確定，這是半導(dǎo)體存儲(chǔ)器MEM的操作規(guī)范之一。所述時(shí)間tRCD為從激活行地址選通信號(hào)/RAS到激活列地址選通信號(hào)/CAS之間的最短時(shí)間。換句話說，所述時(shí)間tRCD是從激活命令A(yù)CT到寫入命令WR或讀取命令RD的最短時(shí)間。例如，所述列電壓生成單元30設(shè)計(jì)為，內(nèi)部電源電壓VIIC可在命令控制單元16接收寫入命令WR或讀取命令RD之前達(dá)到與內(nèi)部電源電壓VIIR相同的第一電壓Vl。所述時(shí)間Tl由內(nèi)部電源線VIIC的負(fù)載容量和列電壓生成単元30的電壓生成能力而確定。所述內(nèi)部電源線VIIC與列控制單元36、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制単元42連接，其負(fù)載容量小于內(nèi)部電源線VIIR。由此，所述時(shí)間Tl易于縮短。這樣，被提供內(nèi)部電源電壓VIIC的電路的規(guī)模被確定為滿足時(shí)間Tl。圖6所示的定時(shí)器TMR在自上電信號(hào)PONZ激活起經(jīng)過預(yù)定延遲時(shí)間tDLY之后將上電信號(hào)PONZ激活到高電平(圖10中的(C))。圖4所示的電源控制単元24響應(yīng)于上電信號(hào)PONZ的激活而將短路信號(hào)SWONX激活到低電平(圖10中的(d))。由此，圖4所示的開關(guān)32打開，以將具有相同值的內(nèi)部電源電壓VIIR和VIIC互連。所述延遲時(shí)間tDLY設(shè)計(jì)為，所述開關(guān)32可在內(nèi)部電源電壓VIIC升高到第一電壓Vl后經(jīng)過時(shí)間tRCD之前打開。在內(nèi)部電源電壓VIIR和VIIC由于開關(guān)32打開而互相連接期間，列控制單元36、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制単元42耗散的功率并非僅來自內(nèi)部電源線VIIC，而且還來自 內(nèi)部電源線VIIR。它防止內(nèi)部電源線VIIC的電壓下降，還防止產(chǎn)生泄漏電流。由于內(nèi)部電源電壓VIIC的值穩(wěn)定，可防止列控制單元36、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制單元42中的信號(hào)在生成時(shí)間內(nèi)產(chǎn)生波動(dòng)。如果延遲時(shí)間tDLY較短，使開關(guān)32可在內(nèi)部電源電壓VIIC達(dá)到第一電壓Vl之前打開，內(nèi)部電源電壓VIIR由于電荷共享而下降(圖10中的(e))。內(nèi)部電源電壓VIIR的下降可對電路響應(yīng)于激活命令A(yù)CT的操作產(chǎn)生影響。例如，圖2所示的行控制單元34激活字線信號(hào)WLZ和讀出放大器控制信號(hào)SAEZ的時(shí)間可能會(huì)發(fā)生改變。因此，希望能在激活字線信號(hào)WLZ和讀出放大器控制信號(hào)SAEZ之后再打開開關(guān)32。如果延遲時(shí)間tDLY較長，使開關(guān)32可在命令控制單元16接受寫入命令WR或讀取命令RD之后打開，向列控制單元36、輸出數(shù)據(jù)控制單元40和輸入數(shù)據(jù)控制單元42提供功率的能力可能會(huì)下降(圖10中的(f))。這種情況下，所述內(nèi)部電源電壓VIIC下降。另夕卜，在開關(guān)32打開之后，所述內(nèi)部電源電壓VIIR由于電荷共享而下降。內(nèi)部電源電壓VIIR的下降可能對列控制単元36、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制単元42的運(yùn)行產(chǎn)生影響。例如，圖7所示的輸入數(shù)據(jù)控制単元42中的輸入數(shù)據(jù)鎖存電路IDLT鎖存輸入數(shù)據(jù)信號(hào)DINZ的時(shí)間可能會(huì)發(fā)生改變。因此，最好在列控制單元36、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制単元42開始運(yùn)行之前，即，接受寫入命令WR或讀取命令RD之前打開開關(guān)32。所述半導(dǎo)體存儲(chǔ)器MEM按順序接收寫入命令WR以及與突發(fā)長度對應(yīng)的寫入數(shù)據(jù)片WD1、WD2、WD3和WD4的數(shù)量，從而進(jìn)行寫入操作(圖10中的(g))。接收了讀取命令RD之后，所述半導(dǎo)體存儲(chǔ)器MEM進(jìn)行讀取操作，以在經(jīng)過與等待時(shí)間CASL(圖10中CASL = 3)對應(yīng)的數(shù)量的時(shí)鐘周期之后按順序輸出讀取數(shù)據(jù)片RD1、RD2、RD3和RD4(圖10中的(h))。在寫入和讀取操作中，所述半導(dǎo)體存儲(chǔ)器MEM在經(jīng)過時(shí)間tRCD之后開始運(yùn)行被提供了內(nèi)部電源電壓VIIC的列控制單元36、輸出數(shù)據(jù)控制單元40和輸入數(shù)據(jù)控制單元42。例如，在讀取操作中，所述預(yù)充電命令PRE提供給輸出最后讀取數(shù)據(jù)RD4的時(shí)鐘周期的前一個(gè)時(shí)鐘周期(圖10中的(i))。響應(yīng)于預(yù)充電信號(hào)PREZ的激活，圖5所示的電源控制電路PWCNT在經(jīng)過等于等待時(shí)間CASL( = 3)與值N( = 4)的總和的數(shù)量的時(shí)鐘周期之后激活斷電信號(hào)POFFZ (圖10中的(j))?？紤]到輸出最后讀取數(shù)據(jù)(該示例中為RD4)的時(shí)間而等待與等待時(shí)間CASL對應(yīng)的時(shí)鐘周期的數(shù)量。例如，最后讀取數(shù)據(jù)的最差輸出時(shí)間為預(yù)充電命令PRE之后的兩個(gè)時(shí)鐘周期。考慮到預(yù)充電命令PRE之后會(huì)再次提供激活命令A(yù)CT的情況而等待N個(gè)時(shí)鐘周期。預(yù)充電命令PRE之后的激活命令A(yù)CT通常在提供預(yù)充電命令PRE之后的(例如)五個(gè)時(shí)鐘周期內(nèi)提供。如上所述，如果提供了激活命令A(yù)CT，開始生成所述內(nèi)部電源電壓VIIC，以打開開關(guān)32。在可能提供激活命令A(yù)CT期間，防止所述開關(guān)32關(guān)閉，由此避免列電壓生成単元30和開關(guān)32頻繁操作。因此，在較短周期內(nèi)防止開關(guān)32打開/關(guān)閉，從而防止內(nèi)部電源電壓VIIC和VIIR產(chǎn)生波動(dòng)。另ー方面，在從活動(dòng)的(高電平)預(yù)充電命令PREZ開始的5個(gè)時(shí)鐘周期之內(nèi)輸入激活命令A(yù)CT時(shí)，所述斷電信號(hào)POFFZ不激活，所述開關(guān)32不關(guān)閉。所述值N可設(shè)置為與時(shí)間tRP(RAS預(yù)充電時(shí)間)匹配，這是半導(dǎo)體存儲(chǔ)器MEM的操作規(guī)范之一。所述時(shí)間tRP是從提供預(yù)充電命令PRE到提供下一個(gè)激活命令A(yù)CT的最短時(shí)間。所述電源控制電路PWCNT響應(yīng)于斷電信號(hào)POFFZ而停用上電信號(hào)PONZ (圖10中的(k))。圖4所示的電源控制單元24響應(yīng)于上電信號(hào)PONZ的停用而停用短路信號(hào)SWONX (圖10中的(I))。即，如果在完成訪問操作之后的預(yù)定時(shí)間段內(nèi)沒有接收激活命令A(yù)CT，所述電源控制電路PWCNT停用短路信號(hào)SWONX。圖4所示的開關(guān)32響應(yīng)于短路信號(hào)SWONX的停用而關(guān)閉，從而解除內(nèi)部電源線VIIR和VIIC的互連。隨后，圖4所示的列電壓生成単元30響應(yīng)于短路信號(hào)SWONX的停用而停用啟動(dòng)信號(hào)C0NX(圖10中的(m))。響應(yīng)于啟動(dòng)信號(hào)CONX的停用，所述pMOS晶體管P3關(guān)閉，以停止生成內(nèi)部電源電壓VIIC，從而逐漸降低內(nèi)部電源電壓VIIC(圖10中的(η))。隨著內(nèi)部電源電壓VIIC的電平的降低，被提供了內(nèi)部電源電壓VIIC的列控制單元36、輸出數(shù)據(jù)控制單 元40和輸入數(shù)據(jù)控制単元42停止運(yùn)行。內(nèi)部電源電壓VIIC由于列控制單元36、輸出數(shù)據(jù)控制單元40和輸入數(shù)據(jù)控制單元42的運(yùn)行而耗散的時(shí)間段包括接收寫入命令WR或讀取命令RD的時(shí)間到分別完成寫入或讀取操作的時(shí)間。通過在列控制單元36、輸出數(shù)據(jù)控制單元40和輸入數(shù)據(jù)控制單元42均不運(yùn)行期間停止生成內(nèi)部電源電壓VIIC，所述半導(dǎo)體存儲(chǔ)器MEM的耗散功率降低。例如，所述啟動(dòng)信號(hào)CONX激活到低電平的時(shí)間段是生成內(nèi)部電源電壓VIIC的正常模式時(shí)間段。所述啟動(dòng)信號(hào)CONX停用到高電平的時(shí)間段是停止生成內(nèi)部電源電壓VIIC的低耗散功率模式時(shí)間段。如上所述，本實(shí)施例提供了與前述實(shí)施例幾乎相同的效果。另外，所述開關(guān)32在內(nèi)部電源電壓VIIC升高到第一電壓Vl之后且在列控制單元36、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制単元42開始運(yùn)行之前打開。因此，可防止內(nèi)部電源電壓VIIC產(chǎn)生波動(dòng)，從而防止行控制單元34激活字線信號(hào)WLZ和讀出放大器控制信號(hào)SAEZ的時(shí)間發(fā)生改變。此外，所述開關(guān)32打開時(shí)，將所述內(nèi)部電源電壓VIIR提供給內(nèi)部電源線VIIC，從而使內(nèi)部電源電壓VIIC穩(wěn)定。因此，可防止輸入數(shù)據(jù)控制単元42中的輸入數(shù)據(jù)鎖存電路IDLT鎖存輸入數(shù)據(jù)信號(hào)DINZ的時(shí)間發(fā)生改變。即，可防止列控制單元36、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制單元42的運(yùn)行受到影響。所述電源控制單元24中的電源控制電路PWCNT將開關(guān)32保持在打開狀態(tài)，直到訪問操作完成后經(jīng)過預(yù)定時(shí)間段為止。在可能提供激活命令A(yù)CT的時(shí)間段，防止所述開關(guān)32關(guān)閉，由此避免列電壓生成単元30和開關(guān)32頻繁操作。因此，可防止開關(guān)32在較短周期內(nèi)打開/關(guān)閉，從而防止內(nèi)部電源電壓VIIC和VIIR產(chǎn)生波動(dòng)。圖11圖示出另ー個(gè)實(shí)施例中的電源控制單元24中的定時(shí)器TMR的示例。在這些實(shí)施例中，相同部件用相同參考數(shù)字表示，相同部件的重復(fù)詳細(xì)說明將省略。形成定時(shí)器TMR，代替圖4所示的電源控制単元24中的定時(shí)器TMR。半導(dǎo)體存儲(chǔ)器MEM的其他部件與圖2所示的相同。所述定時(shí)器TMR具有計(jì)數(shù)器C0UNT1、轉(zhuǎn)換電路CNV和檢測電路DET。所述計(jì)數(shù)器COUNTl在復(fù)位端RST接收低電平(不活動(dòng)的)上電信號(hào)PONZ時(shí)將計(jì)數(shù)器值CVl設(shè)為零。所述上電信號(hào)PONZ處于高電平(活動(dòng)的)時(shí)，所述計(jì)數(shù)器COUNTl將計(jì)數(shù)操作與(例如)時(shí)鐘信號(hào)CLKZ的前沿同步進(jìn)行，以將計(jì)數(shù)器值CVl毎次都増加I。即，所述計(jì)數(shù)器COUNTl在上電信號(hào)PONZ活動(dòng)(高電平)時(shí)對時(shí)鐘周期的數(shù)量進(jìn)行計(jì)數(shù)。所述轉(zhuǎn)換電路CNV將等待時(shí)間信號(hào)CASLZ表示的值轉(zhuǎn)換為預(yù)定值CV2。例如，所述預(yù)定值CV2采用的值通過將等待時(shí)間信號(hào)CASLZ表示的值(即，等待時(shí)間CASL)減I而獲得。如果檢測到計(jì)數(shù)器值CVl與預(yù)定值CV2 —致，則所述檢測電路DET激活上電信號(hào)P0NDZ。所述上電信號(hào)PONDZ在圖10所示的提供寫入命令WR或讀取命令RD的時(shí)鐘周期的前ー個(gè)時(shí)鐘周期內(nèi)激活。所述計(jì)數(shù)器COUNTl可將計(jì)數(shù)操作與時(shí)鐘信號(hào)CLKZ的后沿同步進(jìn)行。這種情況下，所述轉(zhuǎn)換電路CNV將預(yù)定值CV2設(shè)為與等待時(shí)間信號(hào)CASLZ表示的值相同的值。這種情況下，所述上電信號(hào)PONDZ在提供圖10所示的寫入命令WR或讀取命令RD的時(shí)鐘周期之前的 O.5個(gè)時(shí)鐘周期之內(nèi)激活。這樣，所述半導(dǎo)體存儲(chǔ)器MEM通過使用圖11所示的定時(shí)器TMR在與圖10所示的幾乎相同的時(shí)間下運(yùn)行。如上所述，所述預(yù)定值CV2與等待時(shí)間CASL相同或比其小I ;但是，更特別地，通過將預(yù)定值轉(zhuǎn)換為從時(shí)間tRCD內(nèi)的時(shí)鐘脈沖數(shù)量減去控制延遲時(shí)間而獲得的值，可實(shí)現(xiàn)定時(shí)器TMR的操作與本實(shí)施例匹配。本實(shí)施例提供了與前述實(shí)施例幾乎相同的效果。另外，不使用延遲電路DLYT，使用圖6所示的時(shí)間常數(shù)而對時(shí)鐘周期進(jìn)行計(jì)數(shù)，可根據(jù)上電信號(hào)PONZ生成上電信號(hào)P0NDZ。因此，無論半導(dǎo)體存儲(chǔ)器MEM中形成的元件的特性是否存在波動(dòng)，始終都可在恒定時(shí)間下生成上電信號(hào)P0NDZ。所述存儲(chǔ)器調(diào)整地越精密，所述上電信號(hào)PONDZ的激活時(shí)間時(shí)鐘信號(hào)CLK的頻率越聞。圖12圖示出另ー個(gè)實(shí)施例中的半導(dǎo)體存儲(chǔ)器MEM的示例。在這些實(shí)施例中，相同部件用相同參考數(shù)字表示，相同部件的重復(fù)詳細(xì)說明將省略。所述半導(dǎo)體存儲(chǔ)器MEM具有命令控制單元16A、刷新定時(shí)器20A、行控制單元34A，分別代替圖2中的命令控制單元16、刷新定時(shí)器20和行控制單元34。所述半導(dǎo)體存儲(chǔ)器MEM的其他部件與圖2所示的相同。所述命令控制單元16A通過從圖2中的命令控制單元16中刪除對自刷新命令進(jìn)行譯碼的功能和生成自動(dòng)刷新信號(hào)AREFZ和自刷新信號(hào)SREFZ的功能而獲得。即，所述半導(dǎo)體存儲(chǔ)器MEM在不從外部接收命令的情況下自動(dòng)進(jìn)行刷新操作，但不具有自刷新模式。所述刷新定時(shí)器20A在不接收自刷新信號(hào)SREFZ的情況下始終以預(yù)定周期輸出振蕩信號(hào)0SCZ。如果激活命令A(yù)CT和振蕩信號(hào)OSCZ (刷新請求)互相競爭，所述行控制単元34A具有確定激活命令A(yù)CT和振蕩信號(hào)OSCZ(刷新請求)之間的優(yōu)先順序的功能。所述行控制單元34A的ー個(gè)示例如圖13所示。圖13圖示出圖12所示的行控制單元34A的示例。所述行控制單元34A具有仲裁電路64A和行定時(shí)控制電路60A，分別代替圖3中的刷新請求生成電路56和行定時(shí)控制電路60。所述行控制単元34A的其他部件與圖3所示的行控制單元34相同。如果先于激活信號(hào)ACTZ接收振蕩信號(hào)0SCZ，所述仲裁電路64A輸出刷新信號(hào)REFZ、計(jì)數(shù)信號(hào)CUPZ和激活脈沖信號(hào)ACTPZ，以保持激活信號(hào)ACTZ的激活信息。例如，所述激活脈沖信號(hào)ACTPZ為脈沖信號(hào)。所述仲裁電路64A響應(yīng)于來自行定時(shí)控制電路60A的刷新結(jié)束信號(hào)REFEZ的激活而停用刷新信號(hào)REFZ，以根據(jù)所保持的激活信號(hào)ACTZ的激活信息激活激活脈沖信號(hào)ACTPZ。
如果先于振蕩信號(hào)OSCZ接收激活信號(hào)ACTZ，所述仲裁電路64A激活激活脈沖信號(hào)ACTPZ,以保持振蕩信號(hào)OSCZ的激活信息。如果接收了預(yù)充電信號(hào)PREZ的激活信息，所述仲裁電路64A根據(jù)所保持的振蕩信號(hào)OSCZ的激活信息輸出刷新信號(hào)REFZ、計(jì)數(shù)信號(hào)CUPZ和激活脈沖信號(hào)ACTPZ。所述行定時(shí)控制電路60A與圖3所示的行定時(shí)控制電路60相同，不同之處在于，其接收激活脈沖信號(hào)ACTPZ，代替激活信號(hào)ACTZ和刷新脈沖信號(hào)REFPZ。本實(shí)施例的半導(dǎo)體存儲(chǔ)器MEM的操作與圖10所示的相同。如上所述，本實(shí)施例提供了與前述實(shí)施例幾乎相同的效果。另外，由于所述刷新操作自動(dòng)進(jìn)行，即使在具有仲裁電路64A的半導(dǎo)體存儲(chǔ)器MEM中，可也防止內(nèi)部電源電壓VIIR和VIIC產(chǎn)生波動(dòng)，同時(shí)，可將行電壓生成單元28生成內(nèi)部電源電壓VIIR的功能和列電壓生成単元30生成內(nèi)部電源電壓VIIC的功能最小化。因此，所述半導(dǎo)體存儲(chǔ)器MEM的耗散功率被降低。
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圖14圖示出又一實(shí)施例中的半導(dǎo)體存儲(chǔ)器MEM的示例。在這些實(shí)施例中，相同部件用相同參考數(shù)字表示，相同部件的重復(fù)詳細(xì)說明將省略。所述半導(dǎo)體存儲(chǔ)器MEM具有輸入緩沖器12B、命令控制單元16B、刷新定時(shí)器20A、電源控制単元24B、行控制單元34B和列控制單元36B，代替圖2所示的輸入緩沖器12、命令控制單元16、刷新定時(shí)器20、電源控制単元24、行控制單元34和列控制單元36。所述刷新定時(shí)器20A與圖12所示的相同。所述半導(dǎo)體存儲(chǔ)器MEM的其他部件與圖2所示的相同。圖14所示的半導(dǎo)體存儲(chǔ)器MEM為偽靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。所述偽SRAM具有DRAM存儲(chǔ)單元MC和用于自動(dòng)刷新存儲(chǔ)單元MC的SRAM接ロ。此外，所述半導(dǎo)體存儲(chǔ)器MEM采用地址非多路轉(zhuǎn)換式，其中，行地址信號(hào)RA和列地址信號(hào)CA同時(shí)在不同地址端子AD接收。即，所述輸入緩沖器12B同時(shí)接收行地址信號(hào)RA和列地址信號(hào)CA。所述命令控制單元16B響應(yīng)于命令信號(hào)CMDZ而識(shí)別寫入命令、讀取命令和寄存器設(shè)置命令。識(shí)別了寫入命令時(shí)，所述命令控制單元16B激活激活信號(hào)ACTZ，隨后激活寫入信號(hào)WRZ和列控制信號(hào)CASPZ。識(shí)別了讀取命令時(shí)，所述命令控制單元16B激活激活信號(hào)ACTZ,隨后激活讀取信號(hào)RDZ和列控制信號(hào)CASPZ。深度掉電信號(hào)DPDZ在接收時(shí)鐘信號(hào)CLKZ時(shí)停用，在不接收時(shí)鐘信號(hào)CLKZ時(shí)激活。所述命令控制單元16B和其他部件與圖2中的命令控制單元16相同，不同之處在干，其不識(shí)別激活命令、預(yù)充電命令、自動(dòng)刷新命令和自刷新命令，也不生成預(yù)充電信號(hào)PREZ、自動(dòng)刷新信號(hào)AREFZ和自刷新信號(hào)SREFZ。所述輸入緩沖器14接收片選信號(hào)/CS、地址有效信號(hào)/ADV和輸出啟動(dòng)信號(hào)/0E，作為命令信號(hào)CMD，代替圖2中的片選信號(hào)/CS、行地址選通信號(hào)/RAS和列地址選通信號(hào)/CAS。所述電源控制單元24B使用振蕩信號(hào)OSCZ代替預(yù)充電信號(hào)PREZ來確定停用啟動(dòng)信號(hào)CONX和短路信號(hào)SWONX的時(shí)間。所述電源控制單元24B激活啟動(dòng)信號(hào)CONX和短路信號(hào)SWONX的時(shí)間與圖2所示的電源控制單元24激活啟動(dòng)信號(hào)CONX和短路信號(hào)SWONX的時(shí)間相同。所述行控制単元34B與圖13中的行控制單元34A相同，不同之處在于其接收列結(jié)束信號(hào)CLENDZ代替圖2所示的預(yù)充電信號(hào)PREZ，以停用字線信號(hào)WLZ和讀出放大器控制信號(hào)SAEZ。所述列控制單元36B比圖2所示的列控制單元36增加了生成列結(jié)束信號(hào)CLENDZ的功能。所述列結(jié)束信號(hào)CLENDZ為響應(yīng)于寫入和讀取操作的結(jié)束而激活的脈沖信號(hào)。圖15圖示出圖14所示的行控制單元34B的示例。如上所述,所述行控制單元34B與圖13中的行控制單元34A相同，不同之處在于，其接收列結(jié)束信號(hào)CLENDZ代替預(yù)充電信號(hào) PREZ。圖16圖示出圖14所示的電源控制單元24B中的電源控制電路PWCNT的示例。除電源控制電路PWCNT之外，所述電源控制単元24B與圖4所示的電源控制単元24相同。所述電源控制單元24B具有圖6所示的定時(shí)器TMR或圖11所示的定時(shí)器TMR。所述電源控制電路PWCNT具有計(jì)數(shù)器C0UNT2、比較器CMP、觸發(fā)器FF和反相器IV4。所述計(jì)數(shù)器C0UNT2將計(jì)數(shù)器值V3與在復(fù)位端RST接收的信號(hào)的前沿同步復(fù)位為零， 并將計(jì)數(shù)器值V3與振蕩信號(hào)OSCZ同歩，每次都増加I。所述復(fù)位端RST接收激活信號(hào)ACTZ和起動(dòng)信號(hào)STTZ的“或”邏輯。如果來自計(jì)數(shù)器C0UNT2的計(jì)數(shù)器值V3與預(yù)期值M—致，則比較器CMP將上電信號(hào)PONZ激活到高電平。例如，將預(yù)期值M設(shè)為固定值“3”，并通過用于制造半導(dǎo)體存儲(chǔ)器MEM的光掩模布線圖形、保險(xiǎn)絲電路等將其提前編程。如果在設(shè)置端S為觸發(fā)器FF提供高電平斷電信號(hào)P0FFZ，則觸發(fā)器FF從輸出端Q輸出高電平上電信號(hào)Ρ0ΝΧ。如果在復(fù)位端R為觸發(fā)器FF提供高電平激活信號(hào)ACTZ或通過“或”電路為觸發(fā)器FF提供高電平起動(dòng)信號(hào)STTZ，則觸發(fā)器FF輸出低電平上電信號(hào)Ρ0ΝΧ。反相器IV4使上電信號(hào)PONX的邏輯反相，以將其輸出為上電信號(hào)PONZ。圖17圖示出圖14所示的半導(dǎo)體存儲(chǔ)器MEM的操作的示例。與圖10所示相同的操作的詳細(xì)說明將省略。圖17圖示出進(jìn)行讀取操作時(shí)的示例。由于本實(shí)施例的半導(dǎo)體存儲(chǔ)器MEM為偽SRAM，接收寫入命令WR或讀取命令RD，代替圖10中的激活命令A(yù)CT。圖14所示的模式寄存器18存儲(chǔ)突發(fā)長度BSTL = 4和等待時(shí)間CASL = 3，以輸出表示突發(fā)長度BSTL的突發(fā)信號(hào)BSTLZ和表示等待時(shí)間CASL的等待時(shí)間信號(hào)CASLZ。所述半導(dǎo)體存儲(chǔ)器MEM響應(yīng)于讀取命令RD而激活激活信號(hào)ACTZ(圖17中的(a))。在寫入操作中，由于等待時(shí)間控制，所述第一寫入數(shù)據(jù)WDl的提供比寫入命令WR的提供晚時(shí)間tRCD(圖17中的(b))。除圖16所示的電源控制電路PWCNT的操作之外，從激活激活信號(hào)ACTZ的時(shí)間到將短路信號(hào)SWONX激活到低電平的時(shí)間的操作與圖10中所示的相同。所述電源控制電路PWCNT響應(yīng)于激活信號(hào)ACTZ的激活而復(fù)位計(jì)數(shù)器值V3，以通過使用振蕩信號(hào)OSCZ而開始計(jì)數(shù)操作(圖17中的(C))。如果在讀取操作期間生成振蕩信號(hào)OSCZ(刷新請求)，圖15所示的仲裁電路64A抑制刷新信號(hào)REFZ的激活，直到完成讀取操作為止，從而保持刷新請求。因此，讀取操作期間不開始刷新操作。如圖10所示，所述半導(dǎo)體存儲(chǔ)器MEM在經(jīng)過與時(shí)間tRCD對應(yīng)的時(shí)間之后開始運(yùn)行圖14所示的列控制單元36B、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制単元42。在讀取操作中，所述列控制単元36B在經(jīng)過與時(shí)間tRCD對應(yīng)的數(shù)量的時(shí)鐘周期之后生成列脈沖信號(hào)CLPZ (圖9)(圖17中的(d))。所述輸出數(shù)據(jù)控制単元40按順序輸出存儲(chǔ)單元陣列38提供的讀取數(shù)據(jù)片RD1、RD2、RD3和RD4的時(shí)間比每個(gè)列脈沖信號(hào)CLPZ晚等待時(shí)間CASL (圖17中的(e))。所述列控制単元36B響應(yīng)于最后讀取數(shù)據(jù)RD4的輸出的完成而激活列結(jié)束信號(hào)CLENDZ (圖17中的(f))。
在該示例中，所述第三振蕩信號(hào)OSCZ在讀取操作完成之后并且在新讀取命令RD或?qū)懭朊頦R提供給半導(dǎo)體存儲(chǔ)器MEM之前輸出(圖17中的(g))。響應(yīng)于于第三振蕩信號(hào)OSCZ,圖16所示的電源控制電路PWCNT臨時(shí)激活斷電信號(hào)POFFZ并停用上電信號(hào)PONZ (圖17中的(h)、(i))。隨后，如圖10所示，所述電源控制單元24B響應(yīng)于上電信號(hào)PONZ的停用而停用短路信號(hào)SWONX(圖17中的(j))。所述開關(guān)32響應(yīng)于短路信號(hào)SWONX的停用而關(guān)閉，以解除內(nèi)部電源線VIIR和VIIC的互連。隨后，所述啟動(dòng)信號(hào)CONX響應(yīng)于短路信號(hào)SWONX的停用而停用，以關(guān)閉pMOS晶體管P3(圖17中的(k))。所述內(nèi)部電源電壓VIIC逐漸下降(圖17中的(I))。隨后，被提供了內(nèi)部電源電壓VIIC的列控制單元36B、輸出數(shù)據(jù)控制単元40和輸入數(shù)據(jù)控制単元42
停止運(yùn)行。由上文可以看出，根據(jù)本實(shí)施例，可獲得與上述實(shí)施例幾乎相同的效果。另外，在響應(yīng)于讀取命令RD和寫入命令WR而按順序開始運(yùn)行行控制單元34B和列控制單元36B的 偽SRAM中，可防止內(nèi)部電源電壓VIIR和VIIC產(chǎn)生波動(dòng)，同時(shí)，可分別將行電壓生成單元28生成內(nèi)部電源電壓VIIR的功能和列電壓生成単元30生成內(nèi)部電源電壓VIIC的功能最小化。因此，所述半導(dǎo)體存儲(chǔ)器MEM的耗散功率被降低。圖18圖示出安裝有上述實(shí)施例的半導(dǎo)體存儲(chǔ)器MEM的系統(tǒng)SYS的示例。所述系統(tǒng)SYS (用戶系統(tǒng))組成(例如)便攜式裝置的微電腦系統(tǒng)的至少一部分。所述系統(tǒng)SYS具有系統(tǒng)級芯片SoC，所述系統(tǒng)級芯片SoC具有集成在硅襯底上的多個(gè)宏?？商娲?，所述系統(tǒng)SYS具有多芯片封裝MCP，其中，多個(gè)芯片堆疊在封裝襯底上。此外，可替代地，所述系統(tǒng)SYS具有系統(tǒng)級封裝SiP，其中，多個(gè)芯片安裝在引線框等封裝襯底上。此外，所述系統(tǒng)SYS可采用芯片堆疊CoC或封裝堆疊PoP的形式。例如，所述SoC具有中央處理器(CPU)、只讀存儲(chǔ)器(ROM)、外圍電路I/O和上述半導(dǎo)體存儲(chǔ)器MEM。所述CPU是用于控制半導(dǎo)體存儲(chǔ)器MEM的訪問的控制器的一個(gè)示例。所述CPU、R0M、外圍電路I/O和半導(dǎo)體存儲(chǔ)器MEM通過系統(tǒng)總線SBUS互相連接。所述CPU與半導(dǎo)體存儲(chǔ)器MEM之間可布置存儲(chǔ)器控制器。所述CPU對ROM、外圍電路I/O和半導(dǎo)體存儲(chǔ)器MEM進(jìn)行訪問，并整體控制系統(tǒng)的運(yùn)行。所述半導(dǎo)體存儲(chǔ)器MEM響應(yīng)于CPU的訪問請求而進(jìn)行讀取和寫入操作。所述系統(tǒng)SYS的最低配置為CPU和半導(dǎo)體存儲(chǔ)器MEM。上述實(shí)施例中所述的公開內(nèi)容將整理出來并作為額外陳述而公開。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器，包括 存儲(chǔ)單元，其被按照矩陣布置； 第一選擇單元，其響應(yīng)于訪問存儲(chǔ)單元的訪問請求而選擇與布置在第一方向上的存儲(chǔ)單元線分別連接的第一信號(hào)線中的任何第一信號(hào)線； 第二選擇單元，其在第一選擇單元開始運(yùn)行之后選擇與布置在第二方向上的存儲(chǔ)單元線分別連接的第二信號(hào)線中的任何第二信號(hào)線，所述第二方向與第一方向相交； 第一電壓生成單元，其生成將提供給第一選擇單元的第一電源電壓； 第二電壓生成單元，其在啟動(dòng)信號(hào)處于激活狀態(tài)時(shí)生成將提供給第二選擇單元的第二電源電壓； 開關(guān)，其在短路信號(hào)處于激活狀態(tài)時(shí)使被提供以第一電源電壓的第一電源線和被提供以第二電源電壓的第二電源線互相短路；以及 電源電壓控制單元，其響應(yīng)于訪問請求而激活啟動(dòng)信號(hào)，在自啟動(dòng)信號(hào)激活起經(jīng)過預(yù)定時(shí)間之后激活短路信號(hào)，在基于訪問請求的訪問操作完成之后停用短路信號(hào)，并響應(yīng)于短路信號(hào)的停用而停用啟動(dòng)信號(hào)。
2.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲(chǔ)器，其中，所述電源電壓控制單元在第二電源電壓達(dá)到第一電壓之后、第二選擇單元開始運(yùn)行之前的時(shí)段內(nèi)激活短路信號(hào)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器，進(jìn)一步包括 命令控制單元，在接收訪問請求之后接收表示讀取操作或?qū)懭氩僮鞯淖x取/寫入請求，其中 所述第一選擇單元響應(yīng)于訪問請求而開始運(yùn)行， 所述第二選擇單元響應(yīng)于讀取/寫入請求而開始運(yùn)行，并且 所述電源電壓控制單元在第二電源電壓達(dá)到第一電壓之后、接收讀取/寫入請求之前的時(shí)段內(nèi)激活短路信號(hào)。
4.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲(chǔ)器，其中，所述電源電壓控制單元包括 計(jì)數(shù)器，其對訪問請求之后的時(shí)鐘周期的數(shù)量進(jìn)行計(jì)數(shù)；以及 檢測電路，在計(jì)數(shù)器進(jìn)行了預(yù)定次數(shù)的計(jì)數(shù)時(shí)激活短路信號(hào)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器，包括寄存器，該寄存器設(shè)置從內(nèi)部電路開始運(yùn)行的時(shí)間到內(nèi)部電路輸出信號(hào)的時(shí)間的時(shí)段內(nèi)時(shí)鐘周期的數(shù)量。
其中，所述電源電壓控制單元包括根據(jù)寄存器所設(shè)置的值而生成預(yù)定值的轉(zhuǎn)換電路。
6.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲(chǔ)器，其中，所述電源電壓控制單元包括延遲電路，該延遲電路在自啟動(dòng)信號(hào)激活起經(jīng)過預(yù)定時(shí)間之后激活短路信號(hào)。
7.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲(chǔ)器，其中，當(dāng)所述電源電壓控制單元在訪問操作完成之后的預(yù)定時(shí)段內(nèi)未接收訪問請求時(shí)，所述電源電壓控制單元停用短路信號(hào)。
8.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲(chǔ)器，其中，所述第二選擇單元包括地址譯碼器，該地址譯碼器對為了選擇第二信號(hào)線而提供的地址信號(hào)進(jìn)行譯碼。
9.根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲(chǔ)器，其中，所述第二選擇單元包括鎖存電路，該鎖存電路保持傳輸給第二信號(hào)線、輸入到存儲(chǔ)單元和從存儲(chǔ)單元輸出的數(shù)據(jù)信號(hào)。
10.一種系統(tǒng),包括 根據(jù)權(quán)利要求I所述的半導(dǎo)體存儲(chǔ)器；以及控制對該半導(dǎo)體存儲(chǔ)器的訪問的控制器。
11.一種半導(dǎo)體存儲(chǔ)器的操作方法，所述半導(dǎo)體存儲(chǔ)器具有按照矩陣布置的存儲(chǔ)單元、響應(yīng)于訪問存儲(chǔ)單元的訪問請求而選擇與布置在第一方向上的存儲(chǔ)單元線分別連接的第一信號(hào)線中的任何第一信號(hào)線的第一選擇單元、在第一選擇單元開始運(yùn)行之后選擇與布置在與第一方向相交的第二方向上的存儲(chǔ)單元線分別連接的第二信號(hào)線中的任何第二信號(hào)線的第二選擇單元、以及在短路信號(hào)處于激活狀態(tài)時(shí)使為第一選擇單元提供第一電源電壓的第一電源線和為第二選擇單元提供第二電源電壓的第二電源線互相短路的開關(guān)， 所述方法包括 生成將提供給第一選擇單元的第一電源電壓； 在接收到對存儲(chǔ)單元的訪問請求時(shí)激活啟動(dòng)信號(hào)； 在啟動(dòng)信號(hào)處于激活狀態(tài)時(shí)生成將提供給第二選擇單元的第二電源電壓； 在自啟動(dòng)信號(hào)激活起經(jīng)過預(yù)定時(shí)間之后激活短路信號(hào)；以及 在響應(yīng)于訪問請求的訪問操作完成之后停用短路信號(hào)，并響應(yīng)于短路信號(hào)的停用而停用啟動(dòng)信號(hào)。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器操作方法，其中，所述短路信號(hào)在從第二電源電壓達(dá)到第一電壓的時(shí)間到第二選擇單元開始運(yùn)行的時(shí)間的時(shí)段內(nèi)被激活。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器操作方法，包括 在接收訪問請求之后接收表示讀取操作或?qū)懭氩僮鞯淖x取/寫入請求，其中 所述第一選擇單元響應(yīng)于訪問請求而開始運(yùn)行，并且 所述第二選擇單元響應(yīng)于讀取/寫入請求而開始運(yùn)行， 所述短路信號(hào)在從第二電源電壓達(dá)到第一電壓的時(shí)間到接收讀取/寫入請求的時(shí)間的時(shí)段內(nèi)被激活。
14.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器操作方法，包括在對訪問請求之后的時(shí)鐘周期的數(shù)量進(jìn)行計(jì)數(shù)的計(jì)數(shù)器進(jìn)行了預(yù)定次數(shù)的計(jì)數(shù)時(shí)激活短路信號(hào)。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)器操作方法，包括根據(jù)寄存器所設(shè)置的值生成預(yù)定值，所述寄存器設(shè)置將在從內(nèi)部電路開始運(yùn)行的時(shí)間到內(nèi)部電路輸出信號(hào)的時(shí)間的時(shí)段內(nèi)給出的時(shí)鐘周期的數(shù)量。
16.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器操作方法，包括當(dāng)在訪問操作完成之后的預(yù)定時(shí)間段內(nèi)未接收到訪問請求時(shí)停用短路信號(hào)。
全文摘要
本發(fā)明公開了半導(dǎo)體存儲(chǔ)器、系統(tǒng)和半導(dǎo)體存儲(chǔ)器的操作方法。一種存儲(chǔ)器，具有矩陣中的存儲(chǔ)單元；第一選擇單元，響應(yīng)于訪問請求而選擇存儲(chǔ)單元中的任何第一信號(hào)線；第二選擇單元，在第一選擇單元開始運(yùn)行之后選擇存儲(chǔ)單元中的任何第二信號(hào)線；第一電壓生成單元，生成提供給第一選擇單元的第一電源電壓；第二電壓生成單元，在啟動(dòng)信號(hào)活動(dòng)時(shí)生成提供給第二選擇單元的第二電源電壓；開關(guān)，在短路信號(hào)活動(dòng)時(shí)將第一和第二電源線短路；以及，電源電壓控制單元，響應(yīng)于訪問請求而激活啟動(dòng)信號(hào)，在自啟動(dòng)信號(hào)激活起經(jīng)過預(yù)定時(shí)間之后激活短路信號(hào)，在訪問操作完成之后停用短路信號(hào)和啟動(dòng)信號(hào)。
文檔編號(hào)G11C11/4074GK102855926SQ20121022388
公開日2013年1月2日 申請日期2012年6月27日 優(yōu)先權(quán)日2011年6月27日
發(fā)明者佐藤貴彥 申請人:富士通半導(dǎo)體股份有限公司