專利名稱：半導(dǎo)體集成電路和處理器的制作方法
技術(shù)領(lǐng)域：
本說明書所描述的實施例涉及半導(dǎo)體集成電路和處理器。
背景技術(shù)：
高速緩沖存儲器是確定微處理器的性能的主要因素。由于高速緩沖存儲器的面積占整個微處理器的面積的略小于一半，因而高速緩沖存儲器的功率消耗占整個微處理器的 功率消耗的一大部分。按照常規(guī)，能夠高速操作的SRAM (靜態(tài)隨機存取存儲器)被用作微處理器的高速緩沖存儲器。但是，由于SRAM是易失性存儲器，因而要使數(shù)據(jù)持續(xù)存儲于其中，則必須一直給它供電。因此，隨著小型化程度的增加，產(chǎn)生了以下問題由于在SRAM中存在泄漏電流(leak current)，因而SRAM需要大的靜態(tài)功耗。另一方面，微處理器的功率消耗能夠通過采用非易失性存儲器作為高速緩沖存儲器來降低。但是，即使是在非易失性存儲器當中能夠以最高速度操作的MRAM (磁阻式隨機存取存儲器)也太慢而無法用作高速緩沖存儲器。因此，現(xiàn)在期望能夠以高到能夠用作高速緩沖存儲器的速度操作的非易失性存儲器。

發(fā)明內(nèi)容
本發(fā)明的目的是提供其中性能降低和電路面積增加得以抑制的非易失性存儲器。根據(jù)本發(fā)明的示例性實施例，本發(fā)明提供了一種半導(dǎo)體集成電路。該半導(dǎo)體集成電路包括第一逆變器，包含第一輸入端子和第一輸出端子；第二逆變器，包含第二輸入端子和第二輸出端子，其中第二逆變器的第二輸入端子與第一逆變器的第一輸出端子連接，以及第二逆變器的第二輸出端子與第一逆變器的第一輸入端子連接；第一晶體管，其中第一晶體管的一端與第一位線連接，以及第一晶體管的另一端與第一逆變器的第一輸入端子連接；第一元件組，包含多個第二晶體管，其中第一元件組的一端與第一逆變器的第一輸出端連接，以及第一元件組的另一端與第二位線連接；以及第二元件組，包含多個第三晶體管以及其磁阻可變的磁阻元件，其中第二元件組的一端與第一逆變器及第二逆變器連接，以及第二元件組的另一端與第一端子連接，其中給定的電位被按照操作來施加于第一端子。如果磁阻元件處于小電阻狀態(tài)，則磁阻元件的電阻值與第三晶體管的導(dǎo)通電阻值之和小于第一元件組的導(dǎo)通電阻值。如果磁阻元件處于大電阻狀態(tài)，則磁阻元件的電阻值與第三晶體管的導(dǎo)通電阻值之和大于第一元件組的導(dǎo)通電阻值。根據(jù)該示例性實施例，可以提供其中性能降低和電路面積增加得以抑制的非易失性 SRAM。


現(xiàn)在將參照附圖來描述用于實現(xiàn)本發(fā)明的各種特征的總體架構(gòu)。附圖和相關(guān)的描述被提供用于例示本發(fā)明的實施例，而并非用于限定本發(fā)明的范圍圖I示出了根據(jù)本發(fā)明的第一實施例的非易失性SRAM的基本電路配置；圖2是根據(jù)第一實施例的非易失性SRAM單元的狀態(tài)轉(zhuǎn)換圖；圖3示出了根據(jù)第一實施例的非易失性SRAM單元在SRAM模式中的一種操作；圖4示出了根據(jù)第一實施例的非易失性SRAM單元在存儲模式中的一種操作；圖5示出了根據(jù)第一實施例的非易失性SRAM單元在存儲模式中的另一種操作；圖6是用于實現(xiàn)召回(recall)的根據(jù)第一實施例的非易失性SRAM單元的電路圖；
圖7示出了根據(jù)第一實施例的非易失性SRAM單元在被用作MRAM時操作的方式；圖8示出了根據(jù)第一實施例的第一改型(modification)的非易失性SRAM單元的召回操作；圖9示出了根據(jù)第一實施例的第二改型的非易失性SRAM單元的召回操作；圖10示出了根據(jù)第一實施例的第二改型的另一種非易失性SRAM單元的召回操作；圖11示出了采用根據(jù)第一實施例的非易失性SRAM單元的根據(jù)本發(fā)明的第二實施例的非易失性SRAM的基本結(jié)構(gòu)；圖12是采用圖11的非易失性SRAM作為高速緩存的信息處理裝置的框圖；圖13示出了采用根據(jù)第一實施例的非易失性SRAM單元的根據(jù)本發(fā)明的第三實施例的一種FPGA ;以及圖14示出了采用根據(jù)第一實施例的非易失性SRAM單元的根據(jù)本發(fā)明的第三實施例的另一種FPGA。
具體實施例方式本發(fā)明的實施例將在下面參照附圖來描述。(實施例I)圖I示出了根據(jù)本發(fā)明的第一實施例的非易失性SRAM單元10的基本電路架構(gòu)。如圖I所示，非易失性SRAM單元10具有逆變器11和12、晶體管21-23及MTJ (磁性隧道結(jié))31。第一和第二逆變器11和12每個都包括P溝道MOSFET和η溝道M0SFET，該P溝道MOSFET和η溝道MOSFET彼此串聯(lián)連接并被設(shè)置于兩個供電端子Vdd和Vss之間。第一和第二逆變器11和12彼此交叉耦接。第一晶體管21的柵極、源極和漏極分別連接到字線WL、第一位線BL以及第一逆變器11的輸入端子。第二晶體管22的柵極、源極和漏極分別連接到字線WL、第二位線BLB以及第二逆變器12的輸入端子。第三晶體管23的柵極、源極和漏極分別連接到開關(guān)線SL、交叉耦接的逆變器11和12以及MTJ 31。MTJ 31是具有磁化固定層311、非磁性層312和磁化自由層313的自旋注入式磁阻元件。非磁性層312是隧穿絕緣層，或者由非磁性金屬制成。MTJ 31的磁化固定層311和磁化自由層313分別連接到第三晶體管23和公共電位電極。在MTJ 31中，磁化自由層313的自旋方向根據(jù)寫入電流方向被從與磁化固定層311的方向平行的方向轉(zhuǎn)變?yōu)榕c其反向平行的方向，或者被從與磁化固定層311的方向反向平行的方向轉(zhuǎn)變?yōu)榕c其平行的方向。MTJ 31的電阻在磁化固定層311和磁化自由層313的自旋方向相互平行時為小，而在它們相互反向并行時為大。在下面的描述中，假定當寫入電流被促使沿著從磁化固定層311到磁化自由層313的方向流動時，如果磁化固定層311和磁化自由層313的自旋方向已經(jīng)是彼此平行的，則它們轉(zhuǎn)變成為彼此反向平行的(從小電阻到大電阻)；以及當寫入電流被促使沿著從磁化自由層313到磁化固定層311的方向流動時,如果磁化固定層311和磁化自由層313的自旋方向已經(jīng)是彼此反向平行的，則它們轉(zhuǎn)變成為彼此平行的(從大電阻到小電阻)。下面將描述以上所配置的非易失性SRAM單元10的操作方式。圖2是非易失性SRAM單元10的狀態(tài)轉(zhuǎn)換圖。如果控制電路(沒有示出)判斷非易失性SRAM單元10將被訪問，則非易失性SRAM單元10被供電的狀態(tài)被維持，并且非易失性SRAM單元10作為SRAM單元來操作。在下文中，這種狀態(tài)將稱為SRAM模式。當非易失性SRAM單元10處于SRAM模式時，能夠?qū)ζ鋱?zhí)行高速的數(shù)據(jù)讀取和寫入。 另一方面，如果控制電路判斷非易失性SRAM單元10將不被訪問，則MTJ 31存儲數(shù)據(jù)并且非易失性SRAM單元10被斷電(稱為斷電狀態(tài)(參見圖2))。泄漏電流因而能夠得以減小。如上所述，數(shù)據(jù)在非易失性SRAM單元10沒有被供電時被存儲于MTJ 31中，以及在非易失性SRAM單元10被供電時被存儲于SRAM部分中。為此，將數(shù)據(jù)從SRAM部分轉(zhuǎn)移到MTJ 31的處理(其中執(zhí)行該處理的狀態(tài)在下文中稱為存儲模式)在非易失性SRAM單元10斷電之前執(zhí)行。以及使數(shù)據(jù)從MTJ 31返回到SRAM部分的處理(其中執(zhí)行該處理的狀態(tài)在下文中稱為召回模式)在非易失性SRAM單元10再次通電時執(zhí)行。更具體而言，非易失性SRAM單元10的狀態(tài)按照以下方式來轉(zhuǎn)換。如果控制電路(沒有示出)判斷非易失性SRAM單元10將被訪問，則使非易失性SRAM單元10變?yōu)镾RAM模式。如果其后控制電路判斷非易失性SRAM單元10將不被訪問，則進行從SRAM模式到存儲模式的轉(zhuǎn)換。當在存儲模式中執(zhí)行的處理完成時，非易失性SRAM單元10就被斷電(斷電狀態(tài)被建立)。如果控制電路再次判斷非易失性SRAM單元10將被訪問，則使非易失性SRAM單元10變?yōu)檎倩啬Ｊ健．斣谡倩啬Ｊ街袌?zhí)行的處理完成時，SRAM模式就被建立，在該SRAM模式中，SRAM部分存儲有在斷電之前存儲在那里的數(shù)據(jù)。圖3示出了非易失性SRAM單元10在SRAM模式中的操作方式。為了將非易失性SRAM單元10設(shè)置為SRAM模式，開關(guān)線SL的電位被設(shè)置為低電位“L”，并且與MTJ 31的一端連接的公共電位電極的阻抗被設(shè)置為高的，由此使第三晶體管23截止。結(jié)果，在圖3中由虛線所圍住的電路與MTJ 31分離開，并且非易失性SRAM單元10變?yōu)榘凑张c普通的SRAM單元相同的方式來操作。也就是說，非易失性SRAM單元10按照易失的方式來存儲數(shù)據(jù)并且象普通的SRAM單元那樣高速地操作。為了將數(shù)據(jù)寫入處于SRAM模式的非易失性SRAM單元10中，按照寫入電位將第一位線BL和第二位線BLB之一的電位設(shè)置為高電位“H”，以及另一個設(shè)置為低電位“L”，并且然后將字線WL的電位設(shè)置為高電位“H”。例如，假定，第一位線BL和第二位線BLB的電位已經(jīng)分別設(shè)置為“H”和“L”。如果在這種狀態(tài)下將字線WL的電位設(shè)置為“H”以使第一和第二晶體管21和22導(dǎo)通，則第一逆變器11的輸出(節(jié)點NI的電位)變?yōu)椤癓”并且第二逆變器12的輸出(節(jié)點N2的電位)變?yōu)椤癏”。這種狀態(tài)被定義為寫入數(shù)據(jù)“I”被存儲的狀態(tài)。另一方面，如果第一位線BL和第二位線BLB的電位分別設(shè)置為“L”和“H”，并且字線WL的電位設(shè)置為“H”，則第一逆變器11的輸出(節(jié)點NI的電位)變?yōu)椤癏”并且第二逆變器12的輸出(節(jié)點N2的電位)變?yōu)椤癓”。這種狀態(tài)被定義為寫入數(shù)據(jù)“O”被存儲的狀態(tài)。為了從處于SRAM模式的非易失性SRAM單元10中讀取數(shù)據(jù)，字線WL的電位被設(shè)置為“H”以使第一和第二晶體管21和22導(dǎo)通，由此存儲于非易失性SRAM單元10中的數(shù)據(jù)以及其反轉(zhuǎn)值(inverted value)分別被傳輸?shù)轿痪€BL和BLB。圖4和5示出了非易失性SRAM單元10在存儲模式中的操作方式。圖4示出了以下狀態(tài)=SRAM部分在存儲模式開始時存儲數(shù)據(jù)“I”(節(jié)點NI和N2分別處于“L”和“H”)。與MTJ 31連接的公共電位電極被給定為參考電壓Vdd的一半。與第一逆變器11和第二逆變器12連接的供電端子Vdd和Vss與電源線及地線分離開(變成為浮置狀態(tài))。開關(guān)線SL的電位被設(shè)置為“H”以使第三晶體管23導(dǎo)通。由于節(jié)點N2的電位為“H”并因此高于電位Vdd/2，因而寫入電流沿著從MTJ 31的磁化固定層311到其磁化自由層313的方向流動。結(jié)·果，如果MTJ 31已經(jīng)處于小電阻狀態(tài)，則MTJ 31的磁化固定層311和磁化自由層313的自旋方向從平行狀態(tài)轉(zhuǎn)變?yōu)榉聪蚱叫袪顟B(tài)，并且MTJ 31的電阻轉(zhuǎn)變?yōu)榇箅娮?。另一方面，圖5示出了以下狀態(tài)SRAM部分在存儲模式開始時存儲數(shù)據(jù)“O”(節(jié)點NI和N2分別處于“H”和“L”)。在這種情況下，與MTJ 31連接的公共電位電極被給定為參考電壓Vdd的一半，并且開關(guān)線SL的電位被設(shè)置為“H”以使第三晶體管23導(dǎo)通。由于節(jié)點N2的電位為“L”并因此小于電位Vdd/2，因而寫入電流沿著從MTJ 31的磁化自由層313到其磁化固定層311的方向流動。結(jié)果，如果MTJ31已經(jīng)處于大電阻狀態(tài)，則MTJ 31的磁化固定層311和磁化自由層313的自旋方向從反向平行狀態(tài)轉(zhuǎn)變?yōu)槠叫袪顟B(tài)，并且MTJ 31的電阻轉(zhuǎn)變?yōu)樾‰娮?。圖6是用于實現(xiàn)召回的非易失性SRAM單元IOa的電路圖。為實現(xiàn)召回，除了上述非易失性SRAM單元10的部件之外，非易失性SRAM單元IOa還具有第四晶體管24和第五晶體管25。第四晶體管24的一端與第二位線BLB連接，以及另一端與第二晶體管22的源極連接。第二位線BLB接地(GND)。第五晶體管的一端與MTJ 31連接，以及另一端接地。在這樣配置的非易失性SRAM單元IOa中，存儲于MTJ 31只的數(shù)據(jù)被自動召回到使用MTJ 31的大電阻值和小電阻值的SRAM部分。為實現(xiàn)召回，第二晶體管22的導(dǎo)通電阻Rtk2、第三晶體管23的導(dǎo)通電阻RTK3、第四晶體管24的導(dǎo)通電阻Rtk4、第五晶體管25的導(dǎo)通電阻RTK5、MTJ 31的小電阻Rp及MTJ 31的大電阻Rap被設(shè)置以致滿足式(I)的關(guān)系。在下面的描述中，術(shù)語“晶體管的電阻”意指晶體管的導(dǎo)通電阻。(Rp+RTE3+RTE5) < (RIR2+RtR4)〈 ( RaP+RtR3+RtR5 ) ... (I)也就是說，以上電阻值被設(shè)置為使得位于節(jié)點N2與接地電極之間的晶體管和MTJ31的電阻值之和在MTJ31處于小電阻狀態(tài)的情況下小于位于節(jié)點NI與接地電極之間的晶體管的電阻值之和，以及在MTJ31處于大電阻狀態(tài)的情況下大于位于節(jié)點NI與接地電極之間的晶體管的電阻值之和。各個晶體管的上述電阻值能夠通過改變它們的溝道寬度來設(shè)置以致滿足式(I)。對于電阻值的這種設(shè)置，當?shù)诙降谖寰w管22-25同時導(dǎo)通時，流過第二晶體管22及第四晶體管24的電流Ia以及流過第三晶體管23、第五晶體管25及MTJ 31的電流Ib具有以下關(guān)系。如果MTJ 31處于反向平行狀態(tài)(大電阻狀態(tài))，則由于關(guān)系(RTK2+RTK4) <(RAP+RTK3+RTK5)成立，因而電流Ia大于電流Ib (Ib〈Ia)。結(jié)果，節(jié)點NI的電位比節(jié)點N2的電位更早地變?yōu)椤癓”(0V)。因此，“L”被輸入第二逆變器12并且節(jié)點N2的電位因第二逆變器12的輸出而變?yōu)椤癏”。因此，節(jié)點N2和NI的電位分別固定于“H”和“L”。這意味著原始數(shù)據(jù)“I”已經(jīng)被召回到SRAM部分。如果MTJ 31處于平行狀態(tài)(小電阻狀態(tài))，則由于關(guān)系(RP+RTK3+RTK5)〈 (RTE2+RTE4)成立，因而電流Ib大于電流Ia (IA〈IB)。結(jié)果，節(jié)點Ν2的電位比節(jié)點NI的電位更早地變?yōu)椤癓” (OV)0因此，“L”被輸入第一逆變器11并且節(jié)點NI的電位因第一逆變器11的輸出而變?yōu)椤癏”。因此，節(jié)點NI和Ν2的電位分別固定于“H”和“L”。這意味著原始數(shù)據(jù)“O”已經(jīng)被召回到SRAM部分。
在該實施例中，非易失性SRAM單元IOa具有這樣的電路結(jié)構(gòu)在召回模式中，利用MTJ 31的大電阻值和小電阻值來將數(shù)據(jù)召回到SRAM部分。另一可選結(jié)構(gòu)是可能的，在該可選結(jié)構(gòu)中，設(shè)置了用于從MTJ 31中讀取數(shù)據(jù)的讀出放大器(sense amplifier),并且通過與上述用于SRAM模式的數(shù)據(jù)寫入方法相同的方法將讀出數(shù)據(jù)寫SRAM部分來執(zhí)行召回。如上所述，在根據(jù)實施例的非易失性SRAM單元10中，在高速緩存被訪問的情況下，在SRAM模式中以高速來執(zhí)行數(shù)據(jù)讀取或?qū)懭搿Ｔ诟咚倬彺娌槐辉L問的情況下，數(shù)據(jù)存儲于MTJ 31中并且非易失性SRAM單元10被斷電，由此能夠減小泄漏電流。有可能促使根據(jù)實施例的非易失性SRAM單元10作為MRAM來操作。圖7示出了非易失性SRAM單元10在被用作I位MRAM時的操作方式。在下面的描述中，這種模式將被稱為MRAM模式。在MRAM模式中，與第一逆變器11和第二逆變器12連接的供電端子Vdd和Vss與電源線及地線分離開(變?yōu)楦≈脿顟B(tài))，也就是說，整個非易失性SRAM單元10與電源線及地線斷開。結(jié)果，具有兩個逆變器11和12并且將起著SRAM的作用的電路變?yōu)殡姼≈脿顟B(tài)并且實際上不起作用。在圖7中由虛線圍住的電路(B卩，由第一晶體管21、第三晶體管23和MTJ 31構(gòu)成的電路)作為I位MRAM電路來操作。在MRAM模式中，與MTJ 31連接的公共電位電極被給定為參考電壓Vdd的一半。在MRAM模式中為了將數(shù)據(jù)寫入非易失性SRAM單元10，字線WL的電位被設(shè)置為“H”以使第一晶體管21導(dǎo)通，開關(guān)線SL的電位被設(shè)置為“H”以使第三晶體管23導(dǎo)通，并且根據(jù)寫入數(shù)據(jù)將與參考電壓Vdd相同的電壓或OV施加于位線BL。結(jié)果，寫入電流流過MTJ31。如果施加于位線BL的電壓是與參考電壓Vdd相同的電壓，則寫入電流沿著從磁化固定層311到磁化自由層313的方向流動。結(jié)果，如果MTJ 31已經(jīng)處于小電阻狀態(tài)，則磁化固定層311和磁化自由層313的自旋方向從平行狀態(tài)轉(zhuǎn)變?yōu)榉聪蚱叫袪顟B(tài)，并且MTJ 31的電阻轉(zhuǎn)變?yōu)榇箅娮?。另一方面，如果施加于位線BL的電壓為0V，則寫入電流沿著從磁化自由層313到磁化固定層311的方向流動。結(jié)果，如果MTJ 31已經(jīng)處于大電阻狀態(tài)，則磁化固定層311和磁化自由層313的自旋方向從反向平行狀態(tài)轉(zhuǎn)變?yōu)槠叫袪顟B(tài)，并且MTJ 31的電阻轉(zhuǎn)變?yōu)樾‰娮?。以這種方式，數(shù)據(jù)能夠按照寫入電流的方向?qū)懭隡TJ 31。
(改型I)上述第一實施例的各種改型是可以想得到的。圖8示出了根據(jù)第一實施例的第一改型的非易失性SRAM單元IOb的召回操作。在非易失性SRAM單元IOb中，第三晶體管23與節(jié)點I和MTJ 31連接。該改型的SRAM模式將不再詳細描述，因為數(shù)據(jù)能夠按照與以上針對非易失性SRAM單元10 (參見圖3)來描述的方式相同的方式來讀取和寫入。在存儲模式中，在根據(jù)第一實施例的非易失性SRAM單元10中，MTJ 31在SRAM部分存儲有數(shù)據(jù)“I”的情況下變?yōu)榇箅娮锠顟B(tài)，并且在SRAM部分存儲有數(shù)據(jù)“O”的情況下變?yōu)樾‰娮锠顟B(tài)(參見圖4和5)。在根據(jù)本改型的非易失性SRAM單元IOb中，MTJ 31變?yōu)榕c以上電阻狀態(tài)相反的電阻狀態(tài)。例如，在非易失性SRAM單元IOb中，如果節(jié)點NI的電位在存儲模式開始時為“L”(數(shù)據(jù)“I”存儲于SRAM部分中)，則寫入電流沿著從磁化自由層313到磁化固定層311的方向流動，因為節(jié)點NI的電位小于公共電位電極的電位(Vdd/2)。結(jié)果，如果MTJ 31已經(jīng)處 于大電阻狀態(tài)，則磁化固定層311和磁化自由層313的自旋方向從反向平行狀態(tài)轉(zhuǎn)變?yōu)槠叫袪顟B(tài)，并且MTJ 31的電阻轉(zhuǎn)變?yōu)樾‰娮琛Ａ硪环矫?，如果?jié)點NI的電位為“H” (數(shù)據(jù)“O”存儲于SRAM部分中)，則寫入電流沿著從磁化固定層311到磁化自由層313的方向流動。結(jié)果，如果MTJ 31已經(jīng)處于小電阻狀態(tài)，則MTJ 31的電阻轉(zhuǎn)變?yōu)榇箅娮?。為了在非易失性SRAM單元IOb中執(zhí)行召回，第一晶體管21的電阻Rm、第三晶體管23的電阻Rtk3、第四晶體管24的電阻Rtk4、第五晶體管25的電阻RTK5、MTJ 31的小電阻Rp及MTJ 31的大電阻Rap被設(shè)置以致滿足式(2)的關(guān)系(RP+RTE3+RTE5) < (RTE1+RTE4) < (Rap+Rtr3+Rtrs) ... (2)對于式(2)的設(shè)置，當?shù)谝痪w管21及第三到第五晶體管23-25同時導(dǎo)通時，流過第一晶體管21及第四晶體管24的電流Ia以及流過第三晶體管23、第五晶體管25及MTJ31的電流Ib具有以下關(guān)系。如果MTJ 31處于反向平行狀態(tài)(大電阻狀態(tài))，則由于關(guān)系(RTK1+Rtk4) <(RAP+RTK3+RTK5)成立，因而電流Ia大于電流Ib (Ib〈Ia)。結(jié)果，節(jié)點N2的電位比節(jié)點NI的電位更早地變?yōu)椤癓”。因此，“L”被輸入第一逆變器11并且節(jié)點NI和N2的電位分別固定于“H”和“L”。這意味著原始數(shù)據(jù)“O”已經(jīng)被召回到SRAM部分。另一方面，如果MTJ 31處于平行狀態(tài)(小電阻狀態(tài))，則由于關(guān)系(RP+RTK3+RTK5)〈(Rtei+Rte4)成立，因而電流Ib大于電流Ia (Ix〈Ib)。結(jié)果，節(jié)點NI的電位比節(jié)點N2的電位更早地變?yōu)椤癓”。因此，“L”被輸入第二逆變器12并且節(jié)點N2和NI的電位分別固定于“H”和“L”。這意味著原始數(shù)據(jù)“I”已經(jīng)被召回到SRAM部分。以這種方式，非易失性SRAM單元IOb能夠按照與非易失性SRAM單元IOa (參見圖6)相同的方式來操作。(改型2)圖9示出了根據(jù)第一實施例的第二改型的非易失性SRAM單元IOc的召回操作。在非易失性SRAM單元IOc中，第三晶體管23的一端與第一晶體管21連接，以及另一端與MTJ 31連接。該改型的SRAM模式將不再詳細描述，因為數(shù)據(jù)能夠按照與以上針對非易失性SRAM單元10 (參見圖3)來描述的方式相同的方式來讀取和寫入。在存儲模式中，在非易失性SRAM單元IOc中，參考電壓Vdd的一半被施加于與MTJ31連接的公共電位電極，并且第一晶體管21和第三晶體管23被導(dǎo)通。結(jié)果，存儲于SRAM部分中的數(shù)據(jù)能夠按照與以上針對處于存儲模式的非易失性SRAM單元10所描述的方式(參見圖4和5)相同的方式轉(zhuǎn)移至MTJ 31中。為了在非易失性SRAM單元IOc中執(zhí)行召回，第一晶體管21的電阻Rm、第二晶體管22的電阻Rtk2、第三晶體管23的電阻Rtk3、第四晶體管24的電阻Rtk4、第五晶體管25的電阻RTK5、MTJ 31的小電阻Rp及MTJ 31的大電阻Rap被設(shè)置以致滿足式(3)的關(guān)系(RP+RTE1+RTE3+RTE5) < (Rte2+Rte4) < (Rap+Rtri+Rtr3+Rtr5) ... (3)對于式(3)的設(shè)置，當?shù)谝坏降谖寰w管21-25同時導(dǎo)通時，流過第二晶體管22及第四晶體管24的電流Ia以及流過第一晶體管21、第三晶體管23、第五晶體管25及MTJ 31的電流Ib具有以下關(guān)系。如果MTJ 31處于反向平行狀態(tài)(大電阻狀態(tài))，則由于關(guān)系(RTK2+RTK4) < (RAP+RTE1+RTE3+RTE5)成立，因而電流Ia大于電流Ib (Ib〈Ia)。結(jié)果，節(jié)點NI的電位比節(jié)點N2的電位更早地變?yōu)椤癓”。因此，“L”被輸入第二逆變器12并且節(jié)點N2和NI的電位分別固定于“H”和“L”。這意味著原始數(shù)據(jù)“I”已經(jīng)被召回到SRAM部分。另一方面，如果MTJ 31處于平行狀態(tài)(小電阻狀態(tài))，則由于關(guān)系(RP+RTK1+RTK3+RTK5)< (RTE2+RTE4)成立，因而電流Ib大于電流Ia (Ia〈Ib)。結(jié)果，節(jié)點N2的電位比節(jié)點NI的電位更早地變?yōu)椤癓”。因此，“L”被輸入第一逆變器11并且節(jié)點NI和N2的電位分別固定于“H”和“L”。這意味著原始數(shù)據(jù)“O”已經(jīng)被召回到SRAM部分。以這種方式，非易失性SRAM單元IOc能夠按照與非易失性SRAM單元IOa (參見圖6)相同的方式來操作。圖10示出了另一可選結(jié)構(gòu)，在該可選結(jié)構(gòu)中，第三晶體管23的一端與第二晶體管22連接，以及另一端與MTJ 31連接。在這種情況下，在存儲模式中，MTJ 31在SRAM部分存儲有數(shù)據(jù)“I”的情況下變?yōu)樾‰娮锠顟B(tài)，以及在SRAM部分存儲有數(shù)據(jù)“O”的情況下變?yōu)榇箅娮锠顟B(tài)。為實現(xiàn)召回模式，晶體管21-25的電阻被設(shè)置以致滿足式(4)的關(guān)系( Rp+Rtr2+Rtr3+Rtr5 )〈 (Rte1+Rte4) ^ ( RaP+RtR2+RtR3+RtR5 )…(4)對于這種設(shè)置，圖10所示的非易失性SRAM單元IOd能夠按照與非易失性SRAM單元IOa (參見圖6)相同的方式來操作。在第一實施例中，MTJ 31的磁化固定層311與第三晶體管23連接，以及其磁化自由層313與公共電位電極連接。另一可選結(jié)構(gòu)是可能的，在該可選結(jié)構(gòu)中，磁化固定層311與公共電位電極連接，以及磁化自由層313與第三晶體管23連接。(實施例2)圖11示出了采用上述根據(jù)第一實施例的非易失性SRAM單元10 (MC)的非易失性SRAM 100的基本結(jié)構(gòu)。多個非易失性SRAM單元MC被排布以致形成存儲單元陣列101。用于選擇存儲單元陣列101的多根字線WL之一的行解碼器102與存儲單元陣列101連接。讀出放大器103也與存儲單元陣列101連接，以及輸入/輸出電路104與讀出放大器103連接。設(shè)置列解碼器105，其用于選擇存儲單元陣列101的多對位線BL和BLB之一。列解碼器105將指示所選位線對的信息輸出到輸入/輸出電路104及讀出放大器103。為了從非易失性SRAM 100的存儲單元MC中讀取數(shù)據(jù)，存儲單元的數(shù)據(jù)被輸出到由列解碼器105指定的位線對，由讀出放大器103來放大，并且由輸入/輸出電路104來輸出。為了將數(shù)據(jù)寫入非易失性SRAM 100的存儲單元MC，寫入數(shù)據(jù)被供應(yīng)到輸入/輸出電路104。當位線對由列解碼器105來選擇時，寫入數(shù)據(jù)被寫入位于所選位線對與由行解碼器102選擇的字線WL的相交點處的存儲單元MC。圖12是采用以上非易失性SRAM 100作為高速緩存的信息處理裝置(例如，PC)的框圖。在本例中，非易失性SRAM 100被用作并入處理器210中的L2高速緩存214。L2高速緩存214的訪問頻率小于處理器210的處理器元件211的訪問頻率。因此，處理器210的功率消耗能夠通過在處理器核心213判斷適合對L2高速緩存214斷電時使L2高速緩存214 (非易失性SRAM 100)斷電來降低。(實施例3)圖13示出了采用上述根據(jù)第一實施例的非易失性SRAM單元10 (MC)的第一示例FPGA(現(xiàn)場可編程門陣列)。在該FPGA中，多個非易失性SRAM單元MC被排布以致形成存儲單元陣列121。如圖13所示，存儲于非易失性SRAM單元MC內(nèi)的數(shù)據(jù)能夠被用來開關(guān)FPGA的LUT (查找表)或多路復(fù)用器?！D14示出了采用上述根據(jù)第一實施例的非易失性SRAM單元10 (MC)的第二示例FPGA。在該FPGA中，多個非易失性SRAM單元MC被排布以致形成存儲單元陣列141。在本例中，存儲于非易失性SRAM單元MC內(nèi)的數(shù)據(jù)能夠用作用于控制FPGA的開關(guān)塊的晶體管的數(shù)據(jù)。雖然以上已經(jīng)描述了一些實施例，但是這些實施例僅以實例的方式給出，而并不意圖限制本發(fā)明的范圍。實際上，在此所描述的新的方法和系統(tǒng)可以按照各種其他形式來實現(xiàn)。并且，可以進行在本說明書所描述的方法和系統(tǒng)的形式中的各種省略、替換及改變而不脫離本發(fā)明的精神。所附的權(quán)利要求及等同物意圖涵蓋會落入本發(fā)明的范圍和精神之內(nèi)的此類形式或修改。
權(quán)利要求
1.一種半導(dǎo)體集成電路，包括 第一逆變器，包含第一輸入端子和第一輸出端子； 第二逆變器，包含第二輸入端子和第二輸出端子，其中所述第二逆變器的所述第二輸入端子與所述第一逆變器的所述第一輸出端子連接，以及所述第二逆變器的所述第二輸出端子與所述第一逆變器的所述第一輸入端子連接； 第一晶體管，其中所述第一晶體管的一端與第一位線連接，以及所述第一晶體管的另一端與所述第一逆變器的所述第一輸入端子連接； 第一元件組，包含多個第二晶體管，其中所述第一元件組的一端與所述第一逆變器的所述第一輸出端連接，以及所述第一元件組的另一端與第二位線連接；以及 第二元件組，包含多個第三晶體管以及其磁阻可變的磁阻元件，其中所述第二元件組布置于所述第二逆變器的所述第二輸出端子與第一端子之間，或者布置于所述第一晶體管與所述第一端子之間，并且其中給定的電位按照操作被施加于所述第一端子，以及 其中如果所述磁阻元件處于小電阻狀態(tài)，則所述磁阻元件的電阻值與所述第三晶體管的導(dǎo)通電阻值之和小于所述第一元件組的導(dǎo)通電阻值，以及 其中如果所述磁阻元件處于大電阻狀態(tài)，則所述磁阻元件的電阻值與所述第三晶體管的導(dǎo)通電阻值之和大于所述第一元件組的導(dǎo)通電阻值。
2.根據(jù)權(quán)利要求I所述的電路，還包括 控制電路，配置用于使所述第二位線和所述第一端子接地，并且用于在所述半導(dǎo)體集成電路被供電時使所述第一元件組中的所述第二晶體管和布置于所述第二逆變器的所述第二輸出端子與所述第一端子之間的所述第三晶體管導(dǎo)通。
3.根據(jù)權(quán)利要求2所述的電路，其中所述控制電路通過將參考電壓的一半施加于所述第一端子以及在所述半導(dǎo)體集成電路斷電之前使所述第三晶體管導(dǎo)通來允許寫入電流流過所述磁阻元件。
4.一種半導(dǎo)體集成電路,包括 第一逆變器，包含第一輸入端子和第一輸出端子； 第二逆變器，包含第二輸入端子和第二輸出端子，其中所述第二逆變器的所述第二輸入端子與所述第一逆變器的所述第一輸出端子連接，以及所述第二逆變器的所述第二輸出端子與所述第一逆變器的所述第一輸入端子連接； 第一晶體管，其中所述第一晶體管的柵極與字線連接，所述第一晶體管的一端與第一位線連接，以及所述第一晶體管的另一端與所述第一逆變器的所述第一輸入端子連接；第二晶體管，其中所述第二晶體管的柵極與所述字線連接，所述第二晶體管的一端與所述第一逆變器的所述第一輸出端子連接； 第三晶體管，其中所述第三晶體管的一端與所述第一逆變器的所述第一輸入端子連接； 磁阻元件，其磁阻可變并且與所述第三晶體管的另一端連接； 第四晶體管，其中所述第四晶體管的一端與所述第二晶體管連接，以及所述第四晶體管的另一端與第二位線連接；以及 第五晶體管，其中所述第五晶體管的一端與所述磁阻元件連接，以及所述第五晶體管的另一端與第一端子連接，其中給定的電位按照操作被施加于所述第一端子，其中如果所述磁阻元件處于小電阻狀態(tài)，則所述磁阻元件的電阻值與所述第三晶體管及所述第五晶體管的導(dǎo)通電阻值之和小于所述第二晶體管及所述第四晶體管的導(dǎo)通電阻值之和，以及 其中如果所述磁阻元件處于大電阻狀態(tài)，則所述磁阻元件的電阻值與所述第三晶體管及所述第五晶體管的導(dǎo)通電阻值之和大于所述第二晶體管及所述第四晶體管的導(dǎo)通電阻值之和。
5.—種半導(dǎo)體集成電路，包括 第一逆變器，包含第一輸入端子和第一輸出端子； 第二逆變器，包含第二輸入端子和第二輸出端子，其中所述第二逆變器的所述第二輸入端子與所述第一逆變器的所述第一輸出端子連接，以及所述第二逆變器的所述第二輸出端子與所述第一逆變器的所述第一輸入端子連接； 第一晶體管，其中所述第一晶體管的柵極與字線連接，所述第一晶體管的一端與第一位線連接，以及所述第一晶體管的另一端與所述第一逆變器的所述第一輸入端子連接；第二晶體管，其中所述第二晶體管的柵極與所述字線連接，所述第二晶體管的一端與所述第一逆變器的所述第一輸出端子連接； 第三晶體管，其中所述第三晶體管的一端與所述第一位線連接； 磁阻元件，其磁阻可變并且與所述第三晶體管的另一端連接； 第四晶體管，其中所述第四晶體管的一端與所述第二晶體管連接，以及所述第四晶體管的另一端與第二位線連接；以及 第五晶體管，其中所述第五晶體管的一端與所述磁阻元件連接，以及所述第五晶體管的另一端與第一端子連接，其中給定的電位按照操作被施加于所述第一端子， 其中如果所述磁阻元件處于小電阻狀態(tài)，則所述磁阻元件的電阻值與所述第一晶體管、所述第三晶體管及所述第五晶體管的導(dǎo)通電阻值之和小于所述第二晶體管及所述第四晶體管的導(dǎo)通電阻值之和，以及 其中如果所述磁阻元件處于大電阻狀態(tài)，則所述磁阻元件的電阻值與所述第一晶體管、所述第三晶體管及所述第五晶體管的導(dǎo)通電阻值之和大于所述第二晶體管及所述第四晶體管的所述導(dǎo)通電阻值之和。
6.根據(jù)權(quán)利要求4所述的電路，其中所述磁阻元件包括 與所述第三晶體管連接的磁化固定層； 與所述第五晶體管連接的磁化自由層；以及 布置于所述磁化固定層與所述磁化自由層之間的非磁性層。
7.根據(jù)權(quán)利要求5所述的電路，其中所述磁阻元件包括 與所述第三晶體管連接的磁化固定層； 與所述第五晶體管連接的磁化自由層；以及 布置于所述磁化固定層與所述磁化自由層之間的非磁性層。
8.—種處理器，其中包含多個根據(jù)權(quán)利要求I所述的半導(dǎo)體集成電路的存儲單元陣列被用作高速緩存。
9.根據(jù)權(quán)利要求I所述的電路，其中所述第二元件組布置于所述第二逆變器的所述第二輸出端子與所述第一端子之間。
10.根據(jù)權(quán)利要求I所述的電路，其中所述第二元件組布置于所述第一晶體管與所述第一端子之間。
全文摘要
本公開涉及半導(dǎo)體集成電路和處理器。在一種實施例中，本發(fā)明公開了一種半導(dǎo)體集成電路，該半導(dǎo)體集成電路包括第一逆變器；第二逆變器；第一晶體管，其中第一晶體管的一端與第一位線連接，以及第一晶體管的另一端與第一逆變器的第一輸入端子連接；第一元件組，包含第二晶體管，其中第一元件組的一端與第一逆變器的第一輸出端連接，以及第一元件組的另一端與第二位線連接；以及第二元件組，包含第三晶體管以及其磁阻可變的磁阻元件，其中第二元件組的一端與第一逆變器及第二逆變器連接，以及第二元件組的另一端與第一端子連接。
文檔編號G11C11/413GK102903385SQ20121014129
公開日2013年1月30日 申請日期2012年5月9日 優(yōu)先權(quán)日2011年7月28日
發(fā)明者藤田忍, 安部恵子 申請人:株式會社東芝