專利名稱：用于FinFET SRAM陣列集成電路的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，涉及用于FinFET SRAM陣列集成電路的方法和裝置。
背景技術(shù)：
靜態(tài)隨機(jī)存取存儲(chǔ)器(“SRAM”)陣列通常用于集成電路器件上的存儲(chǔ)。FinFET的晶體管技術(shù)的最近開發(fā)的使用FinFET晶體管的先進(jìn)SRAM單元變得可能。與先前的平面MOS晶體管(具有形成在半導(dǎo)體襯底表面處的溝道)相比，F(xiàn)inFET具有三維溝道區(qū)域。在FinFET中，用于晶體管的溝道形成在半導(dǎo)體材料的“鰭”的側(cè)面上，并且有時(shí)還形成在頂部。通常為多晶硅或金屬柵極的柵極在鰭的上方延伸，并且柵極電介質(zhì)設(shè)置在柵極和鰭之間。FinFET溝道區(qū)域的三維形狀允許增加?xùn)艠O寬度而不增加硅面積，即使器件的總規(guī)模隨著半導(dǎo)體工藝的縮放以及與減小的柵極長(zhǎng)度而減?。灰缘凸杳娣e成本提供合理的溝道寬度特性。然而，當(dāng)使用用于上拉的單鰭FinFET晶體管或“PU”晶體管以及傳輸門“PG”晶體管形成SRAM單元時(shí)，對(duì)用于PU和PG晶體管的導(dǎo)通電流(“1n”)的“阿爾法比”(即比率PU_1n/PG_1n)產(chǎn)生負(fù)面影響。因此，由這些晶體管形成的SRAM單元可以顯示出較差的寫裕度度量，并且可以降低單元正電源電壓Vcc ( “Vccjnin”)同時(shí)保持適當(dāng)?shù)牟僮鞯牧繉⒔档?。減小的Vccjiiin度量對(duì)使用SRAM單元的集成電路的功耗產(chǎn)生負(fù)面影響。在已知方法中，諸如特定FinFET器件的閾值電壓(“Vt”)調(diào)整和柵極長(zhǎng)度變形調(diào)節(jié)的解決方法用于增加SRAM單元的性能。然而，這些方法遭受附加光刻或增加的離子注入，增加了制造工藝的成本，并且會(huì)產(chǎn)生臨界尺寸或單元大小問(wèn)題。在一些應(yīng)用中，集成電路使用的SRAM陣列的主要目標(biāo)是每存儲(chǔ)位使用的硅面積，其需要盡可能多的減小。然而，在SRAM存儲(chǔ)用于高速數(shù)據(jù)存儲(chǔ)的情況下，如用于微處理器的高速緩存存儲(chǔ)(諸如一級(jí)“LI”或二級(jí)“L2”板上緩存)，存取速度也非常重要。對(duì)于這些GHz速度高速緩存SRAM，單元可以由更大寬度的晶體管器件形成以增加晶體管驅(qū)動(dòng)電流和操作速度?，F(xiàn)在被用于提供具有更大驅(qū)動(dòng)電流的這些器件的Vt或其他工藝調(diào)整的使用產(chǎn)生附加處理成本和制造問(wèn)題。

發(fā)明內(nèi)容
為解決上述問(wèn)題，本發(fā)明提供了一種集成電路，包括:多個(gè)第一位單元的第一單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)位單元都具有距離Yl的y間距和距離Xl的X間距，Xl與Yl的比率大于或等于2，多個(gè)位單元的每一個(gè)都形成單鰭FinFET晶體管的6T SRAM單元，并且第一位單元中的每一個(gè)都接收來(lái)自第一電壓控制電路的單元正電壓源CVdd ;以及多個(gè)第二位單元的第二單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)第二位單元都具有距離Y2的y間距和距離X2的X間距，X2與Y2的比率大于或等于3，多個(gè)第二位單元的每一個(gè)都進(jìn)一步包括6T SRAM單元，6T SRAM單元包括多鰭FinFET晶體管，并且第二位單元中的每一個(gè)都接收來(lái)自第二電壓控制電路的第二單元正電壓源CVdd ;其中，X2與Xl的比率大于約1.1。其中，第一位單元的每一個(gè)進(jìn)一步包括:兩個(gè)反相器，交叉連接在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)之間，兩個(gè)反相器的每一個(gè)都包括連接在單元正電壓源CVdd和存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間的單鰭FinFET上拉晶體管以及連接在存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)和單元負(fù)電壓源CVss之間的單鰭FinFET下拉晶體管；以及一對(duì)傳輸門，連接在位線和互補(bǔ)位線中相應(yīng)的一條以及存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間，每個(gè)傳輸門都包括具有連接至字線的柵極端子的單鰭FinFET晶體管；其中，單元正電源CVdd連接至第一電壓控制電路；以及其中，第二位單元的每一個(gè)進(jìn)一步包括:兩個(gè)反相器，交叉連接在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)之間，兩個(gè)反相器的每一個(gè)都包括連接在第二單元正電壓源CVdd和存儲(chǔ)節(jié)點(diǎn)中的一個(gè)之間的單鰭FinFET上拉晶體管以及連接在存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)和單元負(fù)電壓源CVss之間的多鰭FinFET下拉晶體管；以及一對(duì)傳輸門，連接在位線和互補(bǔ)位線中相應(yīng)的一條與存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間，每個(gè)傳輸門都進(jìn)一步包括具有連接至字線的柵極的多鰭FinFET晶體管。其中，第一電壓控制電路為寫入輔助電路，其包括連接至外圍Vdd電源線的輸入、連接至單元正電壓源CVdd的輸出、以及使能輸入，使能輸入具有指示讀取循環(huán)的讀取狀態(tài)和指不與入循環(huán)的與入狀態(tài)。其中，在寫入循環(huán)期間，第一電壓控制電路輸出低于外圍Vdd電源線的CVdd電壓。其中，在讀取循環(huán)期間，第一電壓控制電路輸出等于或大于外圍Vdd電源線的CVdd電壓。其中，第一電壓控制電路進(jìn)一步包括等待模式電路，并且響應(yīng)于等待模式輸入而輸出低于外圍Vdd電源線的CVdd電壓。其中，在寫入循環(huán)期間，到單元的字線電壓等于外圍Vdd電壓，并且第一電壓控制電路輸出低于字線電壓至少50毫伏的CVdd電壓。其中，第一單端口 SRAM陣列具有用于第一位單兀的每一列的電壓控制電路。其中，對(duì)于第一位單元的每一個(gè)，上拉晶體管為η阱中的P型晶體管，以及第一位單元的每一個(gè)都進(jìn)一步包括η講連接件，η講連接件與單元正電壓源CVdd電隔離。此外，還提供了一種集成電路，包括:多個(gè)第一位單元的第一單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)位單元都具有距離Yi的I間距和距離Xl的X間距，Xl與Yl的比率大于或等于2，多個(gè)位單元的每一個(gè)都形成單鰭FinFET晶體管的6Τ SRAM單元，第一位單元的每一個(gè)都接收來(lái)自第一電壓控制電路的單元正電壓源CVdd ；以及多個(gè)第二位單元的第二單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)第二位單元都具有距離Υ2的J間距和距離Χ2的X間距，Χ2與Υ2的比率大于或等于3，多個(gè)第二位單元的每一個(gè)都進(jìn)一步包括6ΤSRAM單元,6Τ SRAM單元包括多鰭FinFET晶體管,并且第二位單元的每一個(gè)都接收來(lái)自預(yù)定Vdd電壓源的第二單元正電壓源CVdd ;其中，X2與Xl的比率大于約1.1。其中，第一位單元的每一個(gè)進(jìn)一步包括:兩個(gè)反相器，交叉連接在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)之間，兩個(gè)反相器的每一個(gè)都包括連接在單元正電壓源CVdd和存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間的單鰭FinFET上拉晶體管以及連接在存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)和單元負(fù)電壓源CVss之間的單鰭FinFET下拉晶體管；以及一對(duì)傳輸門，連接在位線和互補(bǔ)位線中相應(yīng)的一條以及存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間，每個(gè)傳輸門都包括具有連接至字線的柵極端子的單鰭FinFET晶體管；其中，第二位單元的每一個(gè)進(jìn)一步包括:兩個(gè)反相器，交叉連接在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)之間，兩個(gè)反相器的每一個(gè)都包括連接在第二單元正電壓源CVdd和存儲(chǔ)節(jié)點(diǎn)中的一個(gè)之間的單鰭FinFET上拉晶體管以及連接在存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)和單元負(fù)電壓源CVss之間的多鰭FinFET下拉晶體管；以及一對(duì)傳輸門，連接在位線和互補(bǔ)位線中相應(yīng)的一條與存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間，每個(gè)傳輸門都進(jìn)一步包括具有連接至字線的柵極的多鰭FinFET晶體管。其中，第一電壓控制電路進(jìn)一步包括連接至Vdd電源輸入的電壓輸入節(jié)點(diǎn)、連接至單元正電壓源CVdd的輸出、以及使能輸入，使能輸入具有指示讀取循環(huán)的讀取狀態(tài)、指不與入循環(huán)的與入狀態(tài)、以及指不等待|旲式的等待狀態(tài)。其中，在寫入循環(huán)期間，第一電壓控制電路輸出低于Vdd電源輸入的CVdd電壓。其中，在讀取循環(huán)期間，第一電壓控制電路輸出大于Vdd電源輸入的CVdd電壓。其中，在寫入循環(huán)期間，字線處于基本上等于Vdd電源輸入的電壓，并且第一電壓控制電路輸出低于字線電壓50毫伏至400毫伏的電壓。該集成電路進(jìn)一步包括:第三SRAM陣列，第三SRAM陣列包括多個(gè)第三尺寸位單元，第三尺寸位單元中的每一個(gè)包括:兩個(gè)交叉連接反相器，用于在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)處存儲(chǔ)數(shù)據(jù)，交叉連接反相器中的每一個(gè)都包括連接在單元正電源電壓CVdd與存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)之間的P型單鰭FinFET上拉晶體管、連接在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)與第一單元負(fù)電源電壓Cvss之間的η型單鰭FinFET下拉晶體管；以及兩個(gè)寫入傳輸門，每一個(gè)都包括具有連接至字線的柵極的單鰭FinFET晶體管，并且將寫入位線和互補(bǔ)寫入位線中相應(yīng)的一個(gè)連接至對(duì)應(yīng)的存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)；以及讀取端口，包括串聯(lián)連接在讀取位線和第二單元負(fù)電源電壓CVss之間的讀取傳輸門和讀取下拉晶體管，讀取傳輸門和讀取下拉晶體管中的每一個(gè)都包括多鰭FinFET器件。此外，還提供了一種方法，包括:在集成電路上設(shè)置第一單端口 SRAM陣列，單端口SRAM陣列進(jìn)一步包括:多個(gè)第一尺寸位單元，多個(gè)第一尺寸位單元中的每一個(gè)都包括用于在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)上存儲(chǔ)數(shù)據(jù)的交叉連接反相器對(duì)，反相器對(duì)中的每一個(gè)都包括單鰭FinFET上拉器件和單鰭FinFET下拉器件；以及一對(duì)傳輸門，分別連接在位線和互補(bǔ)位線以及存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)之間，傳輸門中的每一個(gè)都包括具有連接至字線的柵極的單鰭FinFET器件，并且第一電壓控制電路向第一尺寸位單元輸出第一單元正電壓源CVdd ;在集成電路上設(shè)置第二單端口 SRAM陣列，第二單端口 SRAM陣列包括多個(gè)第二尺寸位單元，每一個(gè)都包括:用于在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)上存儲(chǔ)數(shù)據(jù)的交叉連接反相器對(duì)，每個(gè)反相器都包括單鰭FinFET上拉器件和多鰭FinFET下拉器件；以及一對(duì)傳輸門，分別連接在位線和互補(bǔ)位線以及存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)之間，傳輸門中的每一個(gè)都包括具有連接至字線的柵極的多鰭FinFET器件，并且第二電壓控制電路向第二尺寸位單元輸出第二單元正電壓源CVdd ;將第一電壓控制電路和第二電壓控制電路連接至外圍電壓Vdd;以及操作第一電壓控制電路，以在所選操作期間改變第一單元正電壓源CVdd。該方法進(jìn)一步包括:在寫入操作期間，操作第一電壓控制電路，以將第一單元正電壓源CVdd減小為低于外圍電壓Vdd的電壓。該方法進(jìn)一步包括:在讀取操作期間，操作第一電壓控制電路，以輸出等于或大于外圍電壓Vdd的第一單元正電壓源CVdd。該方法進(jìn)一步包括:在等待操作期間，操作第一電壓供給電路和第二電壓供給電路，以減小第一單元正電壓源CVdd和第二單元正電壓源CVdd。


為了更加完整地理解本發(fā)明及其優(yōu)點(diǎn)，現(xiàn)在結(jié)合附圖進(jìn)行以下描述，其中:圖1以簡(jiǎn)化電路示意示出了實(shí)施例使用的SRAM單元；圖2以另一簡(jiǎn)化電路示意示出了實(shí)施例使用的可選SRAM單元；圖3以截面圖示出了實(shí)施例使用的塊狀多鰭FinFET器件；圖4以截面圖示出了實(shí)施例使用的絕緣體上硅多鰭FinFET器件；圖5以平面圖示出了實(shí)施例SRAM單元的布局；圖6以平面圖示出了可選實(shí)施例SRAM單元的布局；圖7以平面圖示出了另一可選實(shí)施例SRAM單元的布局；圖8以頂視圖示出了 SRAM陣列實(shí)施例中使用的金屬圖樣；圖9以頂視圖示出了 SRAM陣列實(shí)施例中使用的可選金屬圖樣；圖10以框圖示出了實(shí)施例使用的電壓控制電路；圖11以框圖示出了可選實(shí)施例電壓控制電路；圖12以框圖示出了 SRAM陣列實(shí)施例；圖13以平面圖示出了 SRAM陣列實(shí)施例的單元布局；圖14以平面圖示出了圖13的講帶(well strap)單元的布局；圖15以框圖示出了集成電路實(shí)施例；以及圖16以流程圖示出了方法實(shí)施例。附圖、示意圖是示意性的而不用于限制，但是為了說(shuō)明目的而簡(jiǎn)化了本發(fā)明實(shí)施例的實(shí)例，并且附圖沒有按比例繪制。
具體實(shí)施例方式以下詳細(xì)討論各個(gè)實(shí)施例的制造和使用。然而，應(yīng)該理解，本公開提供了許多可以在各種特定環(huán)境下具體化的可應(yīng)用發(fā)明概念。所討論的特定實(shí)施例僅僅是制造和使用的具體方式，并不用于限制本公開的范圍以及不限制所附權(quán)利要求的范圍?，F(xiàn)在詳細(xì)描述其實(shí)例的本申請(qǐng)的實(shí)施例提供了新穎的用于制造集成電路的方法和裝置，其中，集成電路包括將在單個(gè)集成電路中制造的高密度、單鰭FinFET SRAM單元陣列以及高速、多鰭FinFET SRAM單元陣列。執(zhí)行器件的制造而不增加工藝步驟并且不增加光刻復(fù)雜度，并且兩種類型的SRAM單元陣列在公共工藝中由FinFET器件形成而不需要Vt調(diào)整、專用溝道或柵極長(zhǎng)度器件或者注入調(diào)整。在一個(gè)實(shí)施例中，使用用于單元內(nèi)所有晶體管的單鰭FinFET晶體管提供第一種類型的SRAM單元陣列。公開了作為可選實(shí)施例的具有6個(gè)晶體管(“6T”)的單端口 SRAM單元以及具有8個(gè)晶體管(“8T”)的雙端口 SRAM單元。還提供了用于更高速SRAM陣列的第二種類型的SRAM單元。在實(shí)施例中，第二種類型的SRAM單元通過(guò)使用多鰭FinFET晶體管為特定晶體管提供了更大的驅(qū)動(dòng)電流。多鰭FinFET晶體管為SRAM單元中的傳輸門和下拉器件提供更大的驅(qū)動(dòng)電流。在實(shí)施例中，多鰭FinFET具有兩個(gè)、三個(gè)或更多鰭以提供并聯(lián)的FinFET晶體管。在一些實(shí)施例中，上拉晶體管保持單鰭FinFET器件。實(shí)施例通過(guò)增加PG_1n電流提供改進(jìn)的阿爾法比率，由此提高了單元的寫裕度。通過(guò)在單個(gè)集成電路中使用第一和第二種類型的SRAM單元陣列，可以使用公共工藝和簡(jiǎn)單的制造步驟在相同器件上滿足高速SRAM陣列和高密度SRAM所要求的性能，而不增加用于額外光刻步驟(諸如注入調(diào)整)的制造成本。圖1示出了實(shí)施例使用的6T SRAM單元10的簡(jiǎn)單電路圖。在圖1中，單元10在標(biāo)為“SN”和“SNB”的存儲(chǔ)節(jié)點(diǎn)上以真實(shí)和互補(bǔ)形式存儲(chǔ)數(shù)據(jù)。位線(有時(shí)稱為“數(shù)字”線)在標(biāo)為“BL”的位線和標(biāo)為“BLB”的位線條上以真實(shí)和互補(bǔ)形式從SRAM單元發(fā)送和接收數(shù)據(jù)。在使用6T單元10的SRAM陣列中，以行和列來(lái)配置單元，并且通常通過(guò)位線對(duì)形成列，在各個(gè)位線對(duì)之間設(shè)置單元。傳輸門晶體管PG-1和PG-2在讀取和寫入操作期間提供對(duì)SRAM單元的存儲(chǔ)節(jié)點(diǎn)的訪問(wèn)，并且響應(yīng)于字線“WL”上的電壓將存儲(chǔ)節(jié)點(diǎn)連接至位線。SRAM電路的存儲(chǔ)部分由組成CMOS反相器的交叉連接對(duì)的四個(gè)晶體管形成。上拉晶體管PU-1和下拉晶體管ro-1形成在存儲(chǔ)節(jié)點(diǎn)SN處具有輸出的一個(gè)反相器。上拉晶體管PU-2和下拉晶體管ro-2形成在存儲(chǔ)節(jié)點(diǎn)SNB處具有輸出的另一個(gè)反相器。第一反相器的輸入為節(jié)點(diǎn)SNB，連接至晶體管PU-1和ro-1的柵極，以及第二反相器的輸入為節(jié)點(diǎn)SN，連接至晶體管PU-2和ro-2的柵極。如圖所示，上拉晶體管I3U-1和PU-2可以為P型晶體管；當(dāng)這些P型晶體管的柵極端在閾值電壓之下時(shí)，這些晶體管將導(dǎo)通并且將標(biāo)為“CVdd”的單元正電壓供給連接至對(duì)應(yīng)的存儲(chǔ)節(jié)點(diǎn)，從而在輸出的節(jié)點(diǎn)上“上拉”。下拉晶體管通常為η型晶體管，當(dāng)柵極電壓超過(guò)預(yù)定閾值電壓時(shí)，下拉晶體管導(dǎo)通并將對(duì)應(yīng)的存儲(chǔ)節(jié)點(diǎn)連接至標(biāo)為“CVss”的用于“單元Vss”的地或Vss供給。電壓供給將連接至用于CVdd的標(biāo)為CVddNU CVddN2以及用于CVss的CVssNl、CVssN2的節(jié)點(diǎn)處的單元。在操作中，如果傳輸門PGl和PG2無(wú)效，則SRAM單元10將不確定地維持節(jié)點(diǎn)SN和SNB處的互補(bǔ)值。這是因?yàn)榻徊孢B接反相器對(duì)中的每個(gè)反相器都驅(qū)動(dòng)另一個(gè)的輸入，從而維持存儲(chǔ)節(jié)點(diǎn)處的電壓。這種情況將保持穩(wěn)定，直到從SRAM中去除電能或者執(zhí)行改變存儲(chǔ)數(shù)據(jù)的寫入循環(huán)。在寫入循環(huán)期間，字線WL將變得有效(通常為邏輯I或“高”電壓)并導(dǎo)通傳輸門PGl和PG2，將存儲(chǔ)節(jié)點(diǎn)SN、SNB連接至對(duì)應(yīng)的位線。如果存儲(chǔ)節(jié)點(diǎn)SN為“邏輯I”或高電壓且位線電壓BL為“O”或低電壓，則傳輸門晶體管PG-1和位線BL將釋放存儲(chǔ)節(jié)點(diǎn)SN，與上拉晶體管PU-1的動(dòng)作相反。同時(shí)，位線BLB上的互補(bǔ)數(shù)據(jù)將為“I”或高電壓，其將連接至節(jié)點(diǎn)SNB處存儲(chǔ)的“低”電壓或“O”。因此，下拉晶體管Η)-2將試圖在位線BLB上下拉。隨著存儲(chǔ)節(jié)點(diǎn)SNB上升，上拉晶體管I3U-1將截止，隨著存儲(chǔ)節(jié)點(diǎn)SN值下降(由于通過(guò)傳輸門PG-1的釋放)，下拉晶體管ro-2將截止，類似地，上拉晶體管TO-1將導(dǎo)通并且存儲(chǔ)節(jié)點(diǎn)SN將上升至“I”或高電壓。因此，在寫入循環(huán)期間，當(dāng)存儲(chǔ)數(shù)據(jù)切換時(shí)，上拉晶體管TO-1和ro-2可以連接以與傳輸門(pass gate)PG-1和PG-2相反，這是為什么“阿爾法”比對(duì)于寫入訪問(wèn)時(shí)間比較重要的原因。如果在真實(shí)和互補(bǔ)位線對(duì)上呈現(xiàn)的寫入數(shù)據(jù)不同于已經(jīng)存儲(chǔ)在SRAM單元中的數(shù)據(jù)，則傳輸門PG-l、PG-2必須能夠在寫入期間克服晶體管I3U-1和PU-2的“上拉”。在讀取循環(huán)期間，可以在“預(yù)充電”操作中以中間電壓或高電壓放置位線和位線條BL、BLB。然而，在讀取循環(huán)期間，位線初始沒有被有效驅(qū)動(dòng)。然后，字線WL變得有效并且將對(duì)應(yīng)的位線連接至存儲(chǔ)節(jié)點(diǎn)SN和SNB。兩個(gè)存儲(chǔ)節(jié)點(diǎn)中的一個(gè)將為邏輯“O”或低電壓，這意味著下拉晶體管I3D-1或Η)-2中的一個(gè)將通過(guò)傳輸門PG-1或PG-2連接至位線，并且下拉晶體管將需要對(duì)位線進(jìn)行放電以將其下拉。所以下拉晶體管的驅(qū)動(dòng)強(qiáng)度影響讀取訪問(wèn)時(shí)間。相反，如果位線為邏輯“I”的預(yù)充電電壓并且對(duì)應(yīng)的存儲(chǔ)值為邏輯“1”，則連接至該位線的上拉晶體管PU-1或PU-2只需要保持位線上的電壓；所以可以看到上拉晶體管的驅(qū)動(dòng)強(qiáng)度對(duì)于讀取訪問(wèn)時(shí)間來(lái)說(shuō)不是很嚴(yán)格。在可選SRAM單元電路配置中，實(shí)施例可使用雙端口 SRAM單元。圖2以簡(jiǎn)化電路圖示出了雙端口 SRAM單元12。以與圖1相同的方式再次提供圖1的6T SRAM單元，但是現(xiàn)在上述位線僅用于寫入操作并標(biāo)為W_BL和W_BLB。提供專用寫入字線W_WL以將寫入位線W_BL和W_BLB連接至SRAM單元的存儲(chǔ)節(jié)點(diǎn)SN和SNB。標(biāo)為W-PGl的晶體管用于寫入傳輸門1，W-PG2用于寫入傳輸門2，W-PDl用于寫入下拉晶體管1，W-PD2用于寫入下拉晶體管
2。寫入字線被標(biāo)SW_WL。對(duì)于存儲(chǔ)和寫入，SRAM單元12如上面圖1中的6T單元10所描述的進(jìn)行操作。在寫入操作期間，字線W_WL將寫入位線對(duì)W_BL和W_BLB連接至SRAM單元12中的對(duì)應(yīng)存儲(chǔ)節(jié)點(diǎn)SN和SNB。只要經(jīng)由節(jié)點(diǎn)CVddNl、CVddN2、CVssNl和CVssN2處的單元正電源CVdd和地或者Vss電源CVss將電能提供給單元，就將保持所存儲(chǔ)的數(shù)據(jù)。讀取操作在該實(shí)施例中是不同的，其具有專用讀取位線，標(biāo)為R_BL。專用讀取位線的使用使得小信號(hào)讀出放大器被用于將R_BL上的小讀取輸出信號(hào)在SRAM陣列的輸出位線的輸出處放大至全邏輯電平。SRAM單元在讀取期間不再直接連接至輸出位線，允許上拉晶體管上的更小負(fù)載，由此能夠使用更低的Vcc_min。在該實(shí)施例中,存儲(chǔ)節(jié)點(diǎn)SN連接至晶體管R-PD的柵極，該晶體管為下拉晶體管，通常為η型器件。節(jié)點(diǎn)CVssN連接至地或Vss電壓。在讀取操作期間，讀取字線R_WL變得有效，能夠使傳輸門R-PG將讀取位線R_BL連接至下拉器件R_PD。存儲(chǔ)節(jié)點(diǎn)SN連接至R_PD晶體管柵極而不連接至位線，能夠?qū)崿F(xiàn)SRAM單元中更快的操作和更低的電壓電平。添加的讀取端口要求兩個(gè)附加晶體管，并且專用讀取位線通過(guò)單元的列。然而，專用讀取端口還增加了帶寬以及對(duì)于SRAM單元提供更低的操作電壓(更低的Vcc_min)。圖3以截面圖示出了實(shí)施例可使用的多鰭FinFET器件30。在圖3中，示出了半導(dǎo)體襯底31。在該“多鰭”配置中，鰭33由半導(dǎo)體材料形成。例如，鰭33可以通過(guò)光刻圖樣和蝕刻工藝形成以從襯底31去除半導(dǎo)體材料。示出場(chǎng)氧化物或其他電介質(zhì)35沉積在襯底表面上并部分地延伸到鰭33的側(cè)面上方。示出柵極電介質(zhì)37形成在鰭33的垂直側(cè)面和頂部上。示出柵極39沉積在鰭37和電介質(zhì)37的上方。有源區(qū)域形成在每個(gè)鰭33的頂面上，并且沿著每個(gè)鰭33的垂直側(cè)面形成。公共柵極39在三個(gè)鰭的上方延伸。如果三個(gè)鰭進(jìn)一步并行連接在一起，則可以形成單個(gè)FinFET晶體管；可選地，將使用圖3所示結(jié)構(gòu)形成具有公共柵極連接的三個(gè)單鰭FinFET晶體管。示出層間電介質(zhì)材料41沉積在柵極材料的上方。例如，柵極39可以為摻雜多晶體管。硅化物可以形成在柵極39的上方以減小阻抗。金屬柵極材料可用于柵極39來(lái)代替多晶硅或者與多晶硅進(jìn)行組合。柵極電介質(zhì)37可以為用于柵極電介質(zhì)的氧化物、氮化物、高k或低k材料。如已知的，多層電介質(zhì)材料可用于柵極電介質(zhì)、場(chǎng)氧化物、或?qū)娱g電介質(zhì)。鰭33可進(jìn)行摻雜以形成被柵極39覆蓋的溝道區(qū)域外側(cè)的源極和漏極區(qū)域，從而形成FET晶體管?？蛇x地，鰭可以形成具有均勻摻雜鰭的耗盡模式晶體管。在可選實(shí)施例中，圖4以截面圖示出了絕緣體上娃或“SOI”實(shí)施例FinFET晶體管40。在圖4中，多個(gè)元件與 圖3中的相同，并且共同的參考標(biāo)號(hào)用于那些元件?？梢詾榘雽?dǎo)體襯底或其他襯底的襯底31作為非限制性實(shí)例包括硅、鍺等，示出場(chǎng)氧化物或其他電介質(zhì)35沉積在其上方。示出外延生長(zhǎng)鰭43形成在絕緣體35的表面上。柵極電介質(zhì)37、柵極
39、和層間電介質(zhì)41如圖3所示進(jìn)行設(shè)置。SOI鰭的使用使得通過(guò)不同的處理來(lái)形成鰭，然而，可以以與圖3實(shí)施例相同的方式形成剩余元件；下面描述的SRAM陣列單元可以使用多鰭或SOI鰭方式。圖5以平面圖示出了單鰭型的第一實(shí)施例SRAM單元50的布局。在圖5中，局部互連、鰭、和阱被示出用于使用單鰭FinFET器件的6T SRAM單元。如上述圖1對(duì)晶體管進(jìn)行標(biāo)注，例如PG-l、PU-2等。鰭被標(biāo)為Finl、Fin2、Fin3、和Fin4，并且分別為半導(dǎo)體鰭。Finl和Fin4形成在P_well-1和P_well_2的上方。Fin2和3形成在N阱區(qū)域的上方以提供用于P型晶體管PU-l、PU-2的半導(dǎo)體區(qū)域。N阱區(qū)域還提供了用于P型晶體管的體或塊端子(bulk terminal)的接觸，并且在SRAM單元的實(shí)施例中，其可以連接至不同的正電壓以進(jìn)一步增強(qiáng)性能。該鰭提供了用于η型器件的溝道、源極和漏極區(qū)域，諸如用于Finl的Η)-1和PG-1以及用于Fin4的Η)-2和PG-2。針對(duì)每個(gè)晶體管示出柵極材料，并且柵極覆蓋鰭，形成晶體管。因此，在用于示出且任意選擇的該定向中，PD-1形成在Finl的下部的上方，并且PG-2形成在Fin4的下部的上方。鰭還為用于上級(jí)金屬圖樣化(圖5未示出)的連接點(diǎn)，以將SRAM單元連接至位線、字線，并且單元電能提供CVdd和CVss。例如，字線接觸圖中所標(biāo)的WLCl和WLC2。示為具有X圖樣的矩形材料的接觸將垂直延伸作為形成在電介質(zhì)層中的開口中的金屬或其他導(dǎo)電材料，并且將為覆蓋金屬導(dǎo)體提供垂直連接。接觸還在元件之間提供局部互連，例如，F(xiàn)in3的下部連接至Fin4的下部。當(dāng)需要時(shí)，還示出了通孔，其被示為在中心具有X的圓形形狀，并且通孔垂直地在不同的金屬層之間(諸如在金屬metal- 和metal-2之間)提供連接。所以字線接觸WLCl被示為具有覆蓋通孔。接觸還提供局部互連，諸如存儲(chǔ)節(jié)點(diǎn)SN處的接觸，其將PU-2、PD-2的柵極以及晶體管I3U-1 (Fin2)和H)_l (Finl)等的對(duì)應(yīng)源極/漏極端子連接在一起。Finl將位線節(jié)點(diǎn)BLND連接至傳輸門晶體管PG-1的一個(gè)源極/漏極，存儲(chǔ)節(jié)點(diǎn)SN連接至在另一源極/漏極端子，所以WLCl的字線上的電壓可以通過(guò)導(dǎo)通傳輸門晶體管PG-1將這些節(jié)點(diǎn)連接在一起。類似地，F(xiàn)in4在傳輸門晶體管PG-2的一個(gè)源極/漏極端子處提供位線條節(jié)點(diǎn)BLBND，并且字線接觸WLC2及其通孔提供針對(duì)字線的連接，使得字線電壓可以導(dǎo)通PG-2以將BLBND連接至存儲(chǔ)節(jié)點(diǎn)SNB。SRAM單元50具有中心N阱部分，其上形成鰭Fin2和Fin3。Fin2提供如圖1中的節(jié)點(diǎn)CVddNl,通過(guò)接觸和通孔連接至上拉晶體管PU-1的一個(gè)端子。Fin2還提供連接至PU-1的另一端子的存儲(chǔ)節(jié)點(diǎn)SN。Fin3提供連接至諸如圖1所示的上拉晶體管TO-2的一個(gè)端子，并且如圖1所示另一源極/漏極端子連接至SNB。如圖1所示，PU-1和PU-2通常為P型晶體管。N阱可以連接至電壓端子以針對(duì)形成在Fin2和Fin3上的晶體管提供塊或體連接。例如，N阱可以連接至外圍Vdd電源線，重要的是該電壓與單元正電源電壓CVdd電隔離。在其他實(shí)施例中，N阱可以連接至單元電源電壓CVdd。單元50在垂直或Y方向上具有間距Yl以及在水平或X方向上具有間距XI。這些間距的實(shí)際尺寸通過(guò)正在使用的半導(dǎo)體工藝的設(shè)計(jì)規(guī)則和規(guī)模來(lái)確定。在特定實(shí)施例中，Xl與Yl的比率可以大于或等于2。如下面描述的，與圖5的單鰭實(shí)施例組合使用的第二類型的單元具有較大的X間距，即，X方向間距比Xl大至少約1.1。圖6以平面圖示出了第二種類型的SRAM單元60的示例性實(shí)施例，用于6T單元的多鰭FinFET SRAM單元。在圖6中，電路功能與圖1中的電路相同。傳輸門晶體管PG-1和PG-2再次將位線節(jié)點(diǎn)BLND和BLBND分別連接至存儲(chǔ)節(jié)點(diǎn)SN和SNB。在N阱中形成上拉晶體管PU-1和PU-2，并將節(jié)點(diǎn)CVddNl和CVddN2處的單元正電源CVdd連接至節(jié)點(diǎn)SN和SNB。如圖5所示，晶體管PU-1形成在Fin2上，以及PU-2形成在Fin3上。在該實(shí)施例中，用于下拉晶體管ro-1和傳輸門晶體管PG-1的鰭使用并聯(lián)連接的鰭FinlA和FinlB而加倍。即，用于PG-1的柵極在鰭FinlA和FinlB的上方延伸。節(jié)點(diǎn)BLND處的接觸在晶體管PG-1的一個(gè)源極/漏極端子處將鰭連接在一起。類似地，存儲(chǔ)節(jié)點(diǎn)SN處的接觸將晶體管PG-1的剩余源極/漏極端子連接在一起，使得兩個(gè)鰭FinlA和FinlB形成用于傳輸門PG-1的單個(gè)較大驅(qū)動(dòng)晶體管。類似地，用于晶體管ro-1的源極和漏極端子形成在鰭FinlA和FinlB上，并且柵極在鰭FinlA和FinlB的上方延伸。在該實(shí)施例中，兩個(gè)鰭用于N型晶體管PG-UPD-1的每一個(gè)，并且還用于PG-2和H)-2。PG-2和Η)_2形成在鰭Fin4A和Fin4B的上方，它們都在P_well_2中。字線(未示出)將在字線接觸WLCl處接觸PG-1的柵極，并且該傳輸門響應(yīng)于字線上的電壓將位線節(jié)點(diǎn)BLND連接至存儲(chǔ)節(jié)點(diǎn)SN。類似地，字線接觸WLC2提供針對(duì)傳輸門PG-2的柵極的連接，其將位線條節(jié)點(diǎn)BLBND連接至存儲(chǔ)節(jié)點(diǎn)SNB。注意，用于存儲(chǔ)節(jié)點(diǎn)SN的水平接觸現(xiàn)在更寬以覆蓋鰭FinlA和FinlB，類似地，用于SNB的水平接觸在鰭Fin4A和Fin4B的上方延伸。在操作中，兩個(gè)實(shí)施例(圖5的單個(gè)FinFET單元以及圖6的多個(gè)FinFET單元)分別以相同方式進(jìn)行操作。然而，由于圖6多鰭FinFET實(shí)施例的η型晶體管具有添加的驅(qū)動(dòng)強(qiáng)度，所以那些單元的電連接可以被簡(jiǎn)化，這將在下面進(jìn)一步進(jìn)行描述。如圖6所示，圖6的多鰭實(shí)施例具有不同的間距距離Υ2和Χ2。Χ2與Υ2的比可以是例如大于或等于3。使用圖6中的多鰭在圖5的單鰭配置的上方增加X間距。例如，Χ2可以大于XI，并且對(duì)于半導(dǎo)體工藝的給定集合的設(shè)計(jì)規(guī)則至少為Xl的1.1倍。然而，Y間距不增加，并且Yl可以基本上等于Υ2 ;盡管在可選實(shí)施例中，間距可以不同。如果要求進(jìn)一步的驅(qū)動(dòng)強(qiáng)度，用于Finl和Fin4的鰭的數(shù)量可以擴(kuò)展到三個(gè)、四個(gè)或更多個(gè)鰭。在這些可選實(shí)施例中，X間距X2可以進(jìn)一步增加。在這些實(shí)施例中，接觸將進(jìn)一步延伸以對(duì)應(yīng)于鰭之間的增加間距，并將源極和漏極部分連接在一起以形成多鰭FinFET晶體管。圖7以平面圖示出了實(shí)施圖2的兩端口 SRAM電路的實(shí)施例SRAM單元70的布局。在圖7中，單鰭晶體管用于形成6T SRAM單元的晶體管，包括寫入傳輸門W_PG-l、W_PG-2以及上拉和下拉晶體管ro-l、PD-l、PU-2、PD-2。在接觸W_WLC1和W_WLC2以及相關(guān)聯(lián)的通孔處設(shè)置寫入字線連接。鰭Finl、Fin2、Fin3和Fin4分別提供用于具有上覆鰭的所標(biāo)晶體管柵極的FinFET晶體管的源極、漏極和溝道區(qū)域。在寫入操作期間，寫入字線將連接至晶體管W-PG-1和W-PG-2的柵極，并且字線上的高電壓將使得晶體管將位線節(jié)點(diǎn)W_BLND和W_BLBND處位線上的電壓分別連接至單元存儲(chǔ)節(jié)點(diǎn)SN和SNB。如圖2的電路示意圖，SRAM單元70具有專用讀取位線和以串聯(lián)級(jí)聯(lián)方式連接的讀取晶體管對(duì)。傳輸門R-PG具有連接至讀取字線接觸RWLC的柵極。在讀取操作時(shí)，當(dāng)讀取字線有效時(shí)，傳輸門R-PG將節(jié)點(diǎn)RBLND處的讀取位線連接至下拉晶體管R-PD。注意，單元存儲(chǔ)節(jié)點(diǎn)SN通過(guò)讀取端口晶體管與讀取位線R_BLND隔離，使得單元下拉晶體管TO- 、Η)-2不是必須釋放節(jié)點(diǎn)RBLND處的位線的電容負(fù)載，由此雙端口 SRAM單元可以以減小的電壓CVdd進(jìn)行操作，并且不使用在圖6實(shí)施例中使用的增加驅(qū)動(dòng)強(qiáng)度晶體管。用于該位線單元隔離的成本為被專用讀取位線以及增加的晶體管R_PG和RJ3D使用的面積。當(dāng)節(jié)點(diǎn)SN處的存儲(chǔ)位為“ I ”或高電壓時(shí)，下拉晶體管R_PD將讀取位線節(jié)點(diǎn)R_BLND連接至地或CVssN2處的Vss供給。由于讀取端口晶體管將釋放讀取位線，所以在使用形成在標(biāo)為Fin5A和Fin5B的雙鰭上的多鰭FinFET的該示例性實(shí)施例中實(shí)施這些晶體管。多鰭的使用增加了讀取端口晶體管的溝道寬度和驅(qū)動(dòng)強(qiáng)度。附加鰭可用于增加進(jìn)一步的驅(qū)動(dòng)強(qiáng)度，并且這些修改配置提供了附加可選實(shí)施例。在圖5、圖6、圖7的實(shí)施例中，鰭被示為具有公共寬度。然而，一些鰭可具有與其他鰭不同的寬度，例如，N阱區(qū)域中的鰭可以寬于P阱區(qū)域中的鰭。這些修改為上述每個(gè)單元提供附加可選實(shí)施例。為了表不清楚,不出各個(gè)實(shí)施例的圖5、圖6和圖7的布局圖不出了布局互連、接觸、通孔和柵極連接，但是省略了金屬層。圖8以簡(jiǎn)化平面圖示出了用于SRAM單元的覆蓋金屬圖樣的一個(gè)實(shí)施例。在圖8中，字線導(dǎo)`體(其可以為metal- 或metal-2導(dǎo)體)被示為在X方向上橫跨單元的中間延伸。查看用于圖5、圖6和圖7的字線接觸的通孔，可以觀察到，字線連接通常從左到右沿著單元的中心部分進(jìn)行配置。位線和位線條連接在N阱的相對(duì)側(cè)上平行配置并且在Y方向上延伸。在N阱上方中心延伸的Y方向上配置單元正電源CVdd。再次檢查圖5和圖6的布局圖，例如，可以觀察到，節(jié)點(diǎn)CVddNl和CVddN2以及相關(guān)聯(lián)的通孔針對(duì)垂直連接呈直線配置。在圖8的實(shí)施例中，第一和第二 Vss線還被示為在N阱的外側(cè)和相對(duì)側(cè)以及位線對(duì)的外側(cè)垂直配置。例如，圖5和圖6中的節(jié)點(diǎn)CVssNl和CVssN2示出了用于這些連接的接觸和通孔被形成在每個(gè)單元布局的哪個(gè)地方。在圖8的實(shí)施例中，在列中配置位線、CVdcU以及第一和第二 CVss線。這些導(dǎo)體可以形成在金屬1、金屬2或其他金屬層中，只要它們彼此隔離以及與字線導(dǎo)體隔離即可。注意，對(duì)于雙端口實(shí)施例SRAM單元(諸如圖7所示布局)，將添加附加讀取字線導(dǎo)體和附加讀取位線導(dǎo)體。可以與圖8所示字線導(dǎo)體平行地形成附加讀取字線導(dǎo)體；類似地，可以與圖8的位線條導(dǎo)體平行或與其臨近地形成增加的讀取位線導(dǎo)體；如圖7所示的接觸所表示。圖9以平面圖示出了可用于將圖5、圖6和圖7的SRAM單元連接至對(duì)應(yīng)的金屬層導(dǎo)體的可選金屬圖樣。在圖9中，沿著X方向或者在行中形成字線導(dǎo)體以及第一和第二 Vss導(dǎo)體；而Vdd導(dǎo)體CVdd和位線對(duì)在Y方向且平行或在列中延伸。再次檢查圖5和圖6所示的接觸和通孔，可以容易地觀察到單元節(jié)點(diǎn)與導(dǎo)體的對(duì)準(zhǔn)。單鰭FinFET SRAM單元和多鰭FinFET SRAM單元實(shí)施例的操作有些不同，并且在使用單元的陣列中，電壓控制或“輔助”電路可用于針對(duì)不同操作提供單元正電源CVdd的不同電壓。對(duì)于單鰭FinFET SRAM單元，在寫入循環(huán)中使用降低的CVdd電壓，而在讀取循環(huán)中使用等于或大于字線上的電壓的電壓。對(duì)于多鰭SRAM單元，讀取和寫入操作不要求任何不同的CVdd電壓，盡管在一些實(shí)施例中，電壓控制電路可用于在所有類型的單元中針對(duì)等待模式提供降低的CVdd。對(duì)于每個(gè)實(shí)施例SRAM單元，表I示出了與其他類型的單元相比表現(xiàn)出的多個(gè)特性。表權(quán)利要求
1.一種集成電路，包括: 多個(gè)第一位單元的第一單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)位單元都具有距離Yl的y間距和距離Xl的X間距，Xl與Yl的比率大于或等于2，多個(gè)位單元的每一個(gè)都形成單鰭FinFET晶體管的6T SRAM單元，并且所述第一位單元中的每一個(gè)都接收來(lái)自第一電壓控制電路的單元正電壓源CVdd ;以及 多個(gè)第二位單元的第二單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)第二位單元都具有距離Y2的y間距和距離X2的X間距，X2與Y2的比率大于或等于3，所述多個(gè)第二位單元的每一個(gè)都進(jìn)一步包括6T SRAM單元,所述6T SRAM單元包括多鰭FinFET晶體管,并且所述第二位單元中的每一個(gè)都接收來(lái)自第二電壓控制電路的第二單元正電壓源CVdd ； 其中，X2與Xl的比率大于約1.1。
2.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一位單元的每一個(gè)進(jìn)一步包括: 兩個(gè)反相器，交叉連接在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)之間，所述兩個(gè)反相器的每一個(gè)都包括連接在所述單元正電壓源CVdd和所述存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間的單鰭FinFET上拉晶體管以及連接在所述存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)和單元負(fù)電壓源CVss之間的單鰭FinFET下拉晶體管；以及 一對(duì)傳輸門，連接在位線和互補(bǔ)位線中相應(yīng)的一條以及所述存儲(chǔ)節(jié)點(diǎn)和所述互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間，每個(gè)傳輸門都包括具有連接至字線的柵極端子的單鰭FinFET晶體管； 其中，所述單元正電源CVdd連接至所述第一電壓控制電路；以及 其中，所述第二位單元的每一個(gè)進(jìn)一步包括: 兩個(gè)反相器，交叉連接在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)之間，所述兩個(gè)反相器的每一個(gè)都包括連接在所述第二單元正電壓源CVdd和所述存儲(chǔ)節(jié)點(diǎn)中的一個(gè)之間的單鰭FinFET上拉晶體管以及連接在所述存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)和單元負(fù)電壓源CVss之間的多鰭FinFET下拉晶體管；以及 一對(duì)傳輸門，連接在位線和互補(bǔ)位線中相應(yīng)的一條與所述存儲(chǔ)節(jié)點(diǎn)和所述互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中對(duì)應(yīng)的一個(gè)之間，每個(gè)傳輸門都進(jìn)一步包括具有連接至字線的柵極的多鰭FinFET晶體管。
3.根據(jù)權(quán)利要求2所述的集成電路，其中，所述第一電壓控制電路為寫入輔助電路，其包括連接至外圍Vdd電源線的輸入、連接至所述單元正電壓源CVdd的輸出、以及使能輸入，所述使能輸入具有指示讀取循環(huán)的讀取狀態(tài)和指示寫入循環(huán)的寫入狀態(tài)。
4.根據(jù)權(quán)利要求3所述的集成電路，其中，在所述寫入循環(huán)期間，所述第一電壓控制電路輸出低于所述外圍Vdd電源線的CVdd電壓。
5.根據(jù)權(quán)利要求3所述的集成電路，其中，在所述讀取循環(huán)期間，所述第一電壓控制電路輸出等于或大于所述外圍Vdd電源線的CVdd電壓。
6.根據(jù)權(quán)利要求3所述的集成電路，其中，所述第一電壓控制電路進(jìn)一步包括等待模式電路，并且響應(yīng)于等待模式輸入而輸出低于所述外圍Vdd電源線的CVdd電壓。
7.根據(jù)權(quán)利要求3所述的集成電路，其中，在寫入循環(huán)期間，到單元的字線電壓等于所述外圍Vdd電壓，并且所述第一電壓控制電路輸出低于所述字線電壓至少50毫伏的CVdd電壓。
8.根據(jù)權(quán)利要求1所述的集成電路，其中，所述第一單端口SRAM陣列具有用于第一位單元的每一列的電壓控制電路。
9.一種集成電路，包括: 多個(gè)第一位單元的第一單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)位單元都具有距離Yl的y間距和距離Xl的X間距，Xl與Yl的比率大于或等于2，多個(gè)位單元的每一個(gè)都形成單鰭FinFET晶體管的6T SRAM單元，所述第一位單元的每一個(gè)都接收來(lái)自第一電壓控制電路的單元正電壓源CVdd ;以及 多個(gè)第二位單元的第二單端口 SRAM陣列，在行和列中進(jìn)行配置，每個(gè)第二位單元都具有距離Y2的y間距和距離X2的X間距，X2與Y2的比率大于或等于3，所述多個(gè)第二位單元的每一個(gè)都進(jìn)一步包括6T SRAM單元,所述6T SRAM單元包括多鰭FinFET晶體管,并且所述第二位單元的每一個(gè)都接收來(lái)自預(yù)定Vdd電壓源的第二單元正電壓源CVdd ； 其中，X2與Xl的比率大于約1.1。
10.一種方法，包括: 在集成電路上設(shè)置第一單端口 SRAM陣列，所述單端口 SRAM陣列進(jìn)一步包括:多個(gè)第一尺寸位單元，所述多個(gè)第一尺寸位單元中的每一個(gè)都包括用于在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)上存儲(chǔ)數(shù)據(jù)的交叉連接反相器對(duì)，所述反相器對(duì)中的每一個(gè)都包括單鰭FinFET上拉器件和單鰭FinFET下拉器件；以及一對(duì)傳輸門，分別連接在位線和互補(bǔ)位線以及所述存儲(chǔ)節(jié)點(diǎn)和所述互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)之間，所述傳輸門中的每一個(gè)都包括具有連接至字線的柵極的單鰭FinFET器件，并且第一電壓控制電路向所述第一尺寸位單元輸出第一單元正電壓源CVdd ； 在所述集成電路上設(shè)置 第二單端口 SRAM陣列，所述第二單端口 SRAM陣列包括多個(gè)第二尺寸位單元，每一個(gè)都包括:用于在存儲(chǔ)節(jié)點(diǎn)和互補(bǔ)存儲(chǔ)節(jié)點(diǎn)上存儲(chǔ)數(shù)據(jù)的交叉連接反相器對(duì)，每個(gè)反相器都包括單鰭FinFET上拉器件和多鰭FinFET下拉器件；以及一對(duì)傳輸門，分別連接在位線和互補(bǔ)位線以及所述存儲(chǔ)節(jié)點(diǎn)和所述互補(bǔ)存儲(chǔ)節(jié)點(diǎn)中相應(yīng)的一個(gè)之間，所述傳輸門中的每一個(gè)都包括具有連接至字線的柵極的多鰭FinFET器件，并且第二電壓控制電路向所述第二尺寸位單元輸出第二單元正電壓源CVdd ； 將所述第一電壓控制電路和所述第二電壓控制電路連接至外圍電壓Vdd ;以及 操作所述第一電壓控制電路，以在所選操作期間改變所述第一單元正電壓源CVdd。
全文摘要
用于在單個(gè)集成電路上提供單個(gè)FinFET和多個(gè)FinFET SRAM陣列的方法和裝置。描述了多個(gè)第一位單元的第一單端口SRAM陣列，每個(gè)第一位單元都具有Y間距Y1和X間距X1，X1與Y1的比率大于或等于2，每個(gè)位單元都進(jìn)一步具有單鰭FinFET晶體管以形成6T SRAM單元，并且單元CVdd電源連接至第一電壓控制電路；以及多個(gè)第二位單元的第二單端口SRAM陣列，每個(gè)第二位單元都具有Y間距Y2和X間距X2，X2與Y2的比率大于或等于3，多個(gè)第二位單元的每一個(gè)都包括具有多鰭FinFET晶體管的6T SRAM單元，其中，X2與X1的比率大于約1.1。
文檔編號(hào)G11C11/413GK103151070SQ20121007147
公開日2013年6月12日 申請(qǐng)日期2012年3月16日 優(yōu)先權(quán)日2011年12月6日
發(fā)明者廖忠志 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司