專利名稱：非源同步接口的輸入/輸出的增強的制作方法
技術領域：
本發(fā)明一般有關于電接口的領域，更具體地，有關于非源同步接口的數(shù)據(jù)輸出。
背景技術：
用于集成電路器件之間的數(shù)據(jù)傳輸目的的簡單接口通常將包括由主機設備所提供的、由從設備用來向主機輸出數(shù)據(jù)的時鐘信號。具體例子是主機對存儲卡或其他存儲器件的讀周期。那么，自從設備輸出的數(shù)據(jù)的定時依賴于時鐘信號的到達。存在用于增加這些器件的性能的正在進行的處理。當希望更高傳輸速度時，一種方法是將接口協(xié)議遷移到其中從相同的器件提供時鐘和數(shù)據(jù)信號兩者的源同步方案，比如在DRAM器件中使用的DDR(雙倍數(shù)據(jù)速率)布置中。但是，此方法在許多設備中使用起來可能不實用，因為它可能對接口產(chǎn)生實質(zhì)改變(例如，添加信號管腳)。因而，在這樣的接口中存在改進的空間。

發(fā)明內(nèi)容
根據(jù)第一組方面，給出了接口電路。該接口電路用于第一設備與第二設備電連接，其中在第一和第二設備之間傳輸?shù)碾娮有盘柧哂械谝浑妷悍秶?，并且第一設備的核心操作電壓具有不同的第二范圍。該接口電路包括多個輸入/輸出單元，每個具有用于在第一和第二設備之間傳輸信號的焊盤，并且每個具有一個或多個電平偏移電路用于在第一和第二電壓范圍之間轉換信號。該輸入/輸出單兀包括第一輸入/輸出單兀，通過該第一輸入/輸出單元，第一設備在操作地連接到第二設備用于向其傳輸數(shù)據(jù)時，經(jīng)由相應的焊盤接收來自第二設備的第一電壓范圍的時鐘信號，將該時鐘信號電平偏移到該第二電壓范圍，并將電平偏移的時鐘信號提供給第一設備的核心處理電路。該輸入/輸出單元還包括一個或多個第二輸入/輸出單元，每個連接用于接收來自第一設備的核心處理電路的第二電壓范圍的相對應的第一和第二數(shù)據(jù)信號，將該對數(shù)據(jù)信號電平偏移到第一電壓范圍，并在操作地連接到主機時將電平偏移的數(shù)據(jù)信號提供給第二設備。每個第二輸入/輸出單元包括多路復用電路，連接用于接收相對應的電平偏移的數(shù)據(jù)信號，并連接到第一輸入/輸出單元用于從其接收未電平偏移的時鐘信號。多路復用電路使用該時鐘信號作為選擇信號，產(chǎn)生由組合的相應對的電平偏移的數(shù)據(jù)信號形成的雙倍數(shù)據(jù)速率信號，該多路復用電路還連接用于將該雙倍數(shù)據(jù)速率信號提供給第二輸入/輸出單元的輸出焊盤。根據(jù)其他方面，給出了用于從第一設備向與其電連接的第二設備傳輸數(shù)據(jù)的方法，其中在第一和第二設備之間傳輸?shù)碾娦盘柧哂械谝浑妷悍秶?，并且在第一設備上的核心操作電壓具有不同的第二電壓范圍。該方法包括在對于第一設備的接口電路的第一輸入/輸出焊盤處從第二設備接收第一電壓范圍的時鐘信號。將該時鐘信號提供給接口電路上的多路復用電路。該方法還包括在該接口電路上將該時鐘信號轉換到第二電壓范圍并將轉換的時鐘信號提供給第一設備的邏輯電路；在該接口處接收第二電壓范圍的第一和第二數(shù)據(jù)信號，該第一和第二數(shù)據(jù)信號是從由轉換的時鐘信號計時的邏輯電路傳輸?shù)模辉谠摻涌陔娐飞蠈⒃摰谝缓偷诙?shù)據(jù)信號轉換到第二電壓范圍；以及通過使用處于第一電壓范圍的時鐘信號作為選擇信號由多路復用電路將轉換的第一和第二數(shù)據(jù)組合為雙倍數(shù)據(jù)速率數(shù)據(jù)信號。然后，從該接口電路上的第二輸入/輸出焊盤將該雙倍數(shù)據(jù)速率數(shù)據(jù)信號提供給第二設備。本發(fā)明的各個方面、優(yōu)點、特征和實施例被包括在其示例性例子的以下描述中，該描述應該結合附圖來考慮。在此參考的所有專利、專利申請、論文、其他出版物、文獻和事物均出于各種目的而一起全部的方式而被合并于此。對于所合并的任何出版物、文獻或事物與本申請之間在術語的定義或使用中的任何不一致或矛盾之處，應以本申請為準。


圖I示出根據(jù)SD標準的卡、其觸點、主機槽以及觸點分配。圖2是存儲卡的框圖。圖3例示單倍數(shù)據(jù)速率接口?！D4例示雙倍數(shù)據(jù)速率接口，其中在數(shù)據(jù)信號被電平偏移到輸入/輸出電壓域之前形成雙倍數(shù)據(jù)速率信號。圖5例示根據(jù)示例實施例的雙倍數(shù)據(jù)速率接口。圖6例示如何可以將示例實施例用于單倍數(shù)據(jù)速率操作。
具體實施例方式以下給出接口及相應的技術，用于核心電路在一個電壓域中操作但是根據(jù)不同的電壓域與另一設備(或“主機”)交換信號的設備的使用；以及用于使用雙倍數(shù)據(jù)速率(DDR)傳輸提供數(shù)據(jù)的這樣的接口的使用。此情況的具體例子是存儲卡，其中內(nèi)部電路對于其核心操作電壓使用一個電壓范圍，但是使用不同的輸入/輸出電壓范圍與主機交換信號。根據(jù)以下給出的一般的一組方面，接口在設備的核心操作電壓域接收來自設備的數(shù)據(jù)信號，將這些信號分別電平偏移到輸入/輸出電壓域，然后將其組合為DDR信號用于傳輸?shù)街鳈C設備，其中來自主機設備的(未電平偏移的)時鐘信號被用作選擇信號以形成DDR數(shù)據(jù)信號。如在背景技術部分中討論的，獲得更高傳輸速度的一種方式是將接口協(xié)議遷移到其中從相同的器件提供時鐘和數(shù)據(jù)信號兩者的源同步方案，比如在DRAM器件中找到的DDR布置。對于現(xiàn)有的可移除或者嵌入形狀因素的器件，比如SD或MMC卡，這可能對接口產(chǎn)生實質(zhì)改變，比如添加信號管腳，不得不使用其他技術來從協(xié)議的在先版本增加接口數(shù)據(jù)傳輸速率。以下克服了對于器件側ASIC的設計的這些挑戰(zhàn)。盡管主要在非易失性存儲卡類型的應用的上下文中給出以下討論，其中接口電路形成在卡的控制器上，但是給出的技術和電路不限于僅僅這些實施例。更通常，除了可拆卸存儲卡之外，在此給出的接口也可以用在其他存儲器件上，比如嵌入存儲器件或者SSD，或者甚至需要用于數(shù)據(jù)傳輸?shù)慕涌诘母话愕那闆r。普遍情況是用于在第一電壓域中操作但是使用第二電壓域的信號與第二設備交換信號的第一設備。(第二設備將被稱為“主機”，因為這是其在示例實施例中將對應的東西。)接口在兩個域之間偏移信號的電平，具體地，接收來自主機的用于由第一設備在向主機傳輸數(shù)據(jù)時使用的時鐘信號。此外，盡管通常接口將被形成為第一設備的部分(例如，比如存儲器控制器的部分)，但是能夠僅產(chǎn)生該接口(或IO單元)作為單獨的部分。
如所述，為使此討論更具體，可以將此討論放在SD存儲卡的上下文中。圖I示出具有外部觸點(contact) 11-19的SD卡20。然后此卡在具有相應的觸點集1_9的槽10中附連到主機(或適配器)，然后這些觸點1-9在主機的內(nèi)部結構上通過管腳21-29連接。還示出了根據(jù)SD標準的觸點分配。這些包括在觸點25處的主機時鐘信號以及數(shù)據(jù)輸入/輸出觸點I以及7-9。通過管腳結構以及分配的適當改變，類似的布置適用于其它標準，比如MMC、微SD、致密閃存、USB閃存驅(qū)動器、記憶棒等。在主機10和卡20之間交換的信號使用將被稱為IO電壓域的電壓范圍?？?0的內(nèi)部電路通常將操作在另一電壓范圍，在此稱為核心電壓域，并且卡的主機接口電路將在這些電壓域之間轉變。圖2是通常在SD卡或其他閃存器件中找到的內(nèi)部元件的一些的框圖。一個或多個閃存器件39沿著總線結構44經(jīng)過存儲器接口 51連接到控制器電路37。控制器還包括處理器49、數(shù)據(jù)緩沖器55、RAM 57和ROM 59。這些元件在核心電壓域中操作。主機接口示出在47，并將包括以下關于圖3-6討論的IO單元?？ㄓ|點45對應于圖I的觸點11-19，并連接到接口 47的IO單元上的焊盤(pad)。例如在美國專利號5,070,032,5,095, 344,5，315，541,5, 343，063 和 5，661，053,5, 313，421 ;5，570，315,5, 903，495,6, 046，935 ;以及6，222，762和2009年12月18日提交的美國專利申請?zhí)?2/642，649以及在這些中進一步 列出的各種參考文獻中描述了關于存儲器系統(tǒng)的更多細節(jié)。在例如美國專利號5，887，145 ；6，820，148 ;7，305，535 ;7，360，003 以及 7，364，090 以及美國專利申請?zhí)?12/676，339 中描述了關于存儲卡的更多細節(jié)。在主機接口 47內(nèi)，通常需要使用電平偏移器，因為IO電壓對于相同的接口協(xié)議可能變化(例如I. 8V和3. 3V)，比如在SD UHS中。此外，現(xiàn)代工藝(O. 13um及以下)上的核心邏輯將以比接口更低的電壓(例如I. 2V或I. 0V)運行。在SDR (單倍數(shù)據(jù)速率)接口中，其中每個時鐘周期對于每個數(shù)據(jù)管腳通常傳輸一位數(shù)據(jù)(例如對于SD卡的4位、對于MMC的8位等)，圖3的拓撲是典型的。接口將包括對應于器件輸入/輸出管腳或觸點的多個輸入/輸出單元，每個具有將被連接到相應的觸點的焊盤。圖3示出這些IO單元中的兩個101和103，它們分別對應于數(shù)據(jù)管腳之一以及用于主機的時鐘信號的管腳。每個IO單元通常將具有電平偏移電路(109、111、129、131)，用于通過各自的驅(qū)動器(105、107、125、127)連接到焊盤的每個輸入和輸出功能。其他IO單元未示出，并且除驅(qū)動器以外，未示出單元的其他元件以簡化討論，僅明確示出了接收時鐘信號的IO單元121以及數(shù)據(jù)IO單元之一 101。器件上的核心電路也被簡化為觸發(fā)器145和驅(qū)動器141及143的相關元件，其他元件由云147表示。在從器件到主機的SDR數(shù)據(jù)傳輸中，在焊盤123處從主機接收時鐘信號并通過驅(qū)動器127傳輸?shù)诫娖狡破?29，在那里其從IO電壓范圍被偏移到核心電壓域。電平被偏移的時鐘然后被驅(qū)動器141和143傳輸?shù)接|發(fā)器145。關鍵路徑(critical path)包括含有要被輸出到主機設備的數(shù)據(jù)的觸發(fā)器145，該數(shù)據(jù)在遍歷其他電路元件(由147表示的)之后被提供給單元101。然后該數(shù)據(jù)被電平偏移器111電平偏移到IO電壓域，并被驅(qū)動器105發(fā)送到焊盤103，在那里其可以被輸出到主機。用于實現(xiàn)DDR接口的典型電路示出在圖4中，其類似地被簡化為如關于圖3討論的。IO單元201和221與圖3的相應元件幾乎相同，其組件相應地被標號。核心電路已被改變以形成雙倍數(shù)據(jù)速率信號并將其提供給IO單元201。電平被偏移的時鐘信號仍通過驅(qū)動器241和243被提供給觸發(fā)器245，但是觸發(fā)器245現(xiàn)在向觸發(fā)器261和263饋送，其中任何中間的電路示意性地表示在253和255。觸發(fā)器261和263分別(通過驅(qū)動器251和驅(qū)動器/反相器253)接收(電平偏移的)時鐘信號和反轉的時鐘信號，并將相位相差半個周期的(單倍數(shù)據(jù)速率的)數(shù)據(jù)流提供給多路復用器265。然后電平偏移的時鐘信號被多路復用器265用作選擇信號以形成組合的雙倍數(shù)據(jù)速率信號，該信號經(jīng)過任何中間的電路被提供給數(shù)據(jù)輸出IO單元203。圖4的電路的關鍵路徑是經(jīng)過時鐘接收器IO單元221，其然后從IO電壓被電平偏移到核心電壓；該時鐘信號然后被用作對多路復用器265的選擇輸入，該多路復用器265的輸出被饋送到數(shù)據(jù)傳輸器IO單元201，在那里輸出的數(shù)據(jù)然后被電平偏移回IO電壓并發(fā)送到主機設備。從而，圖4的布置以及還有圖3的布置可能遭受ASIC器件內(nèi)部的極大延遲，這影響了系統(tǒng)的整體時間安排預算。為了解決此問題，可能能夠增加對于輸出IO單元的驅(qū)動強度，但是這將增加主機設備所見到的過沖(overshoot)以及下沖(undershoot)量,可能導致功能上的故障。
在此給出的示例實施例將多路復用器邏輯從核心邏輯移出并將其移動到10單元自身中。相對于圖4，此方案消除了與輸入10 (時鐘)和輸出10 (數(shù)據(jù))中的兩個電平偏移器相關聯(lián)的延遲。此邏輯路徑也非常快速，因為10單元可以定位為彼此非常接近，以便與信號路由有關的延遲可以更容易地最小化，信號可鄰近連接。參考圖5，示出了示例實施例的框圖。如之前那樣，僅示出了與討論特別相關的元件，省去了其他元件以簡化呈現(xiàn)。這個新電路由修改的數(shù)據(jù)10單元301組成。再次，僅明確示出了單個單元，盡管實際的器件可能包括幾個這樣的單元。此單元包含兩個數(shù)據(jù)輸入10 (表示當時鐘是邏輯O時要輸出的數(shù)據(jù))和Il (表示當時鐘是邏輯I時要輸出的數(shù)據(jù))。這與先前的圖4的傳統(tǒng)單元201形成對比，該單元201僅包括單個數(shù)據(jù)輸入。10和Il在時鐘改變之前由核心邏輯提供，該時鐘用CLKJlV直接連接到數(shù)據(jù)焊盤301，該時鐘信號在10電壓域中。因此，此電路的關鍵路徑全部被包含在10電壓域內(nèi)，并且移除了與核心邏輯或者電平偏移器相關聯(lián)的任何延遲。在此實施例中，還提供了另一信號CLK EN以禁用在10和Il之間的切換來允許測試模式或者其他非DDR 10功能。更詳細地考慮圖5，接口在10單元321的焊盤323處接收來自主機的時鐘信號。然后該時鐘信號經(jīng)過驅(qū)動器325被饋送到電平偏移器331以及器件的核心邏輯上。10單元321還包括電平偏移器329和驅(qū)動器327以允許輸出功能。10單元321與圖4的相應單元221的不同之處在于在10電壓范圍中的(未電平偏移的)時鐘信號(在此標記為CLK_HV以將其與核心電壓域的電平偏移的時鐘相區(qū)分)被提供給類似單元301的數(shù)據(jù)10單元。類似于圖3和圖4中，再次示意性地表示核心邏輯電平偏移的時鐘信號經(jīng)過驅(qū)動器341和343到觸發(fā)器345，觸發(fā)器345繼而對由云367和365表示的各個元件計時，該各個元件將其各自的數(shù)據(jù)流提供給觸發(fā)器373和371。觸發(fā)器373和371分別被饋送了來自驅(qū)動器電路363的以及來自驅(qū)動器/反相器361的反相形式的(電平偏移的)時鐘信號，然后觸發(fā)器373和371通過(由云377、375表示的)任何中間的電路將數(shù)據(jù)信號10和Il提供給10單元301。再次，除了到達單元301的數(shù)據(jù)流的對10和Il仍在核心電壓域中之外，核心邏輯的細節(jié)在此不是特別重要。如果存在其他數(shù)據(jù)輸出單元，則可以類似地布置它們。10單元301現(xiàn)在接收10和Il并在電平偏移器315和317中將它們各自電平偏移，IO和Il現(xiàn)在處于IO電壓域中，現(xiàn)在被提供給多路復用器309。然后時鐘信號CLKJlV由多路復用器309使用作為選擇信號來形成DDS數(shù)據(jù)信號，然后該DDS數(shù)據(jù)信號經(jīng)過驅(qū)動器301被提供給焊盤303。核心邏輯還可以提供時鐘使能信號CLK_EN，該時鐘使能信號CLK_EN在電平偏移器319中電平偏移之后可以用于禁用在IO和11之間的切換以允許測試模式或者其他非DDR IO功能。在此實施例中，這通過在將電平偏移的CLK_EN提供給多路復用器309之前在門311中將其與CLK_HV進行AND (與)來進行。也可以使用用于CLK_EN信號和相關邏輯的其他布置，比如將此信號提供給時鐘接收單元321，將AND門311或者替換元件移動到IO單元321，等等。(還示出IO單元301具有驅(qū)動器305和電平偏移器313用于數(shù)據(jù)輸入，但是這些以及未示出的其他電路元件不在此處的討論之內(nèi)。)在此布置下，對于此電路的關鍵路徑從焊盤323經(jīng)過驅(qū)動器325和門311延伸到MUX 309，然后經(jīng)過驅(qū)動器307延伸到焊盤303。從而，該關鍵路徑完全包含在IO電壓域中。去除了在圖4的布置下與核心邏輯或者電平偏移器相關聯(lián)的延遲。而且，該邏輯路徑將趨向于非?？焖伲驗镮O單元通常定位為彼此非?？拷钚』c信號路由有關的延遲并允 許(未電平偏移的)時鐘信號通過鄰近而連接。圖6例示將兩個單倍數(shù)據(jù)速率信號組合成單個雙倍數(shù)據(jù)信號。在上部示出了時鐘信號，數(shù)據(jù)信號IO (具有數(shù)據(jù)Ar BpCr……)和數(shù)據(jù)信號Il (具有數(shù)據(jù)Ap Bi、Cp……)在下面。如所示，這些信號相位相差半個周期。使用時鐘作為選擇，DDR信號DATA[n]由上升沿的Il數(shù)據(jù)和下降沿的IO數(shù)據(jù)形成。在圖5中，這通過使用輸入時鐘的未電平偏移的版本CLK_HV由MUX 309來實現(xiàn)。盡管示例實施例用于在DDR接口中使用，但是此方案也可以用于加速單倍數(shù)據(jù)速率(SDR)接口。在此“準-DDR”方案中，電路方案與用于DDR的相同，但是控制邏輯變化以便提早半個時鐘周期準備好輸出數(shù)據(jù)，并保持在每個輸出觸發(fā)器(分別連接到IO和Il輸入的373和371)中達完整的時鐘周期。這樣做，關鍵路徑減少為與在普通DDR方案中相同的單個門和多路復用器(都在相同的電壓域中)，由此改進了 SDR協(xié)議的定時。對于多路復用器的CLK_EN在此被設置為邏輯I用于此準DDR操作，盡管其被看作是來自主機側的SDR協(xié)議。注意，CLK_EN信號的使用還可以允許與非DDR主機的完全兼容性。返回圖6，其中的波形還可以用于示出使用圖5的電路的“準-DDR”模式的例子。在此，在IO和Il的IO輸入兩者上提供數(shù)據(jù)達完整的時鐘周期，該IO輸入現(xiàn)在具有相同的數(shù)據(jù)內(nèi)容，但是Il數(shù)據(jù)領先半個周期，使得下標可忽略。(即，A0=A1, Btl=B1，等等。)盡管IO將在周期的中間在IO和Il之間切換，但是這在主機設備看來是標準SDR傳信，因為在給定時鐘周期的高部分和低部分兩者上使用相同的數(shù)據(jù)。從而，以上給出的電路和相應的技術可以縮短非源同步接口協(xié)議中對于讀周期的關鍵定時路徑，因為有效地從該關鍵定時路徑去除了內(nèi)部時鐘樹(以及膠連邏輯)等待時間。在非源同步主機模式中，此另外的定時預算可以分配給IO傳播延遲(收發(fā)機源阻抗的增加)，這可以用于改善信道信號完整性性能。為了例示和描述的目的已經(jīng)給出了本發(fā)明的以上詳細描述。不意圖窮盡或?qū)⒈景l(fā)明限制到所公開的精確形式。根據(jù)以上教導，許多修改和變化是可能的。選擇所描述的實施例以便最佳說明本發(fā)明的原理及其實際應用，由此使本領域技術人員在各個實施例中以及通過適合于所想到的具體用途的各種修改最佳地利用本發(fā)明。意圖本發(fā)明的范圍由附于此的權利要求書限定。
權利要求
1.一種接口電路，用于第一設備與第二設備電連接，其中在第一和第二設備之間傳輸?shù)碾娮有盘柧哂械谝浑妷悍秶?，并且第一設備的核心操作電壓具有不同的第二范圍，該接口電路包括 多個輸入/輸出單元，每個具有用于在第一和第二設備之間傳輸信號的焊盤，并且每個具有一個或多個電平偏移電路用于在第一和第二電壓范圍之間轉換信號，該多個輸入/輸出單元包括 第一輸入/輸出單元，由此第一設備在操作地連接到第二設備用于向其傳輸數(shù)據(jù)時，經(jīng)由相應的焊盤接收來自第二設備的第一電壓范圍的時鐘信號，將該時鐘信號電平偏移到該第二電壓范圍，并將電平偏移的時鐘信號提供給第一設備的核心處理電路；以及 一個或多個第二輸入/輸出單元，每個連接用于接收來自第一設備的核心處理電路的第二電壓范圍的相對應對的第一和第二數(shù)據(jù)信號，將該對數(shù)據(jù)信號電平偏移到第一電壓范圍，并在操作地連接到第二設備時將電平偏移的數(shù)據(jù)信號提供給第二設備，其中每個第二輸入/輸出單兀包括 多路復用電路，連接用于接收相對應對的電平偏移的數(shù)據(jù)信號，并連接到第一輸入/輸出單元用于從其接收未電平偏移的時鐘信號，其中多路復用電路使用該時鐘信號作為選擇信號，產(chǎn)生由組合的相應對的電平偏移的數(shù)據(jù)信號形成的雙倍數(shù)據(jù)速率信號，該多路復用電路還連接用于將該雙倍數(shù)據(jù)速率信號提供給第二輸入/輸出單元的輸出焊盤。
2.如權利要求I的接口電路，其中連接該接口電路以從第一設備接收時鐘使能信號，其中當該時鐘使能信號有效時，該多路復用電路產(chǎn)生該雙倍數(shù)據(jù)速率信號。
3.如權利要求I的接口電路，其中接口電路具有多個第二輸入/輸出單元。
4.如權利要求I的接口電路，其中每個第二輸入/輸出單元還包括驅(qū)動器，由此連接多路復用電路以將雙倍數(shù)據(jù)速率信號提供給該第二輸入/輸出單元的輸出焊盤。
5.如權利要求I的接口電路，其中第一設備是存儲器控制器電路，在該存儲器控制器電路之上形成接口，并且第二設備是主機。
6.如權利要求5的接口電路，其中該存儲器控制器電路是包括在具有多個外部電觸點的外殼中的存儲器件的控制器，焊盤連接到該多個外部電觸點用于當可拆卸地連接到主機與該主機電通信。
7.如權利要求I的存儲器件，其中從第一設備接收的數(shù)據(jù)信號對之一的第一和第二數(shù)據(jù)信號具有相差半個周期的相同的數(shù)據(jù)內(nèi)容，以便組合的數(shù)據(jù)信號形成單倍數(shù)據(jù)速率信號的等同物。
8.一種從第一設備向與其電連接的第二設備傳輸數(shù)據(jù)的方法，其中在第一和第二設備之間傳輸?shù)碾娦盘柧哂械谝浑妷悍秶⑶以诘谝辉O備上的核心操作電壓具有不同的第二電壓范圍，該方法包括 在對于第一設備的接口電路的第一輸入/輸出焊盤處從第二設備接收第一電壓范圍的時鐘信號； 將該時鐘信號提供給接口電路上的多路復用電路； 在該接口電路上將該時鐘信號轉換到第二電壓范圍； 將轉換的時鐘信號提供給第一設備的邏輯電路； 在該接口處接收第二電壓范圍的第一和第二數(shù)據(jù)信號，該第一和第二數(shù)據(jù)信號是從由轉換的時鐘信號計時的邏輯電路傳輸?shù)模? 在該接口電路上將該第一和第二數(shù)據(jù)信號轉換到第二電壓范圍； 通過使用處于第一電壓范圍的時鐘信號作為選擇信號由多路復用電路將轉換的第一和第二數(shù)據(jù)組合為雙倍數(shù)據(jù)速率數(shù)據(jù)信號；以及 從該接口電路上的第二輸入/輸出焊盤將該雙倍數(shù)據(jù)速率數(shù)據(jù)信號提供給第二設備。
9.如權利要求8的方法，還包括 從第一設備接收時鐘使能信號，其中該多路復用電路響應于該時鐘使能信號有效而產(chǎn)生該雙倍數(shù)據(jù)速率信號。
10.如權利要求8的方法，其中第一設備是存儲器控制器電路，該接口形成在該存儲器控制器電路上形成接口，該第二設備是主機。
11.如權利要求10的接口電路，其中該存儲器控制器電路是包括在具有多個外部電觸點的外殼中的存儲器件的控制器，焊盤連接到該多個外部電觸點用于當可拆卸地連接到主機時與該主機電通信。
12.如權利要求8的方法，其中接收的第一和第二數(shù)據(jù)信號具有相差半個周期的相同的數(shù)據(jù)內(nèi)容，以便組合的數(shù)據(jù)信號形成單倍數(shù)據(jù)速率信號的等同物。
全文摘要
給出了用于核心電路操作在一個電壓域中但是根據(jù)不同的電壓域與另一設備(或“主機”)交換信號的設備使用的接口以及用于使用雙倍數(shù)據(jù)速率(DDR)傳輸來提供數(shù)據(jù)的這種接口的使用。此情況的一個具體例子是存儲卡，其中內(nèi)部電路對于其核心操作電壓使用一個電壓范圍，但是使用不同的輸入/輸出電壓范圍與主機交換信號。根據(jù)一般的一組方面，接口在設備的核心操作電壓域接收來自設備的數(shù)據(jù)信號，將這些信號分別電平偏移到輸入/輸出電壓域，然后將其組合為DDR信號用于傳輸?shù)街鳈C設備，其中來自主機設備的(未電平偏移的)時鐘信號被用作選擇信號以形成DDR數(shù)據(jù)信號。
文檔編號G11C7/10GK102918597SQ201180025810
公開日2013年2月6日 申請日期2011年3月21日 優(yōu)先權日2010年3月25日
發(fā)明者M.戴維森, R.赫倫, L.伊戈爾馬梅尼, R.塔爾, A.德魯克 申請人:桑迪士克科技股份有限公司