專利名稱：多芯片封裝及其操作方法
技術領域：
本發(fā)明的示例性實施例涉及一種多芯片封裝，更具體而言，涉及一種執(zhí)行測試操作的層疊式多芯片封裝。
背景技術：
在增加存儲芯片的集成度時，可以層疊存儲芯片。例如，層疊2個、4個或8個芯片，以便提高存儲芯片的集成度。另外，在制造存儲產品、例如快閃存儲器件的過程中，要測試用于儲存信息的存儲器單元的操作，以檢查存儲器單元是否具有正常的操作性能。通常，通過將輸入至存儲器單元的數(shù)據(jù)與從存儲器單元輸出的數(shù)據(jù)進行比較來執(zhí)行存儲器單元的測試操作。在測試層疊有存儲芯片的器件時，要測試這些存儲芯片中的每個。這里，測試時間隨著層疊的存儲芯片的數(shù)量的增加而增加。在層疊式的存儲芯片器件中，減少用于測試存儲芯片的時間是有益的。

發(fā)明內容
根據(jù)本發(fā)明的示例性實施例，當執(zhí)行存儲芯片的測試操作時，將輸出電路分配給存儲芯片中的每個，使得所有的存儲芯片可以同時輸出數(shù)據(jù)。因此，可以減少層疊式多芯片封裝所花費的測試時間。根據(jù)本發(fā)明一個方面，一種半導體存儲器件包括存儲器單元陣列，所述存儲器單元陣列包括用于儲存數(shù)據(jù)的第一存儲器單元、以及用于儲存芯片識別(ID)信息的第二存儲器單元；數(shù)據(jù)比較電路，所述數(shù)據(jù)比較電路被配置為將輸入數(shù)據(jù)與第一存儲器單元的儲存數(shù)據(jù)進行比較，并輸出比較數(shù)據(jù)；以及輸出電路，所述輸出電路被配置為輸出從數(shù)據(jù)比較電路并行接收來的比較數(shù)據(jù)。經由輸出電路中的根據(jù)基于芯片ID信息所產生的使能信號而被選中的一個輸出電路來輸出比較數(shù)據(jù)。根據(jù)本發(fā)明另一個方面，一種多芯片封裝包括多個存儲芯片，所述多個存儲芯片每個都具有I/O線。存儲芯片將輸入數(shù)據(jù)與從存儲器單元輸出的數(shù)據(jù)進行比較，并經由I/O 線中相應的一個來輸出比較數(shù)據(jù)，其中，基于芯片識別(ID)信息而針對存儲芯片中的不同的存儲芯片來選擇I/O線中的不同的I/O線。根據(jù)本發(fā)明又一個方面，一種操作多芯片封裝的方法包括以下步驟經由多個存儲芯片的輸入電路將輸入數(shù)據(jù)并行地輸入至所述多個存儲芯片；執(zhí)行用于將輸入數(shù)據(jù)儲存到存儲芯片的存儲器單元中的編程操作；執(zhí)行用于讀取存儲器單元的儲存數(shù)據(jù)的讀取操作；經由存儲芯片的輸出電路來輸出通過將輸入數(shù)據(jù)與存儲器單元的儲存數(shù)據(jù)進行比較所獲得的比較數(shù)據(jù)，其中，針對存儲芯片中的不同的存儲芯片分別選擇輸出電路中的不同的輸出電路；以及基于輸出的數(shù)據(jù)來確定每個存儲芯片的測試操作是通過還是失敗。


圖1是示出根據(jù)本發(fā)明一個示例性實施例的多芯片封裝的引腳的配置的圖；圖2是圖示根據(jù)本發(fā)明一個示例性實施例的輸入至多芯片封裝的并行數(shù)據(jù)的圖；圖3是示出根據(jù)本發(fā)明一個示例性實施例的從多芯片封裝輸出的串行數(shù)據(jù)的圖；圖4是根據(jù)本發(fā)明一個示例性實施例的半導體存儲器件的框圖；圖5是圖示圖4的數(shù)據(jù)比較電路的框圖；圖6是圖示圖5的比較電路的電路圖；圖7和圖8是圖示根據(jù)本發(fā)明一個示例性實施例的從多芯片封裝輸出的并行數(shù)據(jù)的圖；以及圖9是根據(jù)本發(fā)明一個示例性實施例的操作多芯片封裝的方法的流程圖。
具體實施例方式以下，將結合附圖詳細描述本發(fā)明的示例性實施例，提供附圖使本領域普通技術人員能夠實施并使用本發(fā)明的示例性實施例。圖1是示出根據(jù)本發(fā)明一個示例性實施例的多芯片封裝的引腳的配置的圖。參見圖1，根據(jù)本發(fā)明示例性實施例的多芯片封裝包括N個存儲芯片110<0>至 110<N-1>。也就是說，層疊了 N個存儲芯片110<0>至110<N-1>。芯片使能信號和狀態(tài)信號CE#/RB#用于每個存儲芯片中。I/O電路IO和命令引腳 (例如，CLE、ALE、WE和RE)被共用。這里，僅以I/O電路包括八個端子的情況作為例子示出，其中，端子的數(shù)量可以變化，并且層疊的存儲芯片的數(shù)量可以根據(jù)I/O電路中所包括的端子的數(shù)量而改變。在測試層疊式多芯片封裝時，要測試每個存儲芯片。因此，測試時間可能隨著層疊的存儲芯片的數(shù)量的增加而增加。圖2是圖示根據(jù)本發(fā)明一個示例性實施例的輸入至多芯片封裝的并行數(shù)據(jù)的圖。參見圖2，在根據(jù)本發(fā)明的所述示例性實施例的多芯片封裝中，當在測試操作中將數(shù)據(jù)輸入(即，編程)至存儲芯片110<0>至110<n-l>時，可以同時將相同的數(shù)據(jù)(例如， 測試數(shù)據(jù))并行地輸入至存儲芯片。當將相同的數(shù)據(jù)并行地(例如，同時)輸入至存儲芯片時，由于是同時針對多個芯片并行地執(zhí)行測試，因此在測試層疊式多芯片封裝時不會增加測試時間。圖3是示出根據(jù)本發(fā)明一個示例性實施例的從多芯片封裝輸出的串行數(shù)據(jù)的圖。參見圖3，當從多芯片封裝的存儲芯片110<0>至110<n-l>讀取數(shù)據(jù)時，要順序地輸出從存儲芯片讀取的數(shù)據(jù)，其中，順序地輸出的數(shù)據(jù)被稱作串行數(shù)據(jù)輸出。這里，在將數(shù)據(jù)輸入至存儲芯片/從存儲芯片輸出數(shù)據(jù)時，所有的存儲芯片共用 I/O電路IO(即，外部I/O電路)。因此，當如數(shù)據(jù)編程操作那樣針對多個存儲芯片同時執(zhí)行存儲芯片110<0>至110<n-l>的數(shù)據(jù)讀取操作時，存儲芯片的輸出數(shù)據(jù)將在外部I/O電路處相互沖突。為了解決這樣的特征，輸出數(shù)據(jù)可以從存儲芯片順序地輸出。在這種情況下，用于多芯片封裝的測試時間因為串行數(shù)據(jù)輸出而增加。以下將描述根據(jù)一個例子的用于解決串行數(shù)據(jù)輸出方法的這種特征的多芯片封裝。圖4是根據(jù)本發(fā)明一個示例性實施例的半導體存儲器件的框圖。圖5是圖示圖4 的數(shù)據(jù)比較電路的框圖。圖6是圖示圖5的比較電路的電路圖。圖7和圖8是圖示根據(jù)本發(fā)明一個示例性實施例的從多芯片封裝輸出的并行數(shù)據(jù)的圖。參見圖4和圖7，根據(jù)本發(fā)明一個示例性實施例的多芯片封裝包括多個存儲芯片 110<0>至110<7>，所述多個存儲芯片110<0>至110<7>具有與外部I/O線并聯(lián)耦接的內部 I/O線，其中，每個存儲芯片的例子為圖4所示的存儲芯片110。多芯片封裝還可以包括控制器(未示出)。存儲芯片110<0>至110<7>中的每個將外部輸入數(shù)據(jù)hput Data與從存儲器單元讀取的數(shù)據(jù)(即，從存儲器單元讀取的下文稱之為“ΤΜ0數(shù)據(jù)”的測試模式輸出數(shù)據(jù))進行比較，并經由基于芯片ID信息而選中的每個I/O線來輸出比較數(shù)據(jù)Compared Data0控制器可以被配置為向存儲芯片110<0>至110<7>提供測試操作執(zhí)行命令。存儲芯片中的每個都為半導體存儲器件且包括存儲器單元陣列410、數(shù)據(jù)比較電路470和I/O電路460。這里，根據(jù)一個例子，I/O電路可以具有分別用于輸入信息和輸出信息的獨立結構，如圖4所示。經由響應于使能信號EN<7 0>并基于芯片ID信息而選中的輸出電路來輸出比較數(shù)據(jù)。存儲芯片110還可以包括操作電路組，所述操作電路組包括頁緩沖器組450、控制電路420、以及電源電路430和440。存儲器單元陣列410包括多個存儲塊。圖4示出這些存儲塊中的示例性的一個。 所述示例性的存儲塊包括用于儲存外部輸入數(shù)據(jù)的第一存儲器單元和用于儲存芯片ID信息的第二存儲器單元。在一個示例性實施例中，可以利用CAM單元來實現(xiàn)第二存儲器單元。 更具體而言，存儲塊包括多個串STl至STk。所述串中的每個(例如，STl)包括源極與公共源極線CSL耦接的源極選擇晶體管SST、多個存儲器單元CaO至Can、以及漏極與位線(例如，BLl)耦接的漏極選擇晶體管DST。源極選擇晶體管SST的柵極與源極選擇線SSL耦接。 存儲器單元CaO至Can的柵極與各個字線Wi)至WLn耦接。漏極選擇晶體管DST的柵極與漏極選擇線DSL耦接。串STl至STk與各個位線BLl至BLk耦接，并共同與公共源極線CSL 華禹接。除了第二存儲器單元中儲存與存儲芯片操作有關的信息(例如，與操作電壓有關的信息、與存儲芯片在多芯片封裝內的相對位置或順序有關的信息)以外，用于儲存芯片 ID信息的第二存儲器單元與第一存儲器單元具有相同的結構?？刂齐娐?20響應于命令信號CMD在內部產生編程操作信號PGM、讀取操作信號 READ、或擦除操作信號ERASE，并且還根據(jù)不同的操作而產生用于控制頁緩沖器組450的頁緩沖器(未示出)的操作的控制信號PB SIGNALS?？刂齐娐?20還響應于地址信號ADD而產生行地址信號RADD。 根據(jù)一個例子，操作電路組響應于控制電路420的信號READ、PGM、ERASE和RADD 而向相關的存儲塊的漏極選擇線DSL、字線mi)至WLn以及源極選擇線SSL施加用于選中的存儲器單元的編程操作、擦除操作或讀取操作的操作電壓。電壓發(fā)生器430和行譯碼器440構成電源電路。電壓發(fā)生器430響應于操作信號PGM、READ和ERASE ( S卩，控制電路420的內部命令信號)而向全局線產生用于對存儲器單元進行編程、讀取和擦除的操作電壓，并在要對存儲器單元進行編程時將操作電壓(例如，Vpgm, Vpass和Vpv)施加給與行譯碼器440耦接的全局線。行譯碼器440響應于控制電路420的行地址信號RADD而將電壓發(fā)生器430的操作電壓傳送給存儲器單元陣列410中的選中的存儲塊的串STl至STk。這里，將操作電壓施加給選中的存儲塊的局部線DSLJUikO]和SSL。頁緩沖器組450包括與各個位線BLl至BLk耦接的頁緩沖器，并且響應于控制電路420的控制信號PB SIGNALS而經由各個位線BLl至BLk施加用于讀取儲存在存儲器單元CaO至CkO中的數(shù)據(jù)的電壓。更具體而言，頁緩沖器組450將位線BLl至BLk預充電，或鎖存儲存在存儲器單元CaO至CkO中的數(shù)據(jù)，其中，當對存儲器單元CaO至CkO執(zhí)行編程操作、擦除操作或讀取操作時，響應于位線BLl至BLk的電壓的移位來檢測儲存的數(shù)據(jù)。這里， 頁緩沖器組450控制其自身的操作而使位線BLl至BLk的電壓根據(jù)儲存在存儲器單元CaO 至CkO中的數(shù)據(jù)而變化，并且基于位線電壓來檢測儲存在存儲器單元CaO至CkO中的數(shù)據(jù)。頁緩沖組450向數(shù)據(jù)比較電路470輸出從第一存儲器單元讀取的測試模式輸出數(shù)據(jù)(TMO數(shù)據(jù))。在不同于測試模式的正常模式下，頁緩沖器組450可以輸出從第一存儲器單元讀取的數(shù)據(jù)(即，從第一存儲器單元讀取的下文稱之為“NMO數(shù)據(jù)”的正常模式輸出數(shù)據(jù))，并向輸出電路464輸出所述NMO數(shù)據(jù)，其中，輸出電路464還用于傳送輸入數(shù)據(jù)和第一存儲器單元的儲存數(shù)據(jù)的比較數(shù)據(jù)，這將稍后進行描述。數(shù)據(jù)比較電路470將從輸入電路462接收的外部輸入數(shù)據(jù)(即，下文稱之為“TMI 數(shù)據(jù)”的測試模式輸入數(shù)據(jù))與從第一存儲器單元讀取的TMO數(shù)據(jù)進行比較，并輸出比較數(shù)據(jù)Compared Data,這將在以下進一步進行描述。這里，根據(jù)一個例子，從第一存儲器單元讀取的TMO數(shù)據(jù)可以是之前作為外部輸入信號被輸入至輸入電路462并經由頁緩沖器組450 儲存在第一存儲器單元中的TMI數(shù)據(jù)。I/O電路460包括輸入電路462和輸出電路464。外部輸入數(shù)據(jù)hput Data同時經由八個輸入電路462<0>至462<7>來接收。所述八個輸入電路462<0>至462<7>將外部輸入數(shù)據(jù)化？肚Data輸出至頁緩沖器組450和數(shù)據(jù)比較電路470。當將從輸入電路462 輸出的TMI數(shù)據(jù)順序地輸入至頁緩沖器組450的頁緩沖器時，頁緩沖器將TMI數(shù)據(jù)儲存在它們的內部鎖存器中。從數(shù)據(jù)比較電路470輸出的比較數(shù)據(jù)Comparison Data同時被輸入至八個輸出電路464<0>至464<7>。經由八個輸出電路464<0>至464<7>中的響應于基于芯片ID信息所產生的使能信號EN<7:0>而被選中的輸出電路來輸出比較數(shù)據(jù)Comparison Data作為輸出數(shù)據(jù)Output Data。當將數(shù)據(jù)比較電路470的比較數(shù)據(jù)Comparison Data輸入到輸出電路464<0> 至464<7>時，控制電路420基于芯片ID信息(例如，儲存在第二存儲器單元中的芯片ID 信息)產生選擇輸出電路中的一個輸出電路的使能信號EN<7:0>，并且僅向從輸出電路 464<0>至464<7>中選中的輸出電路供給所產生的使能信號。因此，經由被選中的輸出電路來輸出比較數(shù)據(jù)Comparison Data。當輸入到輸入電路462<0>至462<7>的外部數(shù)據(jù)被輸出至頁緩沖器組450和數(shù)據(jù)CN 102543203 A比較電路470時，控制電路420可以將使能信號EN<7 0>輸出至輸入電路462<0>至462<7>， 以將輸入電路462<0>至462<7>使能。另外，在正常模式下，控制電路420可以將使能信號 EN<7 0>輸出至輸出電路464<0>至464<7>，從而經由輸出電路464<0>至464<7>來輸出數(shù)據(jù)。參見圖5，數(shù)據(jù)比較電路470包括第一寄存器472、第二寄存器474和比較電路 476。第一寄存器472包括用于儲存從輸入電路462接收的TMI數(shù)據(jù)的多個第一鎖存
ο第二寄存器474包括用于儲存從頁緩沖器組450輸出的TMO數(shù)據(jù)的多個第二鎖存
ο在儲存8比特的數(shù)據(jù)的情況下，第一鎖存器和第二鎖存器各自的數(shù)量可以為8個。比較電路476將從第一寄存器472的第一鎖存器接收的第一寄存器輸出數(shù)據(jù)與從第二寄存器474的第二鎖存器接收的第二寄存器輸出數(shù)據(jù)進行比較(例如，針對第一寄存器的所有比特，通過將第一寄存器的每個比特與第二寄存器的相應比特進行比較)，并輸出比較結果作為比較數(shù)據(jù)Compared Data0參見圖6，比較電路476包括多個第一邏輯器件M)R1至M)R8、以及第二邏輯器件 ORl0第一邏輯器件M)R1至M)R8將第一鎖存器的第一寄存器輸出數(shù)據(jù)與相應的第二鎖存器的第二寄存器輸出數(shù)據(jù)進行比較，并輸出比較的結果。第二邏輯器件ORl基于從第一邏輯器件輸出的數(shù)據(jù)來輸出比較數(shù)據(jù)Compared Data0根據(jù)一個例子，可以利用異或(XOR)門來實現(xiàn)第一邏輯器件。在此情況下，當儲存在第一鎖存器中的第一寄存器輸出數(shù)據(jù)與儲存在相應的第二鎖存器中的第二寄存器輸出數(shù)據(jù)相同時，輸出數(shù)據(jù)“0”。否則，輸出數(shù)據(jù)“1”。根據(jù)一個例子，可以利用或門來實現(xiàn)第二邏輯器件。因此，只有當從第一邏輯器件輸出的數(shù)據(jù)全為0時，才輸出為0的比較數(shù)據(jù)Compared Data0當從第一邏輯器件輸出的數(shù)據(jù)中有任何一個為1時，輸出為“1”的比較數(shù)據(jù)Compared Data0因此，當儲存在第一鎖存器中的第一寄存器輸出數(shù)據(jù)與儲存在第二鎖存器中的第二寄存器輸出數(shù)據(jù)相同時(即， 僅當測試操作通過時)，輸出為“0”的比較數(shù)據(jù)Compared Data0因此，可以基于比較數(shù)據(jù) Compared Data來確定存儲芯片的測試操作是通過還是失敗。參見圖7，在根據(jù)本發(fā)明示例性實施例的多芯片封裝中，當執(zhí)行測試操作時，將從多個輸出電路10<0>至10<7>中選中的輸出電路分配給存儲芯片中的一個，并輸出比較數(shù)據(jù)Comparison Data。通過單獨地處理經由輸出電路10<0>至10<7>輸出的比較數(shù)據(jù) Comparison Data，僅經由選中的輸出電路來輸出比較數(shù)據(jù)。因此，可以避免相互間的數(shù)據(jù)沖突。例如，在存儲芯片的測試操作中，經由第一輸出電路10<0>向外部輸出儲存在第一存儲芯片110<0>中的比較數(shù)據(jù)Comparison Data，并經由第二輸出電路10<1>輸出儲存在第二存儲芯片110<1>中的比較數(shù)據(jù)Compared Data0因此，可以防止經由存儲芯片輸出的數(shù)據(jù)之間的沖突，并且所有的存儲芯片可以在沒有數(shù)據(jù)沖突的情況下同時輸出數(shù)據(jù)。以下將描述根據(jù)本發(fā)明的示例性實施例的經由在多芯片封裝的存儲芯片中選中的輸出電路來輸出比較數(shù)據(jù)的方法。
首先，以下將描述用以執(zhí)行存儲芯片110<0>至110<7>的測試操作的命令、以及用以從各存儲芯片110<0>至110<7>的第二存儲器單元(第二存儲器單元為CAM單元的例子) 讀取數(shù)據(jù)的命令。當?shù)诙鎯ζ鲉卧獮镃AM單元、且從外部控制器接收到與CAM讀取命令相對應的用以從第二存儲器單元讀取數(shù)據(jù)的命令時，在啟動存儲器芯片110<0>至110<7> 之后，執(zhí)行CAM讀取操作。執(zhí)行CAM讀取操作以讀取儲存在CAM單元中的數(shù)據(jù)。如上所述， CAM單元儲存與各存儲芯片的初始操作有關的信息。因此，控制電路420可以經由CAM讀取操作來獲取用于正確執(zhí)行相關存儲芯片的操作的信息。為此，控制電路420可以包括用于儲存相關信息的寄存器。更具體而言，在執(zhí)行存儲芯片的測試操作之前，將與存儲芯片有關的ID信息儲存在CAM單元中作為數(shù)據(jù)。根據(jù)一個例子，為了指示每個存儲芯片在多芯片封裝中的相對位置/定位，將ID信息儲存到CAM單元中，其中，ID信息數(shù)據(jù)具有指示各個存儲芯片在多芯片封裝中的相對位置的地址。例如，在8比特的I/O電路的情況下，可以將數(shù)據(jù)儲存到與第零至第七地址相對應的CAM單元中。如果儲存到第零地址中的數(shù)據(jù)為1而儲存到第一至第七地址中的數(shù)據(jù)為0， 則存儲芯片的控制電路可以經由CAM讀取操作來確定相關的存儲芯片為第零存儲芯片。同樣地，如果儲存在第一地址中的數(shù)據(jù)為1而儲存在第零以及第二至第七地址中的數(shù)據(jù)為0， 則存儲芯片的控制電路可以經由CAM讀取操作來確定相關的存儲芯片為第一存儲芯片。如上所述在控制電路確定相關的存儲芯片在多芯片封裝中的相對位置之后，控制電路例如僅激活與所述相對位置相對應的一個輸出電路(即，在第一存儲芯片110<1>的情況下，激活第一輸出電路10<0>)。為此，控制電路產生具有用于激活第一輸出電路10<0> 的高電平的使能信號MEMORY CHIP#0_EN,而不激活其余的使能信號MEMORY CHIP#1_EN至 MEMORY CHIP#7_EN。未被施加激活的使能信號的第二至第八輸出電路10<1:7>保持在浮置狀態(tài)HiZ。如上所述，數(shù)據(jù)比較電路470<0>至470<7>中的每個都包括第一寄存器472和第二寄存器474。因此，當執(zhí)行測試操作時，第一寄存器和第二寄存器儲存輸入至相關的存儲芯片的外部輸入數(shù)據(jù)以及作為之前所儲存的外部輸入數(shù)據(jù)而被儲存在存儲芯片的存儲器單元中的數(shù)據(jù)。因此，在被編程到存儲器單元之前而從外部接收的數(shù)據(jù)以及從存儲器單元讀取的數(shù)據(jù)被儲存到第一寄存器和第二寄存器中。根據(jù)一個例子，儲存在各寄存器中的數(shù)據(jù)為8比特的數(shù)據(jù)。數(shù)據(jù)比較電路470<0>至470<7>逐比特地比較兩個數(shù)據(jù)，并基于比較來輸出1比特的比較數(shù)據(jù)Comparison Data。根據(jù)一個例子，在存儲芯片的測試操作中，如果已經對每個數(shù)據(jù)比較電路輸入了全部8個比特都為“1”的數(shù)據(jù)作為測試數(shù)據(jù)，而從存儲器單元輸出了全部8個比特都為“1” 的數(shù)據(jù)，則數(shù)據(jù)比較電路470<0>至470<7>輸出數(shù)據(jù)“ 1”。如果輸出數(shù)據(jù)的全部8個比特并非都為1(即，如果有任何數(shù)據(jù)為“0”)，則數(shù)據(jù)比較電路470<0>至470<7>每個都輸出數(shù)據(jù) “0”。如上所述，根據(jù)一個例子，數(shù)據(jù)比較電路470<0>至470<7>每個都接收8比特的數(shù)據(jù)并輸出1比特的比較數(shù)據(jù)Comparison Data。比較數(shù)據(jù)Compari son Data僅經由響應于使能信號(例如使能信號MEMORY CHIP#0_EN)而被激活的一個輸出電路(例如，第一輸出電路10<0>)輸出。
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這里，當執(zhí)行正常操作而不執(zhí)行測試操作時，各存儲芯片110<0>至110<7>的數(shù)據(jù)比較電路470<0>至470<7>每個都將8比特的內部數(shù)據(jù)組合為一個比特的數(shù)據(jù)并經由相應的輸出電路輸出所述一個比特的數(shù)據(jù)。這里，僅有一個相關的輸出電路被激活，而其余的七個輸出電路的輸出端子被控制為保持在浮置狀態(tài)HiZ。因此，當執(zhí)行存儲芯片的測試操作時，例如僅有一個輸出電路被分配給每個存儲芯片，且所有的存儲芯片并行地同時輸出數(shù)據(jù)。因此，減少了用于層疊式多芯片封裝的測試時間。參見圖8，經由相對應的輸出電路來輸出從各存儲芯片的數(shù)據(jù)比較電路470輸出的比較數(shù)據(jù)，并且可以并行地讀取組合后的比較數(shù)據(jù)。因此，減少了測試時間。圖9是圖示根據(jù)本發(fā)明一個示例性實施例的操作多芯片封裝的方法的流程圖。參見圖9，在根據(jù)本發(fā)明示例性實施例的操作多芯片封裝的方法中，首先，在步驟 910中進入測試模式。為此，外部控制器向各存儲芯片供給測試模式命令。然后，在步驟920中，控制器例如通過提供圖4中的使能信號En<7 0>而使測試操作能夠被并行地執(zhí)行。在步驟930中，經由多個輸入電路將數(shù)據(jù)輸入至存儲芯片。然后在步驟940中，例如利用圖4中的頁緩沖器組450，來執(zhí)行用于將輸入的數(shù)據(jù)儲存到存儲器單元中的編程操作。然后，在步驟950中執(zhí)行用于讀取儲存在存儲器單元中的測試數(shù)據(jù)的讀取操作。然后，經由每個存儲芯片的相對應的輸出電路(S卩，與存儲芯片在多芯片封裝中的相對位置相對應的輸出電路)來輸出比較數(shù)據(jù)。這里，在步驟960中，將測試操作期間所輸入的測試數(shù)據(jù)與從存儲器單元輸出的之前所儲存的測試數(shù)據(jù)進行比較，并且以一個比特的比較數(shù)據(jù)的形式輸出比較數(shù)據(jù)。由于針對存儲芯片僅有與存儲芯片在多芯片封裝中的相對位置相對應的一個輸出電路被激活，因此在步驟970中經由相應的輸出電路來輸出比較數(shù)據(jù)。然后，在步驟980中判定是否所有存儲芯片的測試操作都通過。如果判定的結果是，所有存儲芯片的測試操作都被判定為通過，則在步驟990中終止測試模式。如果判定的結果是，所有存儲芯片的測試操作未非全部被判定為通過(S卩，當存在失效的存儲芯片時)，則控制器在步驟982中將并行執(zhí)行測試操作的模式禁止，并單獨地執(zhí)行用于確定失效的存儲芯片的測試操作。也就是，在步驟984中，不輸出比較數(shù)據(jù)，而經由每個存儲芯片的所有輸出電路并行地輸出數(shù)據(jù)而不如之前討論過的那樣將數(shù)據(jù)壓縮成一個比特的數(shù)據(jù)。因此，在步驟986 中一次針對一個芯片執(zhí)行用于每個單獨的存儲芯片的測試操作。然后在步驟980中判定是否所有存儲芯片的測試操作都通過。如果判定的結果是，所有存儲芯片的測試操作都被判定為通過，則在步驟990中終止測試模式，如果存在失效的存儲芯片，則重復執(zhí)行步驟982至986?？梢越浻衫鐖D4中的存儲芯片110來執(zhí)行圖 9中的上述步驟。如上所述，本發(fā)明的示例性實施例具有的優(yōu)點在于，可以減少用于層疊式多芯片封裝的測試時間。也就是說，在包括CAM單元的存儲芯片中，將與每個存儲芯片有關的信息(例如，ID信息)以數(shù)據(jù)的方式儲存在CAM單元中，并在啟動存儲芯片時讀取儲存在CAM芯片中的數(shù)據(jù)。當執(zhí)行存儲芯片的測試操作時，基于儲存在CAM單元中的數(shù)據(jù)(例如，ID信息)而為每個存儲芯片分配相應的輸出電路，并且并行地同時經由所有的存儲芯片來輸出比較數(shù)據(jù)。因此，減少了用于層疊式多芯片封裝的測試時間?？梢詫⑹纠缘膶嵤├龖糜诓捎脤盈B式多芯片封裝的半導體電路或其它應用。本發(fā)明的示例性實施例不僅可以通過裝置和方法來實現(xiàn)，而且也可以通過用于執(zhí)行本發(fā)明示例性實施例的上述操作的程序、以及儲存所述程序的記錄媒介來實現(xiàn)。對于本領域普通技術人員而言應當清楚基于示例性實施例的說明的實施方式。
權利要求
1.一種半導體存儲器件，包括存儲器單元陣列，所述存儲器單元陣列包括用于儲存數(shù)據(jù)的第一存儲器單元、以及用于儲存芯片識別信息的第二存儲器單元；數(shù)據(jù)比較電路，所述數(shù)據(jù)比較電路被配置為將輸入數(shù)據(jù)與所述第一存儲器單元的儲存數(shù)據(jù)進行比較，并輸出比較數(shù)據(jù)；以及輸出電路，所述輸出電路被配置為輸出從所述數(shù)據(jù)比較電路并行接收的所述比較數(shù)據(jù)，其中，經由所述輸出電路中的根據(jù)基于所述芯片識別信息所產生的使能信號而被選中的一個輸出電路來輸出所述比較數(shù)據(jù)。
2.如權利要求1所述的半導體存儲器件，還包括頁緩沖器組，所述頁緩沖器組被配置為儲存將要儲存在所述第一存儲器單元和所述第二存儲器單元中的所述輸入數(shù)據(jù)和所述芯片識別信息，或儲存從所述第一存儲器單元和所述第二存儲器單元輸出的數(shù)據(jù)、并將從所述第一存儲器單元輸出的數(shù)據(jù)輸出到所述數(shù)據(jù)比較電路。
3.如權利要求1所述的半導體存儲器件，還包括控制電路，所述控制電路被配置為產生所述使能信號，并將所述使能信號輸出至被選中的輸出電路。
4.如權利要求3所述的半導體存儲器件，其中，所述控制電路被配置為將所述使能信號輸出至輸入電路，使得所述輸入數(shù)據(jù)被輸出至所述頁緩沖器組和所述數(shù)據(jù)比較電路。
5.如權利要求3所述的半導體存儲器件，其中，在所述半導體存儲器件的正常模式下， 所述控制電路被配置為將所述使能信號輸出至所述輸出電路。
6.如權利要求 2所述的半導體存儲器件，還包括輸入電路，所述輸入電路被配置為并行地接收所述輸入數(shù)據(jù)，并將所述輸入數(shù)據(jù)輸出至所述頁緩沖器組和所述數(shù)據(jù)比較電路。
7.如權利要求6所述的半導體存儲器件，還包括控制電路，所述控制電路被配置為產生所述使能信號，并將所述使能信號輸出至被選中的輸出電路。
8.如權利要求7所述的半導體存儲器件，其中，所述控制電路被配置為將所述使能信號輸出至輸入電路，使得所述輸入數(shù)據(jù)被輸出至所述頁緩沖器組和所述數(shù)據(jù)比較電路。
9.如權利要求2所述的半導體存儲器件，其中，在所述半導體存儲器件的正常模式下， 所述頁緩沖器組被配置為將從所述第一存儲器單元輸出的數(shù)據(jù)輸出至所述輸出電路。
10.如權利要求7所述的半導體存儲器件，其中，在所述半導體存儲器件的正常模式下，所述控制電路被配置為將所述使能信號輸出至所述輸出電路。
11.一種多芯片封裝，包括多個存儲芯片，所述多個存儲芯片中的每個都具有I/O線，其中，所述存儲芯片每個都被配置為將輸入數(shù)據(jù)與從存儲器單元輸出的數(shù)據(jù)進行比較，并經由所述I/O線中相應的一個I/O線來輸出比較數(shù)據(jù)，其中，基于芯片識別信息來為所述存儲芯片中不同的存儲芯片選擇所述I/O線中不同的I/O線。
12.如權利要求11所述的多芯片封裝，其中，所述存儲芯片中的每個包括存儲器單元陣列，所述存儲器單元陣列包括用于儲存所述輸入數(shù)據(jù)的第一存儲器單元、以及用于儲存所述芯片識別信息的第二存儲器單元；數(shù)據(jù)比較電路，所述數(shù)據(jù)比較電路被配置為將所述輸入數(shù)據(jù)與從所述第一存儲器單元輸出的數(shù)據(jù)進行比較，并輸出比較數(shù)據(jù)；以及輸出電路，所述輸出電路被配置為輸出從所述數(shù)據(jù)比較電路并行接收的所述比較數(shù)據(jù)，其中，經由所述輸出電路中的根據(jù)基于所述芯片識別信息所產生的使能信號而被選中的一個輸出電路來輸出所述比較數(shù)據(jù)。
13.如權利要求12所述的多芯片封裝，其中，所述存儲芯片還包括控制電路，所述控制電路被配置為產生所述使能信號，并將所述使能信號輸出至被選中的輸出電路。
14.如權利要求13所述的多芯片封裝，其中，所述控制電路被配置為將所述使能信號輸出至輸入電路，使得所述輸入數(shù)據(jù)被輸出至所述頁緩沖器組和所述數(shù)據(jù)比較電路。
15.如權利要求13所述的多芯片封裝，其中，在所述半導體芯片的正常模式下，所述控制電路被配置為將所述使能信號輸出至給所述輸出電路。
16.如權利要求12所述的多芯片封裝，其中，所述存儲芯片還包括頁緩沖器組，所述頁緩沖器組被配置為儲存要儲存在所述第一存儲器單元和所述第二存儲器單元中的所述輸入數(shù)據(jù)和所述芯片識別信息，或儲存從所述第一存儲器單元和所述第二存儲器單元輸出的數(shù)據(jù)、并將從所述第一存儲器單元輸出的所述數(shù)據(jù)輸出到所述數(shù)據(jù)比較電路。
17.如權利要求16所述的多芯片封裝，其中，所述存儲芯片還包括輸入電路，所述輸入電路被配置為并行地接收所述輸入數(shù)據(jù)，并將所述輸入數(shù)據(jù)輸出至所述頁緩沖器組和所述數(shù)據(jù)比較電路。
18.如權利要求17所述的多芯片封裝，其中，所述存儲芯片還包括控制電路，所述控制電路被配置為產生所述使能信號，并將所述使能信號輸出至被選中的輸出電路。
19.如權利要求18所述的多芯片封裝，其中，所述控制電路被配置為將所述使能信號輸出至所述輸入電路，使得所述輸入數(shù)據(jù)被輸出至所述頁緩沖器組和所述數(shù)據(jù)比較電路。
20.如權利要求16所述的多芯片封裝，其中，在所述多芯片封裝的正常模式下，所述頁緩沖器組被配置為將從所述第一存儲器單元輸出的數(shù)據(jù)輸出至所述輸出電路。
21.如權利要求18所述的多芯片封裝，其中，在所述多芯片封裝的正常模式下，所述控制電路被配置為將所述使能信號輸出至所述輸出電路。
22.如權利要求11所述的多芯片封裝，其中，所述存儲芯片中的每個都被配置為將所述輸入數(shù)據(jù)儲存到所述存儲器單元中，并將所述存儲器單元的儲存數(shù)據(jù)與所述輸入數(shù)據(jù)比較，以判定所述存儲芯片是否通過測試。
23.如權利要求11所述的多芯片封裝，其中，所述存儲芯片中的每個都包括比較電路， 所述比較電路用以判定所述輸入數(shù)據(jù)的比特是否與所述存儲器單元的儲存數(shù)據(jù)的相應比特相一致，其中，針對所述輸入數(shù)據(jù)和所述儲存數(shù)據(jù)的全部比特來進行所述判定。
24.一種操作多芯片封裝的方法，包括以下步驟經由多個存儲芯片的輸入電路將輸入數(shù)據(jù)并行地輸入至所述多個存儲芯片；執(zhí)行用于將所述輸入數(shù)據(jù)儲存到所述存儲芯片的存儲器單元中的編程操作；執(zhí)行用于讀取所述存儲器單元的儲存數(shù)據(jù)的讀取操作；經由所述存儲芯片的輸出電路來輸出通過將所述輸入數(shù)據(jù)與所述存儲器單元的所述儲存數(shù)據(jù)進行比較所獲得的比較數(shù)據(jù)，其中，針對所述存儲芯片中不同的存儲芯片分別選擇所述輸出電路中不同的輸出電路；以及基于輸出的數(shù)據(jù)來判定所述存儲芯片中的每個存儲芯片的測試操作是通過還是失敗。
25.如權利要求M所述的方法，其中，在輸出所述比較數(shù)據(jù)時，將所述比較數(shù)據(jù)并行地輸入所述輸出電路。
26.如權利要求M所述的方法，其中，基于芯片識別信息來選擇所述輸出電路。
27.如權利要求M所述的方法，其中，如果所述測試操作的結果是檢測到失效的存儲芯片，則對所述存儲芯片中的每個存儲芯片單獨地執(zhí)行測試操作。
28.如權利要求M所述的方法，其中，所述輸出電路被配置為在所述多芯片封裝的正常操作期間輸出所述存儲器單元的未與所述輸入數(shù)據(jù)進行比較而被輸出的所述儲存數(shù)據(jù)。
全文摘要
本發(fā)明提供一種多芯片封裝及其操作方法。根據(jù)本發(fā)明，一種半導體存儲器件包括存儲器單元陣列，所述存儲器單元陣列包括用于儲存數(shù)據(jù)的第一存儲器單元、以及用于儲存芯片識別(ID)信息的第二存儲器單元；數(shù)據(jù)比較電路，所述數(shù)據(jù)比較電路被配置為將輸入數(shù)據(jù)與第一存儲器單元的儲存數(shù)據(jù)進行比較，并輸出比較數(shù)據(jù)；以及輸出電路，所述輸出電路被配置為輸出從數(shù)據(jù)比較電路并行接收的比較數(shù)據(jù)。經由輸出電路中的根據(jù)基于芯片ID信息所產生的使能信號而被選中的一個輸出電路來輸出比較數(shù)據(jù)。
文檔編號G11C29/08GK102543203SQ20111035894
公開日2012年7月4日 申請日期2011年11月14日 優(yōu)先權日2010年12月3日
發(fā)明者辛范柱, 金京男 申請人:海力士半導體有限公司