專利名稱：一種對多位半導(dǎo)體存儲器進(jìn)行編程的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器技術(shù)領(lǐng)域，尤其涉及一種對多位半導(dǎo)體存儲器進(jìn)行編程的方法。
背景技術(shù)：
目前存儲器技術(shù)的發(fā)展已成為集成電路設(shè)計(jì)、制造水平前進(jìn)的重要推動力，在微電子領(lǐng)域占有非常重要的地位。如圖I所示，圖I為半導(dǎo)體存儲器中非常重要的一類——堆棧柵非揮發(fā)性存儲器結(jié)構(gòu)的示意圖。該存儲器結(jié)構(gòu)包括硅襯底(P-sub)、硅襯底上η型重?fù)诫s的源區(qū)(S)和漏區(qū)(D)、在源漏區(qū)之間載流子溝道上覆蓋的隧穿介質(zhì)層、在隧穿介質(zhì)層上覆蓋的電荷存儲層、在電荷俘獲層上覆蓋的阻擋層，以及在阻擋層上覆蓋的控制柵介質(zhì)層(CG)。
·
如圖2(a)所示，圖2(a)為NAND型存儲陣列結(jié)構(gòu)的示意圖，由于同一條位線上的存儲單元采用串聯(lián)的形式，對存儲單元的編程操作只能采用FN方式；如圖2(b)所示，圖2(b)為NOR型存儲陣列的結(jié)構(gòu)的示意圖，其中每個(gè)存儲單元之間采用并聯(lián)的形式，對存儲單兀的編程操作可以米用CHE方式,也可以米用FN方式。如圖3 (a)所示，圖3 (a)為對圖I所示的半導(dǎo)體存儲器件進(jìn)行CHE編程操作的示意圖。在存儲器件的控制柵極施加一個(gè)相對于襯底電勢幅度為VGCl脈沖，在其漏極施加另一相對于襯底電勢幅度為VDC的脈沖，使得源極附近的電子在橫向電場的作用下被加速，達(dá)到漏極附近時(shí)發(fā)生碰撞，產(chǎn)生新的電子-空穴對，部分電子在縱向電場的作用下，穿過隧穿氧化層進(jìn)入電荷存儲層中，從而增加存儲器件電荷存儲層中的電子，提高存儲器件的閾值電壓；如圖3(b)所示，圖3(b)為對圖I所示的半導(dǎo)體存儲器件進(jìn)行FN編程操作的示意圖。在存儲器件的控制柵極施加一個(gè)相對于襯底電勢幅度為VGFl脈沖，使得襯底表面的部分電子發(fā)生直接隧穿，穿過隧穿氧化層進(jìn)入電荷存儲層中，從而增加存儲器件電荷存儲層中的電子，提高存儲器件的閾值電壓。如圖4所示，圖4為傳統(tǒng)的對2bit存儲器進(jìn)行編程操作后閾值電壓分布示意圖。首先將所有存儲單元的閾值電壓復(fù)位至11狀態(tài)，如圖4(a)所示，然后將所有需要編程至
10、01、00狀態(tài)的存儲單元的閾值電壓依次編程至10狀態(tài)，如圖4(b)所示，然后將所有需要編程至01、00狀態(tài)的存儲單元的閾值電壓依次編程至01狀態(tài)，如圖4(c)所示，最后將所有需要編程至00狀態(tài)的存儲單元的閾值電壓依次編程至00狀態(tài)，如圖4(d)所示。以上編程方法在速度和精度上存在矛盾。若要使得編程后所有存儲器件的閾值電壓分布在一個(gè)較窄的范圍內(nèi)，則編程時(shí)所施加的脈沖幅度應(yīng)較低，使得每次編程后，存儲器件的閾值電壓增加量較小，但這樣將顯著增加單個(gè)單元編程時(shí)的次數(shù)，從而大大增加存儲器編程時(shí)間；若要加快存儲器編程速度，減少編程時(shí)間，則編程時(shí)需要施加較大幅度的脈沖，使得每次編程后，存儲單元的閾值電壓增加量較大，但由此將導(dǎo)致編程后存儲單元閾值電壓分布范圍較大。

發(fā)明內(nèi)容
(一 )要解決的技術(shù)問題有鑒于此，本發(fā)明的主要目的在于提供一種對多位半導(dǎo)體存儲器進(jìn)行編程的方法，以提高存儲器的編程速度和編程精度。(二)技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種對多位半導(dǎo)體存儲器進(jìn)行編程的方法，該方法包括對多位半導(dǎo)體存儲器內(nèi)所有存儲單元進(jìn)行復(fù)位操作；執(zhí)行第一輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的閾值電壓低
O.5伏的電壓范圍內(nèi)；以及執(zhí)行第二輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的指定閾值電壓正負(fù)O. 05伏的電壓范圍內(nèi)。上述方案中，在所述執(zhí)行第二輪編程操作時(shí)施加于存儲單元控制柵極的電壓，低·于在所述執(zhí)行第一輪編程操作時(shí)施加于存儲單元控制柵極的電壓。上述方案中，所述多位半導(dǎo)體存儲器包含多個(gè)結(jié)構(gòu)相同的存儲單元，該多個(gè)存儲單元構(gòu)成存儲單元陣列。所述每個(gè)存儲單元包括硅襯底，硅襯底上η型重?fù)诫s的源區(qū)和漏區(qū)，在源區(qū)和漏區(qū)之間載流子溝道上覆蓋的隧穿介質(zhì)層，在隧穿介質(zhì)層上覆蓋的電荷存儲層，在電荷俘獲層上覆蓋的阻擋層，以及在阻擋層上覆蓋的控制柵介質(zhì)層。所述存儲單元陣列為NAND型陣列，或者為NOR型陣列。所述存儲單元陣列為NAND型陣列，對存儲單元陣列中的單個(gè)存儲單元執(zhí)行編程操作為FN編程；所述存儲單元陣列為NOR型陣列，對存儲單元陣列中的單個(gè)存儲單兀執(zhí)行編程操作為CHE編程或FN編程。上述方案中，該多位半導(dǎo)體存儲器為2bit存儲器，其特征在于，所述對多位半導(dǎo)體存儲器內(nèi)所有存儲單元進(jìn)行復(fù)位操作，是將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元復(fù)位到11狀態(tài)。上述方案中，該多位半導(dǎo)體存儲器為2bit存儲器，其特征在于，所述執(zhí)行第一輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的閾值電壓低O. 5伏的電壓范圍內(nèi)，包括將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到10、OUOO狀態(tài)的存儲單元的閾值電壓編程至Vref1I5 Vref1范圍內(nèi)；將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到01、00狀態(tài)的存儲單元的閾值電壓編程至vref2_a5 Vref2范圍內(nèi)；以及將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到00狀態(tài)的存儲單元的閾值電壓編程至Vref3_a5 Vref3范圍內(nèi)；其中Vref1Jref2Jref3分別是狀態(tài)為10、01、00狀態(tài)的存儲單元的所指定的閾值電壓。上述方案中，所述執(zhí)行第一輪編程操作時(shí)，若采用CHE方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為8V ;若采用FN方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為14V。上述方案中，該多位半導(dǎo)體存儲器為2bit存儲器，其特征在于，所述執(zhí)行第二輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的指定閾值電壓正負(fù)O. 05伏的電壓范圍內(nèi)，包括將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到10狀態(tài)的存儲單元的閾值電壓編程至Vrefm Vref1+a(l5范圍內(nèi)；將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到01狀態(tài)的存儲單元的閾值電壓編程至Vref2_a(l5 Vref2僵范圍內(nèi)；以及將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到00狀態(tài)的存儲單元的閾值電壓編程至Vref3_0.05 Vref3+Q.Q5范圍內(nèi)；其中Vref1Jref2Jref3分別是狀態(tài)為10、01、00狀態(tài)的存儲單元的所指定的閾值電壓。上述方案中，所述執(zhí)行第二輪編程操作時(shí)，若采用CHE方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為7V ;若采用FN方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為13V。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果I、本發(fā)明提供的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，通過對多位半導(dǎo)體存儲器進(jìn)行第一輪編程操作來提高存儲器的編程速度，同時(shí)通過對第一輪編程操作后的多位半導(dǎo)體存儲器進(jìn)行第二輪編程操作來減小存儲器內(nèi)所有存儲單元的閾值電壓分布范圍，提高編 程精度。2、本發(fā)明提供的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，對存儲單元的第一輪編程所施加的電壓脈沖幅度較大，從而可以使得所有存儲器件的閾值電壓在較短的時(shí)間內(nèi)被編程到低于指定電壓的一個(gè)范圍內(nèi)，但此范圍較大。由此再對所有存儲單元進(jìn)行第二輪編程操作。對存儲單元的第二輪編程操作所施加的電壓脈沖幅度較低，從而使得第二輪編程操作后所有存儲單元的閾值電壓將分布在指定電壓附近的一個(gè)較小的范圍內(nèi)。由此可見，通過此編程方法，有效的解決了存儲器復(fù)位速度和復(fù)位精度之間的矛盾，一方面提高了存儲器的復(fù)位速度，另一方面使得復(fù)位后的存儲單元閾值電壓分布范圍大大減小。


圖I為半導(dǎo)體存儲器件的結(jié)構(gòu)示意圖；圖2(a)和圖2(b)為半導(dǎo)體存儲器陣列的結(jié)構(gòu)示意圖；圖3為傳統(tǒng)的對多位半導(dǎo)體存儲器進(jìn)行編程的方法流程圖；圖4(a)至圖4(d)為傳統(tǒng)的編程方案操作后閾值電壓分布示意圖；圖5為依照本發(fā)明實(shí)施例的對多位半導(dǎo)體存儲器進(jìn)行編程的方法流程圖；圖6依照本發(fā)明實(shí)施例的對多位半導(dǎo)體存儲器進(jìn)行編程后存儲器閾值電壓分布效果示意圖。
具體實(shí)施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚明白，以下結(jié)合具體實(shí)施例，并參照附圖，對本發(fā)明進(jìn)一步詳細(xì)說明。本發(fā)明提供的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，通過在第一輪編程操作中施加較大的編程電壓，使得所有存儲單元的閾值電壓在較短的時(shí)間內(nèi)被編程到指定閾值電壓附近一個(gè)較大的范圍內(nèi)，再通過在第二輪軟編程操作中施加較小的編程電壓，使得所有存儲單元的閾值電壓被編程到指定電壓附近一個(gè)較小的范圍內(nèi)；通過以上兩個(gè)步驟，有效地提高了多位半導(dǎo)體存儲器的編程時(shí)間和編程精度。如圖5所示，圖5為依照本發(fā)明實(shí)施例的對多位半導(dǎo)體存儲器進(jìn)行編程的方法流程圖。該方法包括對多位半導(dǎo)體存儲器內(nèi)所有存儲單元進(jìn)行復(fù)位操作；執(zhí)行第一輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的閾值電壓低O. 5伏的電壓范圍內(nèi)；以及執(zhí)行第二輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的指定閾值電壓正負(fù)O. 05伏的電壓范圍內(nèi)。其中，在所述執(zhí)行第二輪編程操作時(shí)施加于存儲單元控制柵極的電壓，低于在所述執(zhí)行第一輪編程操作時(shí)施加于存儲單元控制柵極的電壓。所述多位半導(dǎo)體存儲器包含多個(gè)結(jié)構(gòu)相同的存儲單元，該多個(gè)存儲單元構(gòu)成存儲單元陣列。所述每個(gè)存儲單元包括娃襯底，硅襯底上η型重?fù)诫s的源區(qū)和漏區(qū)，在源區(qū)和漏區(qū)之間載流子溝道上覆蓋的隧穿介質(zhì)層，在隧穿介質(zhì)層上覆蓋的電荷存儲層，在電荷俘獲層上覆蓋的阻擋層，以及在阻擋層上覆蓋的控制柵介質(zhì)層。所述存儲單元陣列可以為NAND型陣列，也可以為NOR型陣列。當(dāng)存儲單元陣列為NAND型陣列，對存儲單元陣列中的單個(gè)存儲單元執(zhí)行編程操作為FN編程；當(dāng)存儲單元陣列為NOR型陣列，對存儲單元陣列中的單個(gè)存儲單元執(zhí)行編程操作為CHE編程或FN編程。下面以該多位半導(dǎo)體存儲器為2bit存儲器為例，并結(jié)合圖5，對本發(fā)明提供的對 多位半導(dǎo)體存儲器進(jìn)行編程的方法進(jìn)行詳細(xì)說明。首先將存儲器內(nèi)所有存儲單元的閾值電壓復(fù)位至11狀態(tài)，如步驟SlOl所示。復(fù)位操作后所有存儲器件的閾值電壓分布如圖6中LO區(qū)所示。接著開始執(zhí)行第一輪編程操作。將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到10、01、00狀態(tài)的存儲單元的閾值電壓編程至Vrefg. 5 Vref1范圍內(nèi)，如步驟S102所示，此步驟操作后需要編程到10、01、00狀態(tài)的存儲單元的閾值電壓分布如圖6中的LI所示。接著將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到01、00狀態(tài)的存儲單元的閾值電壓編程至Vref2_a5 Vref2范圍內(nèi)，如步驟S103所示，此步驟操作后需要編程到01、00狀態(tài)的存儲單元的閾值電壓分布如圖6中的L2所示。接著再將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到00狀態(tài)的存儲單元的閾值電壓編程至Vref3_a5 Vref3范圍內(nèi)，如步驟S104所示，此步驟操作后需要編程到00狀態(tài)的存儲單元的閾值電壓分布如圖6中的L3所示。其中Vref\、Vref2、Vref3分別是狀態(tài)為10、01、00狀態(tài)的存儲單元的所指定的閾值電壓。在第一輪編程操作中，若采用CHE方式對存儲單元進(jìn)行逐個(gè)編程，則編程時(shí)在存儲單元控制柵極施加的電壓約為8V，若采用FN方式對存儲單元進(jìn)行逐個(gè)編程，則編程時(shí)在存儲單元控制柵極施加的電壓約為14V。第一輪編程操作結(jié)束后,再進(jìn)行第二輪編程操作。在第二輪編程操作中，首先將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到10狀態(tài)的存儲單元的閾值電壓編程至Vrefm Vref1+0.05范圍內(nèi)；將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到01狀態(tài)的存儲單元的閾值電壓編程至Vref2_a(l5 Vref2+a(l5范圍內(nèi)；以及將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到00狀態(tài)的存儲單元的閾值電壓編程至Vrefm Vref3+aQ5范圍內(nèi)，如步驟S105所示。其中Vref1, Vref2, Vref3分別是狀態(tài)為10、01、00狀態(tài)的存儲單元的所指定的閾值電壓。第二輪編程操作結(jié)束后，10、01、00狀態(tài)的存儲單元閾值電壓分布范圍如圖6中的LI'、L2'、L3'所示。在第二輪編程操作中，若采用CHE方式對存儲單元進(jìn)行逐個(gè)編程，則編程時(shí)在存儲單元控制柵極施加的電壓約為7V，若采用FN方式對存儲單元進(jìn)行逐個(gè)編程，則編程時(shí)在存儲單元控制柵極施加的電壓約為13V。此方法不僅適用于2bit的多位存儲器，同樣適用于2bit以上的多位存儲器。該方法運(yùn)用于多于2bit的多位存儲器時(shí)，同樣通過第一輪編程操作將所有存儲單元的閾值電壓編程至指定閾值電壓與比其指定閾值電壓低O. 5的一個(gè)范圍內(nèi)，再通過第二輪編程操作將所有存儲單元的閾值電壓編程至指定閾值電壓正負(fù)O. 05的范圍內(nèi)。其中第二輪編程時(shí)存儲單元控制柵極所施加的電壓略低于第一輪編程操作時(shí)控制柵極所施加的電壓。由以上所述可知，本發(fā)明通過在第一輪編程操作中對存儲器件施加較大的編程操作電壓脈沖來減少編程的時(shí)間，加快編程操作的速度；通過在第二輪編程操作中對存儲器件施加較小的編程電壓脈沖來減小存儲單元閾值電壓分布范圍，提高了整個(gè)編程操作的精度。整個(gè)編程操作算法同時(shí)具有速度快，精度高的優(yōu)點(diǎn)。
以上所述的具體實(shí)施例，對本發(fā)明的目的、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，該方法包括 對多位半導(dǎo)體存儲器內(nèi)所有存儲單元進(jìn)行復(fù)位操作； 執(zhí)行第一輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的閾值電壓低O. 5伏的電壓范圍內(nèi)；以及 執(zhí)行第二輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的指定閾值電壓正負(fù)O. 05伏的電壓范圍內(nèi)。
2.根據(jù)權(quán)利要求I所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，在所述執(zhí)行第二輪編程操作時(shí)施加于存儲單元控制柵極的電壓，低于在所述執(zhí)行第一輪編程操作時(shí)施加于存儲單元控制柵極的電壓。
3.根據(jù)權(quán)利要求I所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，所述多位半導(dǎo)體存儲器包含多個(gè)結(jié)構(gòu)相同的存儲單元，該多個(gè)存儲單元構(gòu)成存儲單元陣列。
4.根據(jù)權(quán)利要求3所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，所述每個(gè)存儲單元包括硅襯底，硅襯底上η型重?fù)诫s的源區(qū)和漏區(qū)，在源區(qū)和漏區(qū)之間載流子溝道上覆蓋的隧穿介質(zhì)層，在隧穿介質(zhì)層上覆蓋的電荷存儲層，在電荷俘獲層上覆蓋的阻擋層，以及在阻擋層上覆蓋的控制柵介質(zhì)層。
5.根據(jù)權(quán)利要求3所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，所述存儲單元陣列為NAND型陣列，或者為NOR型陣列。
6.根據(jù)權(quán)利要求5所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，所述存儲單元陣列為NAND型陣列，對存儲單元陣列中的單個(gè)存儲單元執(zhí)行編程操作為FN編程；所述存儲單元陣列為NOR型陣列，對存儲單元陣列中的單個(gè)存儲單元執(zhí)行編程操作為CHE編程或FN編程。
7.根據(jù)權(quán)利要求I所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，該多位半導(dǎo)體存儲器為2bit存儲器，其特征在于，所述對多位半導(dǎo)體存儲器內(nèi)所有存儲單元進(jìn)行復(fù)位操作，是將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元復(fù)位到11狀態(tài)。
8.根據(jù)權(quán)利要求I所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，該多位半導(dǎo)體存儲器為2bit存儲器，其特征在于，所述執(zhí)行第一輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的閾值電壓低O. 5伏的電壓范圍內(nèi)，包括 將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到10、01、00狀態(tài)的存儲單元的閾值電壓編程至Vref1^0 5 Vref1范圍內(nèi)； 將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到01、00狀態(tài)的存儲單元的閾值電壓編程至Vref2_0.5 Vref2范圍內(nèi)；以及 將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到00狀態(tài)的存儲單元的閾值電壓編程至Vref3-Q. 5 Vref3 范圍內(nèi)； 其中Vrefp Vref2, Vref3分別是狀態(tài)為10、01、00狀態(tài)的存儲單元的所指定的閾值電壓。
9.根據(jù)權(quán)利要求8所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，所述執(zhí)行第一輪編程操作時(shí)，若采用CHE方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為8V ;若采用FN方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為14V。
10.根據(jù)權(quán)利要求I所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，該多位半導(dǎo)體存儲器為2bit存儲器，其特征在于，所述執(zhí)行第二輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的指定閾值電壓正負(fù)O. 05伏的電壓范圍內(nèi)，包括 將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到10狀態(tài)的存儲單元的閾值電壓編程至VrefVatl5 Vref 1+α(ι5 范圍內(nèi)； 將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到01狀態(tài)的存儲單元的閾值電壓編程至Vref2_a(l5 Vref^atl5 范圍內(nèi)；以及 將該多位半導(dǎo)體存儲器內(nèi)所有需要編程到00狀態(tài)的存儲單元的閾值電壓編程至Vref3_a(l5 Vref3+(I.Q5 范圍內(nèi)； 其中Vrefp Vref2, Vref3分別是狀態(tài)為10、01、00狀態(tài)的存儲單元的所指定的閾值電壓。
11.根據(jù)權(quán)利要求10所述的對多位半導(dǎo)體存儲器進(jìn)行編程的方法，其特征在于，所述執(zhí)行第二輪編程操作時(shí)，若采用CHE方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為7V ;若采用FN方式對存儲單元進(jìn)行逐個(gè)編程，則在編程時(shí)施加于存儲單元控制柵極的電壓為13V。
全文摘要
本發(fā)明公開了一種對多位半導(dǎo)體存儲器進(jìn)行編程的方法，涉及半導(dǎo)體存儲器技術(shù)領(lǐng)域。該方法包括對多位半導(dǎo)體存儲器內(nèi)所有存儲單元進(jìn)行復(fù)位操作；執(zhí)行第一輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的閾值電壓低0.5伏的電壓范圍內(nèi)；以及執(zhí)行第二輪編程操作，將該多位半導(dǎo)體存儲器內(nèi)所有存儲單元的閾值電壓編程至比該存儲單元所指定的指定閾值電壓正負(fù)0.05伏的電壓范圍內(nèi)。利用本發(fā)明，有效的解決了存儲器復(fù)位速度和復(fù)位精度之間的矛盾，一方面提高了存儲器的復(fù)位速度，另一方面使得復(fù)位后的存儲單元閾值電壓分布范圍大大減小。
文檔編號G11C16/10GK102969022SQ20111025658
公開日2013年3月13日 申請日期2011年9月1日 優(yōu)先權(quán)日2011年9月1日
發(fā)明者劉明, 姜丹丹, 霍宗亮, 張滿紅, 劉璟, 謝常青 申請人:中國科學(xué)院微電子研究所