專利名稱：單次性可編程存儲器、電子系統(tǒng)、電性熔絲存儲器及方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種可編程存儲器組件，特別是存儲器陣列的可編程電阻組件、單次性可編程存儲器、可編程電阻性組件存儲器、電子系統(tǒng)、電性熔絲存儲器及方法。
背景技術(shù)：
可編程電阻組件通常是指組件的電阻狀態(tài)可在編程后改變。電阻狀態(tài)可以由電阻值來決定。例如，電阻性組件可以是單次性可編程(One-Timel^rogrammablhOTP)組件(如電性熔絲)，而編程方法可以施用高電壓，來產(chǎn)生高電流通過OTP組件。當(dāng)高電流藉由將編程選擇器導(dǎo)通而流過OTP組件，OTP組件將被燒成高或低電阻狀態(tài)(取決于是熔絲或反熔絲)而加以編程。電性熔絲是一種常見的0ΤΡ，而這種可編程電阻組件，可以是多晶硅、硅化多晶硅、 硅化物、熱隔離的主動區(qū)、金屬、金屬合金或它們的組合。金屬可以是鋁、銅或其它過渡金屬。其中最常用的電性熔絲是硅化的多晶硅，用互補(bǔ)式金氧半導(dǎo)體晶體管(CM0Q的柵極制成，用來作為內(nèi)連接(interconnect)。電性熔絲也可以是一個或多個接點(contact)或?qū)娱g接點(via)，而不是小片段的內(nèi)連接。高電流可把接點或?qū)娱g接點燒成高電阻狀態(tài)。電性熔絲可以是反熔絲，其中高電壓使電阻降低，而不是提高電阻。反熔絲可由一個或多個接點或?qū)娱g接點組成，并含有絕緣體于其間。反熔絲也可由CMOS柵極耦合于CMOS本體，其含有柵極氧化層當(dāng)做為絕緣體。一種傳統(tǒng)的可編程電阻式記憶存儲單元如圖1所示。存儲單元10包含電阻組件 11和N型金氧半導(dǎo)體晶體管(NMOQ編程選擇器12。電阻組件11 一端耦合到NMOS的漏極， 另一端耦合到正電壓V+。NMOS 12的柵極耦合到選擇信號SEL，源極耦合到負(fù)電壓V-。當(dāng)高電壓加在V+而低電壓加在V-時，電阻組件10則可被編程，經(jīng)由提高編程選擇信號SEL 來打開NMOS 12。一種最常見的電阻組件是硅化多晶硅，乃是在同時制作MOS柵極時用的同樣材料。NMOS編程選擇器12的面積需要足夠大，以使所需的編程電流可持續(xù)幾微秒。硅化多晶硅的編程電流通常是從幾毫安(對寬度約40納米的熔絲)至20毫安(對寬度約0. 6 微米熔絲)。因此使用硅化多晶硅的電性熔絲存儲單元往往需有大的面積。如圖加所示，相變存儲器(PCM)是另一種傳統(tǒng)的可編程電阻組件20。PCM存儲單元包含相變材料(Phase Change Material)薄膜21和一個當(dāng)作編程選擇器的雙極性晶體管22，其具有P+射極23，N型基極27和P型基體為集極25。相變薄膜21 —端耦合到雙極性晶體管22的射極23，另一端耦合到正電壓V+。雙極性晶體管22的N型基極27耦合到負(fù)電壓V-。集極25耦合到接地。在V+和V-間施加適當(dāng)且持續(xù)適當(dāng)?shù)臅r間的電壓，相變薄膜21可被編程成高或低電阻狀態(tài)，根據(jù)電壓和持續(xù)時間而定。按照慣例，編程一個相變存儲器成高電阻狀態(tài)(或重設(shè)狀態(tài))大約需要持續(xù)50ns的3V電壓，消耗大約300uA的電流。編程相變存儲器成低電阻狀態(tài)(或設(shè)置狀態(tài))需要持續(xù)300ns左右的2V電壓，消耗大約IOOuA的電流。這種存儲單元需要特殊制程來妥善隔離每個存儲單元，因而需要比標(biāo)準(zhǔn) CMOS邏輯制程多3-4道掩模，而使得它的制作比較貴。
圖2b所示為另一種相變存儲器(PCM)的可編程電阻組件。相變存儲器材料有相變薄膜21’和二極管22’。相變薄膜21’被耦合在二極管陽極22’和正電壓V+之間。二極管的陰極22’被耦合到負(fù)電壓V-。施加適當(dāng)?shù)碾妷涸赩+和V-之間持續(xù)一段適當(dāng)?shù)臅r間， 相變薄膜21’可以被編程為高或低電阻狀態(tài)，根據(jù)電壓和持續(xù)時間而定。請見“Kwang-Jin Lee et al. ,"A 90nm 1. 8V512Mb Diode-Switch PRAM with 266MB/s Read Throughput, ，，I nternationalSolid-State Circuit Conference, 2007, pp. 472-273”，圖 2b 所示為使用二極管作為相變存儲器(PCM)存儲單元的編程選擇器的例子。雖然這項技術(shù)可以減少PCM存儲單元尺寸到只有6. 8F2 (F代表特征大小)，二極管需要非常復(fù)雜的制造過程，如選擇性磊晶成長(SEG)。如此一來對嵌入式PCM的應(yīng)用，將變的非常昂貴。圖3a和北所示為一些從內(nèi)連接(Interconnect)制作成的電性熔絲組件81和 85的實施例。內(nèi)連接扮演一種特定類型的電阻組件。電阻組件有三個部分陽極，陰極，和本體。陽極和陰極提供電阻組件的連接到其它部分的電路，使電流可以從陽極流動通過本體到陰極。本體的寬度決定了電流密度，進(jìn)而決定編程電流的電遷移臨界值。圖3a顯示了一種傳統(tǒng)的電性熔絲組件81，包含陽極80，陰極82，和本體83。這實施例有一大型而對稱的陽極和陰極。圖北顯示了另一種傳統(tǒng)的電性熔絲組件85，包含陽極84，陰極86，和本體 87。這實施例有大型陽極和小型陰極的一種非對稱形狀，以根據(jù)極性和貯藏效應(yīng)來提高電遷移效應(yīng)。極性效應(yīng)意味著電遷移總是從陰極開始。而貯藏效應(yīng)的影響是小型陰極可使電遷移比較容易發(fā)生。因為當(dāng)電遷移發(fā)生時，較小的面積可有較少的離子可補(bǔ)充空隙。圖3a 和北里的熔絲組件81和85是相對比較大的結(jié)構(gòu)，這使得它們不適合一些應(yīng)用。

發(fā)明內(nèi)容
本發(fā)明的一目的為提供使用二極管作為編程選擇器的可編程電阻組件存儲單元， 其中可編程的電阻組件可以使用標(biāo)準(zhǔn)CMOS邏輯制程，以減少存儲單元的大小和成本。依據(jù)本發(fā)明的一實施例，該可編程電阻性組件存儲器，包括多個可編程電阻性存儲單元，至少有一可編程電阻性存儲單元包括一可編程電阻性組件被耦合到第一電源電壓線；及一二極管包括至少有一第一主動區(qū)和一第二主動區(qū)，其中該第一主動區(qū)具有一第一類型摻雜，該第二主動區(qū)擁具有一第二類型的摻雜，該第一主動區(qū)域提供了該二極管的一第一端而該第二主動區(qū)提供該二極管的一第二端，該第一主動區(qū)和該第二主動區(qū)二者皆存在一個位于一共同的井里，該第一主動區(qū)被耦合到可編程電阻性組件，而該第二主動區(qū)被耦合到一第二電源電壓線。其中該第一和第二主動區(qū)是從互補(bǔ)式金氧半導(dǎo)體晶體管 (CMOS)組件的源極或漏極來制造，而井是從CMOS井來制造；其中，可編程電阻性組件被配置為可編程，經(jīng)由施加電壓到該第一和第二電源電壓線而編程，并改變電阻為不同的邏輯狀態(tài)。依據(jù)本發(fā)明另一實施例，一種單次性可編程存儲器，包括多個單次性可編程存儲單元，至少有一單次性可編程存儲單元包括一單次性可編程組件被耦合到第一電源電壓線；及一二極管包括至少有一第一主動區(qū)和一第二主動區(qū)，其中該第一主動區(qū)具有第一類型摻雜，該第二主動區(qū)具擁有第二類型的摻雜，第一主動區(qū)域提供該了二極管的一第一端而該第二主動區(qū)提供該二極管的一第二端，該第一主動區(qū)和該第二主動區(qū)二者皆存在一共同的井里，該第一主動區(qū)被耦合到單次性可編程組件，而該第二主動區(qū)被耦合到一第二電
6源電壓線；其中該第一和第二主動區(qū)是從互補(bǔ)式金氧半導(dǎo)體晶體管晶體管(CM0Q組件的源極或漏極來制造，而井是從CMOS井來制造。其中，單次性可編程組件被配置為可編程，經(jīng)由施加電壓到該第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)。依據(jù)本發(fā)明另一實施例，一種電子系統(tǒng)包括一種處理器；及一可編程電阻組件存儲器可操作地連接到處理器，這可編程電阻元存儲器包括至少數(shù)個可編程電阻組件存儲單元來提供數(shù)據(jù)存儲，每個可編程電阻存儲單元包括一可編程電阻組件被耦合到第一電源電壓線；及一二極管包含至少一第一主動區(qū)和一第二主動區(qū)，其中該第一主動區(qū)具有第一類型摻雜，該第二主動區(qū)具有第二類型摻雜，該第一主動區(qū)提供該二極管的第一端，該第二主動區(qū)提供該二極管的第二端，該第一和第二主動區(qū)二者皆存在一個共同的井里，該第一主動區(qū)被耦合到該可編程電阻組件而該第二主動區(qū)被耦合到一第二電源電壓線；其中該第一和第二主動區(qū)是從CMOS組件的源極或漏極來制造，而井是從CMOS井來制造；其中，該可編程電阻組件被配置為可編程經(jīng)由施加電壓到該第一和第二電源電壓線而改變電阻到不同的邏輯狀態(tài)。依據(jù)本發(fā)明另一實施例，一種提供可編程電阻組件存儲器的方法來提供可編程電阻組件存儲器，包括提供多個可編程電阻組件存儲單元，至少有一可編程電阻組件存儲單元包括至少(i) 一可編程電阻組件被耦合到第一電源電壓線；及(ii) 一二極管包含至少一第一主動區(qū)和一第二主動區(qū)，該第一主動區(qū)具有第一類型摻雜，該第二主動區(qū)具有第二類型摻雜，該第一主動區(qū)提供該二極管的第一端，該第二主動區(qū)提供該二極管的第二端，該第一和第二主動區(qū)二者皆從CMOS組件的源極或漏極來制造，并且存在一個共同的井里，該井是從CMOS井制造來的，該第一主動區(qū)被耦合到該可編程電阻組件而該第二主動區(qū)被耦合到一第二個電源電壓線，及經(jīng)由施加電壓到第一和第二個電壓線，以編程一邏輯狀態(tài)到至少一該可編程電阻組件存儲單元。本發(fā)明的可編程電阻性組件存儲器可降低編程電流，且可使用標(biāo)準(zhǔn)CMOS邏輯制程，以減少存儲單元的大小和成本。


圖1顯示一傳統(tǒng)的可編程電阻式記憶存儲單元電路圖。圖加顯示相變存儲器(PCM)用的另一傳統(tǒng)可編程電阻式組件電路圖，其采用雙極型晶體管作為編程選擇器。圖2b顯示一傳統(tǒng)相變存儲器(PCM)電路圖，其采用二極管作為編程選擇器。圖3a和北分別展示從內(nèi)連接(interconnect)制作的一電性熔絲組件的實施例示意圖。圖4顯示一方塊圖，其包含根據(jù)本發(fā)明的使用接面二極管的記憶存儲單元。圖如顯示一接面二極管的橫截面。根據(jù)此實施例，二極管用淺溝槽隔離(STI)來隔離陽極和陰極，并當(dāng)編程選擇器。圖恥顯示了一接面二極管的橫截面。根據(jù)此實施例，二極管用假CMOS柵極來隔離陽極和陰極，并當(dāng)編程選擇器。圖5c顯示一接面二極管的橫截面。根據(jù)此實施例，二極管用硅化阻擋層(SBL)來隔離陽極和陰極，并當(dāng)編程選擇器。
圖6a顯示一接面二極管的橫截面。根據(jù)此實施例，二極管用絕緣硅基體(SOI)技術(shù)里的假CMOS柵極來隔離陽極和陰極，并當(dāng)編程選擇器。圖6b顯示一接面二極管的橫截面。根據(jù)此實施例，此二極管用翅式場效應(yīng)晶體管 (FINFET)技術(shù)里假CMOS柵極來隔離陽極和陰極，并當(dāng)編程選擇器。圖7a顯示一電性熔絲組件的一實施例示意圖。圖7b顯示一電性熔絲的頂視圖。此電性熔絲耦合到一個四面都是淺溝槽隔離 (STI)的接面二極管。圖7c顯示一電性熔絲的頂視圖。此電性熔絲耦合到一個二面是淺溝槽隔離 (STI)，而另外二面是假CMOS隔離的接面二極管。圖7d顯示一電性熔絲的頂視圖。此電性熔絲耦合到一個四面都是假CMOS隔離的
接面二極管。圖7e顯示一電性熔絲的頂視圖。此電性熔絲耦合到一個四面都是硅化物阻擋層隔離的接面二極管。圖7f顯示一個接點(contact)耦合在電阻組件和接面二極管的P端接點，而金屬填在同一個單一接點里。圖顯示一金屬熔絲耦合到一接面二極管的頂視圖。此接面二極管四面都是假 CMOS柵極隔離。圖8b顯示一金屬熔絲耦合到一接面二極管的頂視圖。此接面二極管有4個存儲單元共享一邊一個的N井接點。圖8c顯示一層間接點熔絲(via fuse)耦合到一接面二極管的頂視圖。此接面二極管有4個存儲單元共享一邊一個的N井接點。圖8d顯示一層間接點熔絲二維陣列的頂視圖。這些層間接點熔絲使用P+/N井二極管。圖9顯示一可編程電阻式存儲器的一部分。根據(jù)此一實施例，由η行和(m+1)列的單二極管存儲單元與η個字符線驅(qū)動器一起構(gòu)成。圖IOa描繪一方法來編程可編程電阻式存儲器的流程圖。圖IOb描繪一方法來讀取可編程電阻式存儲器的流程圖。圖11顯示一種處理器(Processor)的系統(tǒng)的實施例示意圖。
具體實施例方式在本發(fā)明的實施例中，P+/N井接面二極管作為可編程電阻式組件的編程選擇器。 此二極管可以包括在N井里的P+和N+主動區(qū)(Active regions)。由于P+和N+主動區(qū)和 N井都是以現(xiàn)成的標(biāo)準(zhǔn)CMOS邏輯制程，這些組件可用有效率及符合成本效益的方法做成， 且不須額外的掩?；蛑瞥滩襟E以節(jié)省成本。這可編程電阻式組件可以包括在電子系統(tǒng)里。圖4所示為依據(jù)一實施例的使用接面二極管的存儲單元30的方塊圖。特別是，存儲單元30包括電阻組件30a和二極管30b。電阻組件30a可耦合在接面二極管30b的陽極和正電壓V+之間。接面二極管30b的陰極可耦合到負(fù)電壓V-。在一實施例里，存儲單元 30可以是熔絲存儲單元，且包含作為電性熔絲的電阻組件30a。接面二極管30b可以作為編程選擇器。接面二極管可以從使用P型基體的標(biāo)準(zhǔn)CMOS制程的P+/N井來制作。作為二極管陽極和陰極的P+和N+主動區(qū)就是CMOS組件的源極或漏極。N井就是用來嵌入PMOS 組件的CMOS井。另外，接面二極管可以由使用N型基體的CMOS制程里的N+/P井來構(gòu)造。 電阻組件30a和接面二極管30b于電源電壓V+和V-之間的連接方式是可互換的。經(jīng)由一適當(dāng)?shù)臅r間里施加適當(dāng)?shù)碾妷?其在V+和V-之間)，電阻組件30a可根據(jù)電壓和持續(xù)時間被編程為高或低電阻狀態(tài)，因此編程存儲器存儲單元30可存儲數(shù)據(jù)值(例如，數(shù)據(jù)的位)。 二極管的P+和N+主動區(qū)可以使用假CMOS柵極，淺溝槽隔離(STI)，局部氧化(L0C0S)，或硅化物阻擋層(SBL)來隔離。如果沒有硅化物靠近第一和第二主動區(qū)的邊界，第一和第二個主動區(qū)可以對接(butted)或用摻雜低劑量的主動區(qū)來分隔這兩種主動區(qū)。電性熔絲的存儲單元可以作為說明關(guān)鍵實現(xiàn)概念的范例。圖fe顯示二極管32的橫截面，在可編程電阻組件里使用淺溝槽隔離的P+/N井二極管做為編程選擇器。分別構(gòu)成二極管32的P和N終端的P+主動區(qū)33和N+主動區(qū)37就是在標(biāo)準(zhǔn)CMOS邏輯制程里的 PMOS和NMOS的源極或漏極。N+主動區(qū)37被耦合到N井34，此N井在標(biāo)準(zhǔn)CMOS邏輯制程里嵌入PM0S。淺溝槽隔離36隔離不同組件的主動區(qū)。電阻組件(沒有顯示在圖如)，如電性熔絲，可以一端耦合到P+主動區(qū)33而另一端耦合到高電壓電源V+。為了編程這種可編程電阻式組件，高電壓加在V+，低電壓或地電位施加到N+主動區(qū)37。因此，高電流過熔絲組件和二極管32來編程電阻組件。圖恥顯示了另一接面二極管32’實施例的一截面圖，其當(dāng)做編程選擇器并以假 CMOS柵極隔離。淺溝槽隔離36’提供其它主動區(qū)的隔離。主動區(qū)31’以淺溝槽隔離36’來加以定義。這里的N+和P+主動區(qū)37，和33，進(jìn)一步分別由假CMOS柵極39，、P+植入層 38’和N+植入層(P+植入層38’的互補(bǔ))混合來加以定義，構(gòu)成二極管32’的N和P端。 該二極管32’被制作成類似PMOS的組件，且包含了 37’、39’、33’及34’作為源極、柵極、漏極和N井，除了源極37’上覆蓋有N+植入層，而非真正的PMOS所覆蓋的P+植入層38’。假 MOS柵極39’最好是偏壓在一固定的電壓，其目的為在制作過程中當(dāng)作P+主動區(qū)33’和N+ 主動區(qū)37’之間的隔離。N+主動區(qū)37’被耦合到N井34’，此井在標(biāo)準(zhǔn)CMOS邏輯制程里是嵌入PMOS的本體。P基體35’是P型硅的基體。電阻組件(圖恥中沒有顯示)，如電性熔絲，可以一端被耦合到P+區(qū)33’而另一端被耦合到一高電壓電源V+。為了編程這種可編程電阻組件，高電壓施加在V+，而低電壓或接地到N+主動區(qū)37’。因此，高電流流過熔絲組件與二極管32’來編程電阻組件。這實施例有理想的小尺寸和低電阻。圖5c所示另一實施例的橫截面，其中接面二極管32”以硅化物阻擋層(SBL) 39” 隔離并作為編程選擇器。圖5c類似圖恥，然而在圖恥里的假CMOS柵極39”被圖5c里的硅化物阻擋層39 “所取代，以阻止硅化物生長在主動區(qū)31”的頂部。如果沒有假CMOS柵極或硅化物阻擋層，N+和P+主動區(qū)將由主動區(qū)域31”表面的硅化物而被短路。圖6a所示另一實施例的橫截面，其中接面二極管32”被當(dāng)編程選擇器，并采用絕緣硅基體(SOI)的技術(shù)。在SOI技術(shù)中，基體35”是如二氧化硅或類似材料的絕緣體，此絕緣體包含薄層硅生長在頂部。所有NMOS和PMOS都在硅井里，由二氧化硅或類似的材料隔離彼此和基體35”。一整件(one-piece)主動區(qū)31”經(jīng)由假CMOS柵極39”、P+植入層38”和 N+植入層(P+植入層38”的互補(bǔ))的混合分為N+主動區(qū)37”、P+主動區(qū)33”和本體34”。 因此N+主動區(qū)37”和P+主動區(qū)33”分別構(gòu)成接面二極管32”的N端和P端。N+主動區(qū) 37”及P+主動區(qū)33”可以分別和標(biāo)準(zhǔn)CMOS邏輯制程里NMOS和PMOS的源極或漏極相同。同樣，假CMOS柵極39 “可以和標(biāo)準(zhǔn)CMOS制程建構(gòu)的CMOS柵極相同。假M(fèi)OS柵極39”可以偏壓在一固定的電壓，其目的為在制作過程中當(dāng)作P+主動區(qū)33”和N+主動區(qū)37”之間的隔離。N+主動區(qū)37”被耦合到低電壓V-和N井34，此N井在標(biāo)準(zhǔn)CMOS邏輯制程里是嵌入PMOS的本體。電阻組件(圖6a中沒有顯示)，如電性熔絲，可以一端被耦合到P+主動區(qū) 33”而另一端被耦合到高電壓電源V+。為了編程這種電性熔絲存儲單元，高和低電壓分別施加在V+和V-，導(dǎo)通大電流流過熔絲組件與接面二極管32”來編程電阻組件。CMOS隔離技術(shù)的其它實施例，如淺溝槽隔離(STI)，假CMOS柵極，或硅化物阻擋層(SBL)在一至四邊或任何一邊，可以很容易應(yīng)用到相應(yīng)的CMOS SOI技術(shù)。圖6b顯示另一接面二極管45實施例的一截面圖，該接面二極管45為使用翅式場效應(yīng)晶體管(FinFET)技術(shù)的編程選擇器。FinFET是指翅式(FIN)為基本的多柵極晶體管。FinFET技術(shù)類似傳統(tǒng)的CMOS，但是具有高瘦硅島，其升高在硅基體上以作為CMOS組件的主體。主體像傳統(tǒng)CMOS，分為源極，漏極和多晶硅或非鋁金屬柵極的通道。主要的區(qū)別是在FinFET技術(shù)中，MOS組件的本體被提升到基板之上，島狀區(qū)的高度即是通道的寬度，然而電流的流動方向仍然是在平行于硅的表面。圖6b顯示FinFET技術(shù)的一例子，硅基體35 是個外延層，建在類似SOI絕緣層或其它高電阻硅基體之上。硅基體35可以被蝕刻成幾個高大的長方形島狀區(qū)31-1、31-2和31-3。經(jīng)由適當(dāng)?shù)臇艠O氧化層成長，島狀區(qū)31_1、31_2 及31-3可分別以MOS柵極39-1、39-2和39_3來覆蓋升高的島狀區(qū)的兩邊及定義源極和漏極區(qū)。源極和漏極區(qū)形成于島狀區(qū)31-1、31-2及31-3，然后填充硅，如填充于硅區(qū)40-1 和硅區(qū)40-2，讓合并的源極和漏極面積大到足以放下接點。在圖6b中，硅區(qū)40-1和硅區(qū) 40-2的填充區(qū)域只是用來說明及顯露橫截面，例如填充區(qū)域可以填充到島狀區(qū)31-1、31-2 和31-3的表面。在此實施例，主動區(qū)33-1，2，3和37-1，2，3被P+植入層38，和N+植入層 (P+植入層38，的互補(bǔ))分別覆蓋來構(gòu)成接面二極管45的P和N端，而不是像傳統(tǒng)FinFET 的PMOS全部被P+植入層38’覆蓋。N+主動區(qū)37-1，2，3被耦合到低電壓電源V-。電阻組件(圖6b中沒有顯示)，如電性熔絲，一端被耦合到P+主動區(qū)33-1，2，3，另一端被耦合到高電壓電源V+。為了編程這種電性熔絲，高和低電壓分別施加在V+和V-上，以導(dǎo)通大電流流過電阻組件與接面二極管45，來編程電阻組件。CMOS主體技術(shù)隔離的其它實施例，如淺溝槽隔離(STI)、假CMOS柵極或硅化物阻擋層(SBL)，可以很容易應(yīng)用到相應(yīng)的FinFET技術(shù)。圖7a為根據(jù)另一實施例的電性熔絲組件88的頂視圖。這電性熔絲組件88可以如圖4所示當(dāng)作為電阻組件使用。電性熔絲組件88包括陽極89、陰極90及本體91。在此實施例，電性熔絲組件88是棒狀且包含大的陽極89和小的陰極90來減少陰極面積。陽極 89和陰極90可從本體91突出來以形成接點。陽極89和陰極90接點的數(shù)量可以是一個， 以使面積非常小。然而，陽極89接點面積往往較大，這樣陽極89比陰極90大，可使陽極89 能更抗拒電遷移。熔絲的本體91可以有0. 5-6個方形，就是長度與寬度的比例約為6到 0. 5，來達(dá)到存儲單元面積和編程電流的最佳化。熔絲組件88有P+植入層92覆蓋本體91 的一部分和陰極90，而N+植入層覆蓋其余的面積。當(dāng)在頂部硅化物因電遷移、離子擴(kuò)散和硅化物分解等其它效應(yīng)耗盡時，這實施例使得熔絲組件88表現(xiàn)像反向偏壓二極管來增加編程后電阻?？蓪崿F(xiàn)上述實施例的電性熔絲組件包含了多晶硅、多晶硅硅化、熱隔離的主動區(qū)、局部互連(Local Interconnect)或其它CMOS柵極材料。特別是一些電性熔絲組件允許P+ 和N+植入后可以在編程后創(chuàng)建出二極管，如多晶硅、隔熱隔離的主動區(qū)或金屬柵極CMOS的柵極。例如，如果金屬柵極CMOS具有多晶硅在金屬合金層之間的三明治結(jié)構(gòu)，金屬合金層可以被由布局產(chǎn)生的掩模阻擋，以在熔絲組件里產(chǎn)生二極管。在SOI或如SOI的制程里，電性熔絲也可以從熱隔離的主動區(qū)來構(gòu)造。在熱隔離主動區(qū)的兩端，這樣的熔絲可以被植入 N+、P+、或N+和P+摻雜。此熔絲如果一部分被植入N+摻雜和一部分P+摻雜，當(dāng)頂部的硅化物被編程后耗盡，熔絲可以形成像反向偏壓的二極管。依此方式構(gòu)建的熔絲組件，熔絲可以被合并成二極管主動區(qū)的一部分，使熔絲和二極管形成在一單一的主動區(qū)以省面積。有一些制程可以提供局部互連，這是由硅化物制造過程中的副產(chǎn)品可和多晶硅與主動區(qū)直接互連以省接點。如此，電性熔絲組件可以和二極管的主動區(qū)直接連接而沒有任何接點，以節(jié)省面積。在CMOS的制程里建構(gòu)電性熔絲組件有很多變化，上述的討論是用于說明目的，其變化及其組合的一部分，都是實施例而落入本發(fā)明的范圍。圖7b、7c、7d、7e和7f顯示由不同的隔離和熔絲組件的實施例的P+/N井二極管的頂視圖。沒有隔離，P+和N+主動區(qū)將經(jīng)由長在頂部的硅化物短路在一起。隔離可以經(jīng)由淺溝槽隔離(STI)、假CMOS柵極或硅化物阻擋層(SBL)從一至四邊或任何邊的組合來提供。 當(dāng)作二極管的P端和N端的P+和N+主動區(qū)，就是CMOS組件的源極或漏極。P+和N+所在的N井，就是在標(biāo)準(zhǔn)CMOS制程里用來嵌入PMOS相同的N井。在許多個存儲單元里二極管的N+主動區(qū)可被共享。但為簡單起見，圖7b-7f對一 P+主動區(qū)只顯示一 N+主動區(qū)。圖7b顯示另一實施例的位于電性熔絲存儲單元中的P+/N井二極管40的一頂視圖。此電性熔絲存儲單元具有主動區(qū)43和44而且有STI 49隔離于四邊。熔絲組件42經(jīng)由金屬46被耦合到主動區(qū)43。主動區(qū)43和44分別被P+植入層47和N+植入層(P+植入層47的互補(bǔ))所覆蓋，來構(gòu)成二極管40的P端和N端。二極管40的主動區(qū)43和44存在一 N井45里，同樣的N井可用于嵌入PMOS于標(biāo)準(zhǔn)的CMOS制程里。在此實施例，P+主動區(qū)43和N+主動區(qū)44被STI 49四面包圍。由于STI 49比P+和N+主動區(qū)更深，在P+主動區(qū)43和N+主動區(qū)44之間的二極管電阻會很高。圖7c顯示另一實施例的位于電性熔絲存儲單元中的P+/N井二極管50的頂視圖。 此電性熔絲存儲單元具有二邊STI 59和另二邊假CMOS柵極隔離的主動區(qū)53和M。此電性熔絲單元包含一在右一在左的二個STI 59漕溝的主動區(qū)51，和經(jīng)由在頂部和底部的兩個CMOS柵極被區(qū)分為周邊主動區(qū)M和中央主動區(qū)53。中央主動區(qū)53被P+植入層57覆蓋，而周邊主動區(qū)域被N+植入層覆蓋，其構(gòu)成了二極管的P端和N端。主動區(qū)51存在一 N 井55里，同樣的N井可用于嵌入PMOS于標(biāo)準(zhǔn)CMOS制程里。熔絲組件52被耦合到P+主動區(qū)53。假M(fèi)OS柵極58最好是被偏壓到一固定的電壓。在此實施例，P+主動區(qū)53和N+主動區(qū)討被311 59包圍在左右兩側(cè)而假M(fèi)OS柵極58在頂部和底部。由假M(fèi)OS柵極58所提供的隔離比STI的隔離可提供較低的電阻，因為在P+主動區(qū)53和N+主動區(qū)M的距離較窄，并且在硅表面下沒有氧化物阻止電流路徑。圖7d顯示另一實施例的位于電性熔絲存儲單元中的P+/N井二極管60的頂視圖。 此電性熔絲存儲單元具假CMOS柵極在四面隔離。單件主動區(qū)61被環(huán)型MOS柵極68分為中央主動區(qū)63和周邊主動區(qū)64。分別地，中央主動區(qū)63被P+植入層67覆蓋，而周邊主動區(qū)域64被N+植入層(P+植入層67的互補(bǔ))所覆蓋，而構(gòu)成了二極管60的P端和N端。單件主動區(qū)61存在一 N井里，同樣的N井可用于嵌入PMOS于標(biāo)準(zhǔn)CMOS制程里。熔絲組件 62經(jīng)由金屬66被耦合到P+主動區(qū)63。假M(fèi)OS柵極68可以被偏壓到一固定的電壓，以提供在P+主動區(qū)63和N+主動區(qū)64的四面隔離。這實施例提供低電阻于二極管60的P和 N端之間。圖7e顯示了一 P+/N井二極管60，的頂視圖，在電性熔絲存儲單元里的另一實施例。此電性熔絲存儲單元具有以硅化物阻擋層(SBL)68’提供四面隔離的主動區(qū)63’和64’。 單件主動區(qū)被環(huán)型硅化物阻擋層(SBL)68’分為中央主動區(qū)63’和周邊主動區(qū)64’。中央主動區(qū)63，和周邊主動區(qū)64，分別被P+植入層67，和N+植入層(P+植入層67，的互補(bǔ))所覆蓋，來構(gòu)成了二極管60’的P端和N端。P+植入層67’和N+植入層之間的邊界大約在環(huán)型硅化物阻擋層(SBL) 68’中間。主動區(qū)61’存在一 N井65’里。熔絲組件62’經(jīng)由金屬 66’被耦合到P+主動區(qū)63’。環(huán)型硅化物阻擋層(SBL) 68’阻擋硅化物在P+主動區(qū)63’和 N+主動區(qū)64，的頂部上形成。在此實施例，P+主動區(qū)63’和N+主動區(qū)64’被P/N接面四面隔離。這實施例具有于二極管60’的P和N端間的低電阻，雖然硅化物阻擋層(SBL)可能比MOS柵極寬。在另一實施例里，在P+植入層67，和N+植入層之間存有空隙，雖然P+ 植入層67’和N+植入層都被環(huán)型硅化物阻擋層(SBL) 68’所覆蓋。圖7f顯示了另一實施例的頂視圖，其中P+/N井二極管70在一電性熔絲存儲單元里，含有一單接點。被STI 79隔離的主動區(qū)73和74分別被P+植入層77和N+植入層(P+ 植入層77的互補(bǔ))所覆蓋，構(gòu)成了二極管70的P端和N端。主動區(qū)73和74皆存在一 N 井75里，同樣的N井可用于嵌入標(biāo)準(zhǔn)CMOS制程里的PM0S。熔絲組件72經(jīng)由一單接點71 里的金屬76而被耦合到P+主動區(qū)73。這單接點71跟在圖7b、7c、7d和7e里的雙接點是完全不同，其中一接點經(jīng)由金屬而連接熔絲組件，然后另一接點經(jīng)由金屬而連接另一 P+主動區(qū)。本實施例經(jīng)由一單接點里的金屬來直接連接一熔絲組件到一 P+主動區(qū)，存儲單元的面積可大幅減少。此熔絲組件的實施例，可由CMOS柵極來構(gòu)建，包括多晶硅、硅化多晶硅或非鋁金屬的CMOS柵極，其允許熔絲組件和主動區(qū)經(jīng)由金屬在上的單一接點。在一般情況下，多晶硅或硅化多晶硅熔絲更常被用來當(dāng)作電性熔絲，因為它比金屬，或接點/層間接點需要較低的編程電流。然而金屬熔絲具有一定優(yōu)勢，如更小的尺寸和編程后大電阻比例。使用金屬的熔絲組件可直接連接到P+主動區(qū)，從而比多晶硅熔絲減少了額外的接點。在特征尺寸小于65納米的先進(jìn)CMOS技術(shù)，金屬熔絲的編程電壓可低于 3. 3V，這使得金屬熔絲為一可行的解決方案。圖8a顯示P+/N井二極管60”的一頂視圖，擁有第一層金屬(metall)熔絲具有假 CMOS柵極的隔離。單件主動區(qū)被環(huán)型MOS柵極68隔離成中央主動區(qū)63和周邊主動區(qū)64。 分別地，中央主動區(qū)63被P+植入層67所覆蓋，周邊主動區(qū)64被N+植入層(P+植入層67 的互補(bǔ))所覆蓋，以構(gòu)成了二極管60”的P端和N端。主動區(qū)61存在一 N井里，同樣的N 井可用于嵌入標(biāo)準(zhǔn)CMOS制程的PMOS里。第一層金屬熔絲組件62”直接被耦合到P+區(qū)域 63。環(huán)型MOS柵極68提供假CMOS柵極隔離，可以被偏壓到一固定的電壓，并能提供P+主動區(qū)63和N+主動區(qū)64之間四邊的隔離。在此個實施例中，金屬熔絲的長寬比約為0. 5-6。如果二極管導(dǎo)通電流并不大，圖8a里金屬熔絲的大小可進(jìn)一步減少。圖8b顯示一排金屬熔絲存儲單元60’”的一頂視圖。照此實施例，擁有四個金屬熔絲存儲單元，在每一邊共享一 N井接觸。第一層金屬熔絲69有陽極62’、第一層金屬本體66’和陰極(耦合到主動區(qū)64，)，主動區(qū)64，被P+植入層67，所覆蓋并作為二極管的P端。主動區(qū)61，存在一 N井65’里。另一主動區(qū)63’被N+植入層(P+植入層67，的互補(bǔ))所覆蓋以當(dāng)作二極管的N端。四個二極管被STI 68’所隔離，并在每一邊各分享一 N+主動區(qū)63’。N+主動區(qū)63’由水平方向的第二層金屬(metal》所連接，而二極管陽極則是由垂直方向的第三層金屬(metal3)所連接。如果第一層金屬用于編程，在傳導(dǎo)路徑里的其它類型的金屬線應(yīng)更寬。同樣，更多的接點和層間接點應(yīng)放置在傳導(dǎo)路徑來抵抗不當(dāng)?shù)木幊?。圖8b的金屬熔絲采用第一層金屬僅為說明目的，對此本領(lǐng)域技術(shù)人員可知上述說明可以適用于任何金屬， 如第二，三，或四層金屬，或在其它實施例。同樣，對此技術(shù)領(lǐng)域技術(shù)人員可知本發(fā)明可適用于不同的隔離或不同金屬的結(jié)構(gòu)。而且共享一個N+主動區(qū)的存儲單元數(shù)目可能會在其它實施例里有所改變。對特征尺寸小于65納米的先進(jìn)CMOS技術(shù)，接點(Contact)或?qū)娱g接點(Via)熔絲變?yōu)楦涌尚械募夹g(shù)，因為小的接點/層間接點使編程電流相對較低。圖8c顯示了一排四個由第一層間接點(vial)熔絲存儲單元70的頂視圖，依照此一實施例，其共享N型井接點73a和73b。Vial熔絲存儲單元79具有一 vial 79a被耦合到第一層金屬76和第二層金屬72。第二層金屬72經(jīng)由via2被耦合到垂直方向當(dāng)位線的第三層金屬。第一層金屬76 被耦合到一主動區(qū)74，主動區(qū)74被P+植入層77所覆蓋并當(dāng)作是一二極管71的P端。主動區(qū)73a和7 被N+植入層(P+植入層77的互補(bǔ))所覆蓋且被當(dāng)作是在vial熔絲存儲單元79里二極管71的N端。此外，主動區(qū)73a和7 被當(dāng)作是在四個熔絲存儲單元70里的二極管的共同N端，被耦合到水平方向的第四層金屬(metal4)的字符線。該主動區(qū)74、 73a以及73b存在同一 N井75里。Vial熔絲存儲單元70里的四個二極管彼此之間有STI 78隔離。如果是要編程vial，更多其它的接點和更多其它類型的層間接點應(yīng)被放置在傳導(dǎo)路徑里。并且傳導(dǎo)路徑里的其它金屬線該比較寬而且包含大的圍繞在接點/層間接點的四周來抵抗不當(dāng)?shù)木幊?。圖8c里，以Vial當(dāng)作層間接點熔絲是用于說明目的，對此技術(shù)熟知者可知上述說明可適用于任何類型的接點或?qū)娱g接點，如第二、第三、第或四層間連接點 via2,via3或via4等。同樣，對此本領(lǐng)域技術(shù)人員可知本發(fā)明的二極管P端和N端有不同的隔離和不同的金屬的結(jié)構(gòu)。而且共享一 N+主動區(qū)的存儲單元數(shù)目可能會在其它實施例里改變。圖8d顯示另一實施例的頂視圖，其顯示具有假CMOS柵極隔離的虹5 vial熔絲陣列。圖8c顯示一排層間接點熔絲，可擴(kuò)展成一二維陣列90(如圖8d所示)。陣列90有四列主動區(qū)91，每列存在一個單獨的N井里，而五行層間接點熔絲存儲單元96被假CMOS柵極92隔離于主動區(qū)間。每個層間接點熔絲(via fuse)存儲單元96有一接點99在主動區(qū)上被P+植入層94所覆蓋，以作為一二極管的P端，其更被耦合到垂直方向的第二層金屬位線。陣列90里兩邊的主動區(qū)被N+植入層97所覆蓋，以作為在同一列二極管的N端，其更被耦合到水平方向的第三層金屬當(dāng)字符線。為了編程一層間接點熔絲，可選擇并施加電壓到所要的字符線和位線，來導(dǎo)通電流從metal2位線、vial、metall、接點、P+主動區(qū)及N+主動區(qū)，到第三層金屬字符線。為了確保只有vial被編程，其它金屬可以較寬而且其它類型的層間接點或其它接點的數(shù)目可不止一個。為了簡化繪圖，metall-vial-metaU連接可參照圖8c，因此不會顯示于8d圖中的每個存儲單元。對此技術(shù)熟知者可知不同類型的接點或?qū)娱g接點可作為本發(fā)明電阻組件，而且不同金屬的結(jié)構(gòu)可在其它實施例里改變。同樣，在行
13和列里存儲單元的數(shù)目，在一陣列里行和列的數(shù)目，或在N+主動區(qū)之間存儲單元的數(shù)目可在其它實施例里改變。根據(jù)另一實施例，可編程電阻組件可用于建立存儲器。根據(jù)此一實施例，圖9顯示了可編程電阻存儲器100的一部分，由η行X (m+1)列的單二極管存儲單元110的一陣列101 和η個字符線驅(qū)動器150-i (其中i = 0，1，. . . .，n-1)所構(gòu)建。存儲器陣列101有m個正常列和一參考列，共享一感應(yīng)放大器做差動感應(yīng)。對那些存儲器存儲單元110于同一列的每個存儲器存儲單元110有一電阻組件111被耦合到當(dāng)編程選擇器的一二極管112的P端和到一位線BLj 170-j(j = 0,1,.. m-1)或參考位線BLRO 175-0。對那些存儲器存儲單元 110在同一行的二極管112的N端經(jīng)由局部字符線LWLBi 154-i, (i = 0,1, -,n-1)被耦合到一字符線WLBi 152-i，。每個字符線WLBi被耦合到至少一局部字符線LWLBi，此處i =0,1,…，n-1。該局部字符線LWLBi 通常由高電阻材料，如N井或多晶硅構(gòu)建，來連接存儲單元，然后耦合到WLBi (例如，低電阻金屬WLBi)經(jīng)由接點或?qū)娱g接點，緩沖器，或后譯碼器172-i，其中i = 0，1，. . .，n-1。當(dāng)使用二極管作為編程選擇器，可能需要緩沖器或后譯碼器172-i，因為有電流流過WLBi，特別是當(dāng)一 WLBi驅(qū)動多個存儲單元來同時編程和讀取，于其它實施例。該字符線WLBi是由字符線驅(qū)動器150-i所驅(qū)動，為了編程和讀取其電源電壓vddi可以在不同的電壓之間被切換。每個BLj 170-j或BLR0175-0都經(jīng)由一 Y-write通道閘120-j或125被耦合到一電源電壓VDDP來編程，分別由被選中的YSWBj (j = 0,1,. . ,m-1)或 YSWRB0。在 Y-write 通道閘 120_j(j = 0,1, -,m-1)或 125 可以由 PMOS 所建構(gòu)，雖然NM0S，二極管，或雙極型組件可以在一些實施例里使用。每個BL或BLRO經(jīng)由一 Y-read通道閘130_j或135被耦合到數(shù)據(jù)線DLj或參考數(shù)據(jù)線DLR0，分別由YSRj (j = 0,1,.., m-1)或YSRRO所選定。在存儲器陣列101這一部分，m正常的數(shù)據(jù)線DLj (j = 0， 1，…，m-1)被連接到一感應(yīng)放大器140的一輸入端160。該參考數(shù)據(jù)線DLRO提供了感應(yīng)放大器140的另一輸入端161 ( 一般在參考部分里不需要多任務(wù)器)。感應(yīng)放大器140的輸出端是QO。要編程一存儲單元，特定的WLBi和YSWBj被開啟而一高電壓被提供到VDDP，其中 i = 0，1，. .，n-1 而 j = 0，1，. . .，m-1。在一些實施例里，經(jīng)由打開 WJiBi (i = 0,1,..., n-1)和YSWRBO，參考存儲單元可以被編程為0或1。要讀取一存儲單元，數(shù)據(jù)列線DLj 160 可以由啟用特定的WLBi和YSRj，(其中i = 0，1，. . .，n-l，和j = 0，1，. . .，m_l)來選到， 而一參考數(shù)據(jù)線DLR0161可以由啟用特定的一參考存儲單元來選到，皆被耦合到感應(yīng)放大器140。此感應(yīng)放大器140可以被用來感應(yīng)和比較DL和DLRO與接地之間的電阻差異，同時關(guān)閉所有 YSWBj 和 YSWRB0，其中 j = 0，1，. .，m-1。圖IOa和IOb顯示一流程圖實施例，分別描繪可編程電阻式存儲器的編程方法700 和讀取方法800。方法700和800描述了在可編程電阻式存儲器情況下，如圖9的可編程電阻存儲器100的編程和讀取。此外，雖然說是一步驟流程，對本領(lǐng)域技術(shù)人員可知至少一些步驟可能會以不同的順序進(jìn)行，包括同時或跳過。圖IOa所示為用于可編程電阻存儲器的一編程方法700的流程圖。根據(jù)此實施例， 在第一步驟710，選擇適當(dāng)?shù)碾娫催x擇器以施加高電壓電源到字符線和位線驅(qū)動器。在第二步驟720，根據(jù)可編程電阻組件的類型，在控制邏輯(在圖9里沒有顯示)里進(jìn)行分析要被編程的數(shù)據(jù)。對于電性熔絲，由于為單次性可編程組件(OTP)，所以編程通常意味著燒錄熔絲到非原始狀態(tài)，而且是不可逆轉(zhuǎn)的。編程電壓和持續(xù)時間往往是由外部控制信號決定，而不是從存儲器內(nèi)部產(chǎn)生。在第三步驟730，選擇一存儲單元的一列，所以相對的局部字符線可被開啟。在第四步驟740，停用感應(yīng)放大器，以節(jié)省電源和防止干擾到編程的運(yùn)作。在第五步驟750，存儲單元的一行(群)，可以被選定并且相對應(yīng)的Y-write通道閘可以被打開來耦合所選的位線到一電源電壓。在最后一步驟760，在一已建立的傳導(dǎo)路徑來驅(qū)動所需的電流一段所需要的時間來完成編程的運(yùn)作。對于大多數(shù)可編程電阻存儲器，這傳導(dǎo)路徑是由一高壓電源，通過被選的一位線(群)，電阻組件，作為編程選擇器(群)的二極管，以及一局部字符線驅(qū)動器(群)的NMOS下拉組件到接地。圖IOb所示為依據(jù)另一實施例，用于編程電阻存儲器讀取方法800的流程圖。在第一步驟810，提供合適的電源選擇器來選電源電壓給局部字符線驅(qū)動器，感應(yīng)放大器和其它電路。在第二步驟820，所有Y-write通道閘，例如位線編程選擇器，可以被關(guān)閉。在第三步驟830，所需的局部字符線驅(qū)動器(群)可以被選，使作為編程選擇器(群)的二極管 (群)具有傳導(dǎo)路徑到接地。在第四步驟840，啟動感應(yīng)放大器(群)和準(zhǔn)備感應(yīng)的輸入信號。在第五步驟850，數(shù)據(jù)線和參考數(shù)據(jù)線被預(yù)先充電到可編程電阻組件存儲單元的V-電壓。在第六步驟860，選所需的Y-read通道閘，使所需的位線(群)被耦合到感應(yīng)放大器的一輸入端。一傳導(dǎo)路徑于是被建立，從位線(群)到所要的存儲單元的電阻組件，作為編程選擇器(群)的二極管(群)和局部字符線驅(qū)動器(群)的下拉組件到接地。這同樣適用于參考分支。在最后一步驟870，感應(yīng)放大器可以比較讀取電流與參考電流的差異來決定邏輯輸出是0或1以完成讀取操作。圖11顯示了一處理器系統(tǒng)700的一實施例。根據(jù)此實施例，處理器系統(tǒng)700可以包括可編程電阻組件744，如在一存儲單元陣列742里，而在存儲器740里。處理器系統(tǒng) 700可以例如屬于一計算機(jī)系統(tǒng)。計算機(jī)系統(tǒng)可以包括中央處理單元(CPU)710，它經(jīng)由共同總線715來和多種存儲器和周邊裝置溝通，如輸入輸出單元720、硬盤驅(qū)動器730、光盤 750、存儲器740和其它存儲器760。其它存儲器760是一種傳統(tǒng)的存儲器如靜態(tài)存取存儲器(SRAM)，動態(tài)存取存儲器(DRAM)或閃存(flash)，通常經(jīng)由存儲器控制器來和與中央處理單元710溝通。中央處理單元710 —般是一種微處理器，數(shù)字信號處理器，或其它可編程數(shù)字邏輯組件。存儲器740最好是以集成電路來構(gòu)造，其中包括至少有可編程電阻組件744 的存儲器陣列742。通常，存儲器740經(jīng)由存儲器控制器來接觸中央處理單元710。如果需要，可合并存儲器740與處理器(例如中央處理單元710)在單片集成電路。本發(fā)明可以部分或全部實現(xiàn)于集成電路，在印刷電路板(PCB)上，或在系統(tǒng)上。該可編程電阻組件可以是熔絲，反熔絲，或新出現(xiàn)的非揮發(fā)行性存儲器。熔絲可以是硅化或非硅化多晶硅熔絲，熱隔離的主動區(qū)熔絲，金屬熔絲，接點熔絲，或?qū)娱g接點熔絲。反熔絲可以是柵極氧化層崩潰反熔絲，介電質(zhì)于其間的接點或?qū)娱g接點反熔絲。新出現(xiàn)的非揮發(fā)行性存儲器可以是磁性存取存儲器(MRAM)、相變存儲器(PCM)、導(dǎo)電橋隨機(jī)存取存儲器(CBRAM) 或電阻隨機(jī)存取存儲器(RRAM)。雖然編程的機(jī)制不同，其邏輯狀態(tài)可由不同的電阻值來區(qū)分。以上的說明和圖畫，只是用來說明認(rèn)為是示范的實現(xiàn)。以上所述，僅為本發(fā)明較佳具體實施例的詳細(xì)說明與附圖，本發(fā)明的特征并不局限于此，并非用以限制本發(fā)明，本發(fā)明的所有范圍應(yīng)以下述的權(quán)利要求保護(hù)范圍為準(zhǔn)，凡合于本發(fā)明權(quán)利要求保護(hù)范圍的精神與其類似變化的實施例，皆應(yīng)包含于本發(fā)明的范疇中，任何本領(lǐng)域的技術(shù)人員在本發(fā)明的領(lǐng)域內(nèi)，可輕易思及的變化或修改皆可涵蓋在以下本案的專利保護(hù)范圍。
權(quán)利要求
1.一種可編程電阻性組件存儲器，其特征在于，包括多個可編程電阻性存儲單元，至少有一可編程電阻性存儲單元包括一可編程電阻性組件耦合到第一電源電壓線；及一二極管包括至少一第一主動區(qū)和一第二主動區(qū)，其中該第一主動區(qū)具有一第一類型摻雜，該第二主動區(qū)具有一第二類型摻雜，該第一主動區(qū)域提供該二極管的一第一端而該第二主動區(qū)提供該二極管的一第二端，該第一主動區(qū)和該第二主動區(qū)皆位于一共同的井里，該第一主動區(qū)耦合到可編程電阻性組件，而該第二主動區(qū)耦合到一第二電源電壓線；其中該第一和第二主動區(qū)是從互補(bǔ)式金氧半導(dǎo)體晶體管組件的源極或漏極來制造，而井是從CMOS井來制造，其中可編程電阻性組件經(jīng)由施加電壓到該第一和第二電源電壓線而編程，并改變電阻為不同的邏輯狀態(tài)。
2.一種單次性可編程存儲器，其特征在于，包括多個單次性可編程存儲單元，至少有一單次性可編程存儲單元包括一單次性可編程組件被耦合到第一電源電壓線；及一二極管包括至少一第一主動區(qū)和一第二主動區(qū)，其中該第一主動區(qū)具有第一類型摻雜，該第二主動區(qū)具有第二類型摻雜，第一主動區(qū)域提供該二極管的一第一端而該第二主動區(qū)提供該二極管的一第二端，該第一主動區(qū)和該第二主動區(qū)二者皆存在一共同的井里， 該第一主動區(qū)被耦合到該單次性可編程組件，而該第二主動區(qū)被耦合到一第二電源電壓線.一入 ，其中該第一和第二主動區(qū)是從互補(bǔ)式金氧半導(dǎo)體晶體管組件的源極或漏極來制造，而井是從CMOS井來制造；其中，單次性可編程組件被配置為可編程，經(jīng)由施加電壓到該第一和第二電源電壓線而改變電阻為不同的邏輯狀態(tài)。
3.如權(quán)利要求2的單次性可編程存儲器，其特征在于，該單次性可編程組件是由電性熔絲構(gòu)成。
4.如權(quán)利要求3的單次性可編程存儲器，其特征在于，該單次性可編程組件是由CMOS 柵極構(gòu)成的內(nèi)連接。
5.如權(quán)利要求3的單次性可編程存儲器，其特征在于，該單次性可編程組件包括至少多晶硅，硅化多晶硅，硅化物，熱隔離的主動區(qū)，局部互連，金屬或金屬合金。
6.如權(quán)利要求3的單次性可編程存儲器，其特征在于，該單次性可編程組件本體的長度與寬度的比例為6到0.5。
7.如權(quán)利要求3的單次性可編程存儲器，其特征在于，該單次性可編程組件具有第一端和第二端，其中的第一或第二端的電性熔絲只有一個接點。
8.如權(quán)利要求4的單次性可編程存儲器，其特征在于，電性熔絲組件經(jīng)由金屬線在單一的接點耦合到二極管的主動區(qū)。
9.如權(quán)利要求4的單次性可編程存儲器，其特征在于，該二極管的該第一或第二主動區(qū)只有一個接點。
10.如權(quán)利要求2的單次性可編程存儲器，其特征在于，該兩個主動區(qū)作為二極管的兩端，被一個淺溝隔離分開。
11.如權(quán)利要求2的單次性可編程存儲器，其特征在于，該兩個主動區(qū)作為二極管的兩端，被一個假M(fèi)OS柵極分開。
12.如權(quán)利要求2的單次性可編程存儲器，其特征在于，該兩個主動區(qū)作為二極管的兩端，被硅化物阻擋層分開。
13.如權(quán)利要求2的單次性可編程存儲器，其特征在于，該單次性可編程組件是導(dǎo)電的接點或?qū)娱g接點。
14.如權(quán)利要求2的單次性可編程存儲器，其特征在于，該單次性可編程組件是接點或?qū)娱g接點，并含有絕緣體于其間的反熔絲。
15.一種電子系統(tǒng)，其特征在于，包括一種處理器；及一可編程電阻組件存儲器可操作地連接到處理器，這可編程電阻組件存儲器包括至少數(shù)個可編程電阻組件存儲單元來提供數(shù)據(jù)存儲，每個可編程電阻組件存儲單元包括一可編程電阻組件被耦合到第一電源電壓線；及一二極管包含至少一第一主動區(qū)和一第二主動區(qū)，其中該第一主動區(qū)具有第一類型摻雜，該第二主動區(qū)具有第二類型摻雜，該第一主動區(qū)提供該二極管的第一端，該第二主動區(qū)提供該二極管的第二端，該第一和第二主動區(qū)二者皆存在一個共同的井里，該第一主動區(qū)被耦合到該可編程電阻組件而該第二主動區(qū)被耦合到一第二電源電壓線；其中該第一和第二主動區(qū)是從CMOS組件的源極或漏極來制造，而井是從CMOS井來制造的；其中，該可編程電阻組件被配置為可編程經(jīng)由施加電壓到該第一和第二電源電壓線而改變電阻到不同的邏輯狀態(tài)。
16.一種提供可編程電阻組件存儲器的方法，其特征在于，包括提供多個可編程電阻組件存儲單元，至少有一可編程電阻組件存儲單元包括至少(i) 一可編程電阻組件被耦合到第一電源電壓線；及(ii) 一二極管包含至少一第一主動區(qū)和一第二主動區(qū)，該第一主動區(qū)具有第一類型摻雜，該第二主動區(qū)具有第二類型摻雜，該第一主動區(qū)提供該二極管的第一端，該第二主動區(qū)提供該二極管的第二端，該第一和第二主動區(qū)二者皆從CMOS組件的源極或漏極來制造，并且存在一個共同的井里，該井是從CMOS井制造來的，該第一主動區(qū)被耦合到該可編程電阻組件而該第二主動區(qū)被耦合到一第二個電源電壓線，及經(jīng)由施加電壓到第一和第二個電壓線，以編程一邏輯狀態(tài)到至少一該可編程電阻組件存儲單元。
17.—種電性熔絲存儲器，其特征在于，包括多個電性熔絲存儲單元，至少有一電性熔絲存儲單元包括一電性熔絲組件耦合到第一電源電壓線；及一二極管包括至少一第一主動區(qū)和一第二主動區(qū)，其中該第一主動區(qū)具有一第一類型摻雜，該第二主動區(qū)具有一第二類型摻雜，該第一主動區(qū)域提供該二極管的一第一端而該第二主動區(qū)提供該二極管的一第二端，該第一主動區(qū)和該第二主動區(qū)皆位于一共同的井里，該第一主動區(qū)耦合到電性熔絲組件，而該第二主動區(qū)耦合到一第二電源電壓線，而該電性熔絲由硅化多晶硅來制造；其中該第一和第二主動區(qū)是從互補(bǔ)式金氧半導(dǎo)體晶體管組件的源極或漏極來制造，而井是從CMOS井來制造，其中可編程電阻性組件經(jīng)由施加電壓到該第一和第二電源電壓線而編程，并改變電阻為不同的邏輯狀態(tài)。
全文摘要
本發(fā)明公開了單次性可編程內(nèi)存存儲器、電子系統(tǒng)、電性熔絲存儲器、可編程電阻性組件內(nèi)存存儲器及其方法。該可編程電阻性組件存儲器包括多個可編程電阻性存儲單元，包括一可編程電阻性組件耦合到第一電源電壓線；二極管包括至少一第一主動區(qū)和一第二主動區(qū)，第一主動區(qū)具有第一類型摻雜，第二主動區(qū)具有第二類型摻雜，第一主動區(qū)域提供二極管的一第一端而該第二主動區(qū)提供二極管的一第二端，第一主動區(qū)和第二主動區(qū)皆位于共同的井里，第一主動區(qū)耦合到可編程電阻性組件，第二主動區(qū)耦合到一第二電源電壓線；第一和第二主動區(qū)是從互補(bǔ)式金氧半導(dǎo)體晶體管組件的源極或漏極來制造，可編程電阻性組件經(jīng)由施加電壓到第一和第二電源電壓線而編程。
文檔編號G11C17/16GK102385932SQ201110244390
公開日2012年3月21日 申請日期2011年8月22日 優(yōu)先權(quán)日2010年8月20日
發(fā)明者莊建祥 申請人:莊建祥