專利名稱：一種用于fpga的可編程存儲單元電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲單元電路，尤其涉及一種用于FPGA的可編程存儲單元電路。
背景技術(shù)：
FPGA(現(xiàn)場可編程門陣列)是由規(guī)則的邏輯陣列所組成，可通過不同的配置數(shù)據(jù)來實現(xiàn)不同的電路邏輯設(shè)計的一種結(jié)構(gòu)，F(xiàn)PGA按配置數(shù)據(jù)的配置方法主要可分為三類I.基于SRAM(靜態(tài)隨機存取存儲器)工藝進行配置的FPGA，是指一種將配置數(shù)據(jù)先寫入到FPGA芯片外的PROM (可編程只讀存儲器)中，在FPGA開始工作時再從PROM中將配置數(shù)據(jù)讀入到SRAM中，從而使FPGA實現(xiàn)特定的電路功能。其缺點是掉電后配置數(shù)據(jù)會丟失，應(yīng)用時需將配置數(shù)據(jù)從PROM讀取到SRAM來完成FPGA配置；在受到高能粒子和宇宙射線干擾時，易發(fā)生單粒子翻轉(zhuǎn)，導(dǎo)致其存儲數(shù)據(jù)的翻轉(zhuǎn)，造成存儲數(shù)據(jù)由O變?yōu)?，或者由I變?yōu)?，從而發(fā)生軟錯誤，造成系統(tǒng)崩潰，因此，抗干擾能力較差、數(shù)據(jù)可靠性和安全性較較低；系統(tǒng)功耗較大、芯片密集度較差。2.基于Flash (快閃電擦除可編程只讀存儲器)技術(shù)進行配置的FPGA，是指一種將配置數(shù)據(jù)直接寫入FPGA芯片內(nèi)集成的快閃EEPROM中，再用快閃EEPR0M(電擦除可編程只讀存儲器)來配置存儲器SRAM，從而使FPGA實現(xiàn)特定的電路功能。其缺點是功耗較大；容易發(fā)生軟錯誤，抗干擾能力較差，數(shù)據(jù)安全性和可靠性較低；數(shù)據(jù)保持時間不夠久。3.基于反熔絲(編程使原來不連在一起的點連接起來)技術(shù)進行配置的FPGA，是一種將配置數(shù)據(jù)直接寫入FPGA中的配置存儲單元中，從而使FPGA實現(xiàn)特定電路功能。這里FPGA的配置存儲單元選用一次可編程(OTP)存儲器。目前，一次可編程(OTP)存儲單元電路結(jié)構(gòu)主要分為兩種一是浮柵結(jié)構(gòu)，如沒有透明窗(透明窗芯片封裝頂部用來接收紫外線以實現(xiàn)數(shù)據(jù) 擦除的玻璃窗口)的傳統(tǒng)浮柵結(jié)構(gòu)的PR0M，其寫入后就不能擦除，直到數(shù)據(jù)自動消失。該MOS(金屬氧化物半導(dǎo)體)管存在兩個疊在一起的柵極，下面一個柵極即為浮柵，其原理是通過在MOS管的源極和漏極之間加一定的較高電壓，使載流子進入到浮柵上，編程結(jié)束后這些載流子被束縛在浮柵上，從而改變該MOS管的閾值電壓(M0S管開啟所需的柵極電壓)，實現(xiàn)數(shù)據(jù)存儲。這種結(jié)構(gòu)的缺點是在受到如紫外光、高能粒子、微波等外界環(huán)境干擾時容易發(fā)生數(shù)據(jù)丟失，數(shù)據(jù)安全性和可靠性較低，而且，隨著時間的推移，浮柵上的電荷會慢慢自動減少消失，所以其數(shù)據(jù)保持時間不夠久。二是柵氧層擊穿結(jié)構(gòu)；如三管OTP存儲單元結(jié)構(gòu)，最上面的為可擊穿的MOS管，中間的為保護MOS管，最下面的為單元使能管，其原理是通過是否擊穿(在其柵極(G)和源漏極(S，D)加載一定的電壓使其柵極和源漏極穿通，擊穿后該MOS管就相當(dāng)于一個電阻的作用)最上面的MOS管來實現(xiàn)數(shù)據(jù)存儲，擊穿了則存儲數(shù)據(jù)1，未擊穿則存儲數(shù)據(jù)O。這種單元結(jié)構(gòu)存在的缺點是編程完成后，中間的保護管打開，最下面的選擇管關(guān)閉，存儲O時其存儲位置(中間保護管下面)其實為懸空狀態(tài)，雖然默認(rèn)該位置初始化后不存在電荷，為數(shù)據(jù)0，但在遭到如紫外光、高能粒子、微波等外界環(huán)境干擾時，極易發(fā)生軟錯誤，造成數(shù)據(jù)串改，不適宜在要求配置數(shù)據(jù)高可靠性的場合用作FPGA的配置存儲單元。因此，在數(shù)據(jù)安全性 、可靠性都要求較高的應(yīng)用場合，現(xiàn)有技術(shù)中的可編程存儲單元不能很好的滿足要求；而且現(xiàn)有技術(shù)中的可編程存儲單元工作時存在直流通路，會產(chǎn)生靜態(tài)功耗，不利于進行低功耗設(shè)計。

發(fā)明內(nèi)容
本發(fā)明提供一種用于FPGA的可編程存儲單元電路，解決現(xiàn)有技術(shù)中用于FPGA的可編程存儲單元電路安全性、可靠性偏低的技術(shù)問題。為解決上述技術(shù)問題，本發(fā)明采用以下技術(shù)方案一種用于FPGA的可編程存儲單元電路，包括存儲位置、電源、地；所述存儲位置與地通過第一不可逆編程連接器件連接；所述存儲位置與電源通過第二不可逆編程連接器件連接；在所述存儲單元電路編程為O后，所述第一不可逆編程連接器件被不可逆編程為將所述存儲位置與地永久連接；在所述存儲單元電路編程為I后，所述第二不可逆編程連接器件被不可逆編程為將所述存儲位置與電源永久連接。還包括在所述存儲位置連接一互連開關(guān)，所述存儲位置的電位用于控制所述互連開關(guān)的打開和關(guān)閉，所述存儲位置連接至地時，所述互連開關(guān)關(guān)閉，所述存儲位置連接至電源時，所述互連開關(guān)打開。所述第一不可逆編程連接器件包括第一 PMOS晶體管、第一反熔絲單元和第一NMOS晶體管，所述第一PMOS晶體管的源極連接電源，所述第一PMOS晶體管的柵極與所述第
一NMOS晶體管的柵極連接至位線，所述第一 NMOS晶體管的源漏極中的一極接地，另一極與所述第一 PMOS晶體管的漏極連接至所述第一反熔絲單元一端，所述第一反熔絲單元另一端連接至所述存儲位置。所述第一反熔絲單元為第一柵氧可擊穿的MOS管，所述第一 NMOS晶體管的源漏極中的一極接地，另一極與所述第一 PMOS晶體管的漏極連接至所述第一柵氧可擊穿的MOS管柵極，所述第一柵氧可擊穿的MOS管的源極和/或漏極連接至所述存儲位置。所述第二不可逆編程連接器件包括第二 PMOS晶體管和第二反熔絲單元，所述第
二PMOS晶體管的源極連接電源，所述第二 PMOS晶體管的柵極通過一反相器連接至所述位線，所述第二 PMOS晶體管的漏極連接至所述第二反熔絲單元一端，所述第二反熔絲單元另一端連接至所述存儲位置。所述第二反熔絲單元為第二柵氧可擊穿的MOS管，所述第二 PMOS晶體管的漏極連接至所述第二柵氧可擊穿的MOS管的柵極，所述第二柵氧可擊穿的MOS管的源極和/或漏極連接至所述存儲位置。所述可編程存儲單元電路還包括讀寫控制接口電路，所述讀寫控制接口電路的一端連接所述位線，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極連接至所述讀寫控制接口電路的另一端，所述第二 PMOS晶體管的柵極通過一反相器連接至所述讀寫控制接口電路的另一端。所述讀寫控制接口電路包括第三PMOS晶體管、第四PMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管，所述第三PMOS晶體管、第四PMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的柵極相連；
所述第三PMOS晶體管的漏極接至電源，源極與所述第二NMOS晶體管的源極連接，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極連接在所述第三PMOS晶體管的源極與所述第二 NMOS晶體管的源極之間，所述第二 PMOS晶體管的柵極通過一反相器連接至所述第三PMOS晶體管的源極與所述第二 NMOS晶體管的源極之間；所述第二 NMOS晶體管的漏極與所述第四PMOS晶體管的漏極連接，所述第二 NMOS晶體管的漏極與所述第四PMOS晶體管的漏極之間連接位線； 所述第四PMOS晶體管的源極與所述第三NMOS晶體管的漏極相連，所述第三NMOS晶體管的源極接地。所述第二不可逆編程連接器件包括第四NMOS晶體管和第二反熔絲單元，所述第
四NMOS晶體管的漏極連接電源，所述第四NMOS晶體管的柵極連接至所述位線，所述第四NMOS晶體管的源極連接至所述第二反熔絲單元一端，所述第二反熔絲單元另一端連接至所述存儲位置。所述可編程存儲單元電路還包括讀寫控制接口電路，所述讀寫控制接口電路的一端連接至所述位線，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極連接至所述讀寫控制接口電路的另一端，所述第四NMOS晶體管的柵極連接至所述讀寫控制接口電路的另一端。本發(fā)明提供一種用于FPGA的可編程存儲單元電路，該存儲單元電路在編程為O后，存儲位置電位被永久下拉到地，編程為I后，存儲位置電位被永久上拉到電源，本發(fā)明具有以下優(yōu)點I.抗輻射抗干擾能力強。在受到如紫外光、高能粒子、微波等外界環(huán)境干擾時，該存儲單元電路會產(chǎn)生電流，而此電流可以迅速被電源吸收，不容易使存儲位置的電位發(fā)生變化，引發(fā)數(shù)據(jù)錯誤，因此，其抗輻照抗干擾能力強，不易造成數(shù)據(jù)丟失，特別適合在數(shù)據(jù)安全性、可靠性都要求很高的應(yīng)用場合應(yīng)用，如航空航天領(lǐng)域；2.該存儲單元電路用作FPGA配置時不存在直流通路，因此，沒有靜態(tài)功耗，工作功耗較低；3.因為在編程為O后，存儲位置電位被永久下拉到地，編程為I后，存儲位置電位被永久上拉到電源，即數(shù)據(jù)I和O的電位都固定，所以數(shù)據(jù)可靠性高；4.在外觀上，經(jīng)編程與未編程的MOS管無明顯區(qū)別，易于加密，進一步保證了數(shù)據(jù)安全性。因此，本發(fā)明用于FPGA的可編程存儲單元電路數(shù)據(jù)安全性、保密性、可靠性叫高，且降低了功耗，尤其適用于數(shù)據(jù)安全性、保密性、可靠性、功耗要求很高的場合應(yīng)用。


圖I為本發(fā)明實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖；圖2a為本發(fā)明實施例一種用于FPGA的可編程存儲單元電路編程為I后的等效電路不意圖；圖2b為本發(fā)明實施例一種用于FPGA的可編程存儲單元電路編程為O后的等效電路不意圖3為本發(fā)明實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路中讀寫控制接口電路的示意圖；圖4為本發(fā)明另一實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖；圖5為本發(fā)明另一實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖；圖6為本發(fā)明另一實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖；圖7為本發(fā)明實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖；圖8為本發(fā)明另一實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路·的不意圖；圖9為本發(fā)明另一實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路的不意圖；圖10為本發(fā)明另一實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖。
具體實施例方式下面通過具體實施方式
結(jié)合附圖對本發(fā)明作進一步詳細(xì)說明。實施例一一種用于FPGA的可編程存儲單元電路，包括存儲位置、電源、地；所述存儲位置與地通過第一不可逆編程連接器件連接；所述存儲位置與電源通過第二不可逆編程連接器件連接；在所述存儲單元電路編程為O后，所述第一不可逆編程連接器件被不可逆編程為將所述存儲位置與地永久連接；在所述存儲單元電路編程為I后，所述第二不可逆編程連接器件被不可逆編程為將所述存儲位置與電源永久連接。即所述存儲單元電路在編程為O后，存儲位置電位被永久下拉到地，編程為I后，存儲位置電位被永久上拉到電源。圖I為本發(fā)明實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖，請參考圖I :包括第一 PMOS晶體管Ml、第二 PMOS晶體管M2、第一柵氧可擊穿的MOS管M3、第二柵氧可擊穿的MOS管M4、第一 NMOS晶體管M5，還包括單元使能管和互連開關(guān)，NMOS晶體管M6和NMOS晶體管M7。本實施例中第一 PMOS晶體管Ml、第一柵氧可擊穿的MOS管M3、第一 NMOS晶體管M5組成第一不可逆編程連接器件，第二 PMOS晶體管M2和第二柵氧可擊穿的MOS管M4組成第二不可逆編程連接器件，PMOS管(P型金屬氧化物場效應(yīng)管，帶正電的空穴作為載流子，PMOS管在柵極加低電平O時導(dǎo)通，加高電平I時關(guān)斷)，由于在編程過程中Ml和M2需要承受較大的電壓，因此，可以設(shè)置其柵氧厚度相對較厚；M5、M6、M7均為NMOS管(N型金屬氧化物場效應(yīng)管，帶負(fù)電的電子作為載流子；NM0S管在柵極加高電平I時導(dǎo)通，加低電平O時關(guān)斷；同時存在PMOS和NMOS管的電路則為CMOS工藝實現(xiàn)的電路);M3、M4為柵氧可擊穿的MOS管；圖I中A與X端接入讀寫控制接口電路，K端為A端的相反信號，即A為高電平時，X為低電平，A為低電平時，X為高電平；B端接入讀寫控制接口電路。本實施例中M1、M2、M3、M4、M5、M6及M7均為源漏極對等的MOS管，M5是同一條位線上各存儲單元共享的下拉管，其作用是在編程結(jié)束后，拉低與其相連的柵氧可擊穿的MOS管的柵極電位到地(GND) ;M6可以是單元使能管(使該單元被選擇)又是保護管(防止編程過程中電流過大燒毀電路)；所以其寬長比應(yīng)相對更大；VPP端編程時接編程電壓(一般比正常電源電壓高)，正常工作時，接正常電源電壓；BL為雙端口位線，即雙向數(shù)據(jù)線，在編程的時候作為數(shù)據(jù)輸入口，在讀的時候作為數(shù)據(jù)輸出口 ；WL為字線或稱地址線；Ctrl端為存儲位置，通過判斷編程后Ctrl端的電位可知道存儲的數(shù)據(jù)，如編程后Ctrl端的電位為0，可知道存儲的數(shù)據(jù)為0，Ctrl端也是數(shù)據(jù)存儲的控制端，用于控制互連開關(guān)管M7的開閉，Ctrl端為高電平時，M7打開，Ctrl端為低電平時，M7關(guān)閉，M7柵極電平的高低控制其源漏極連接的內(nèi)部連線或者電路模塊的連通或斷開，因此，本發(fā)明的可編程存儲單元電路不僅可用于數(shù)據(jù)的存儲，還可用來控制互連開關(guān)的開和閉，從而控制FPGA內(nèi)部連線的 連接與否；本發(fā)明的可編程存儲單元電路由于一次編程后，M3或者M4就會被破壞形成電阻，而不再是MOS管，因此，本發(fā)明的可編程存儲單元電路為一次編程電路。本實施例的可編程存儲單元電路的主要工作過程包括VPP為編程電壓，且該地址線WL上的所有數(shù)據(jù)BL都已就緒后，WL端加1/2VPP電壓，可編程存儲單元電路開始編程，若BL = 1，則M2打開，Ml關(guān)斷，M5打開，M4管柵氧層被擊穿，形成電阻連接；若BL = 0，則Ml打開，M2關(guān)斷，M5關(guān)斷，M3管柵氧層被擊穿，形成電阻連接；連在同一條WL線上的各單元同時完成編程，其他在FPGA中的未編程的可編程存儲單元的字線WL保持低電平；全部單元編程結(jié)束后，將VPP改為正常電源電壓，所有字線WL置為低電平，此時，M2和M5都打開，Ml和M6都關(guān)斷，若此前編程為1，M4已經(jīng)擊穿形成電阻連接，則Ctrl端電位通過打開的M2管上拉到VPP，其等效電路如圖2a所示，圖2a為本發(fā)明實施例一種用于FPGA的可編程存儲單元電路編程為I后的等效電路示意圖；若此前編程為0，M3已經(jīng)擊穿形成電阻連接，則Ctrl端電位通過打開的M5管下拉到GND，其等效電路如圖2b所示，圖2b為本發(fā)明實施例一種用于FPGA的可編程存儲單元電路編程為O后的等效電路示意圖。圖3為本發(fā)明實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路中讀寫控制接口電路的不意圖，請參考圖3 本實施例的讀寫控制接口電路包括第三PMOS晶體管M8、第四PMOS晶體管M9、第二 NMOS晶體管MlO和第三匪OS晶體管Mll ；第三PMOS晶體管M8、第四PMOS晶體管M9、第二 NMOS晶體管MlO和第三NMOS晶體管Ml I的柵極相連；第三PMOS晶體管M8的漏極接至電源VDD，源極與第二 NMOS晶體管MlO的源極連接，第一 PMOS晶體管Ml的柵極與第一 NMOS晶體管M5的柵極連接至第三PMOS晶體管M8的源極與第二 NMOS晶體管MlO的源極之間，第二 PMOS晶體管M2的柵極通過一個反相器連接至第三PMOS晶體管M8的源極與第二 NMOS晶體管MlO的源極之間；第二 NMOS晶體管MlO的漏極與第四PMOS晶體管M9的漏極連接，在第二 NMOS晶體管的漏極MlO與第四PMOS晶體管M9的漏極之間連接位線BL ；第四PMOS晶體管M9的源極與第三NMOS晶體管MlI的漏極相連，第二 NMOS晶體管的源漏極中的一極連接存儲位置，另一極連接至第四PMOS晶體管M9的源極與第三NMOS晶體管Mll的漏極之間，第三NMOS晶體管Mll的源極接地。其工作原理為，在進入編程狀態(tài)之前，CE端置為高電位，此時M8和M9關(guān)閉，MlO和Mll打開，數(shù)據(jù)BL通過MlO管加載到A和X端；同時，B端口通過打開的Mll管接地；單元進入編程模 式。當(dāng)單元全部編程結(jié)束后，CE端接為低電平，此時M8和M9打開，MlO和Ml I關(guān)閉，此時A端口通過打開的M8接電源，從而使M2和M5始終打開，Ml始終關(guān)閉，從而實現(xiàn)數(shù)據(jù)在Ctrl端的存儲狀態(tài)；B端口通過打開的M9接到BL端，此時，BL上可以輸出相應(yīng)被選中存儲單元的數(shù)據(jù)。本實施例的可編程存儲單元電路實現(xiàn)了數(shù)據(jù)存儲和通過編程對互連開關(guān)的開閉，能保證在編程為O后，存儲位置電位被永久下拉到地，編程為I后，存儲位置電位被永久上拉到電源，因此抗輻射抗干擾能力強，數(shù)據(jù)安全性、可靠性高；在正常工作過程中不存在直流通路，無靜態(tài)功耗；在外觀上，經(jīng)編程與未編程的MOS管無明顯區(qū)別，易于加密，進一步保證了數(shù)據(jù)安全性。實施例二 圖4為本發(fā)明另一實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖，請參考圖4 本實施例與實施例一的區(qū)別是實施例一中M3與M4的源極相連并接至存儲位置，M3和M4的漏極均懸空，而本實施例中，M3與M4的源極相連，漏極相連，M3與M4的源極接至存儲位置，且M3與M4的漏極也接至存儲位置。實施例三圖5為本發(fā)明另一實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖，請參考圖5 本實施例與實施例一的區(qū)別是M3與M4的源極相連，漏極相連，M3與M4的源極接至存儲位置時，將M3與M4的漏極接至WL字線，可以與M6的柵極一同連接至字線WL。本實施例實現(xiàn)與其他各實施例相同功能的同時，還可以縮短編程時間。在實際應(yīng)用過程中，還可以講M3與M4的漏極接至存儲位置時，將M3與M4的源極接至字線WL。實施例四圖6為本發(fā)明另一實施例一種可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖，請參考圖6 本實施例與實施例二的區(qū)別是實施例二中Ml與M2均為PMOS管，Ml的源極接VPP,柵極接A，漏極接M3的柵極，M2的源極接VPP，柵極接X ,漏極接M4的柵極，本實施例中，將M2改為NMOS管，M2的漏極接VPP，源極接M4的柵極，Ml、M2、M5的柵極均接至A端，本實施例省去了X端，Ml、M2、M5均受A端信號的控制，編程時，若A端輸入數(shù)據(jù)為1，則M2與M5都打開，Ml關(guān)斷，從而M4被擊穿形成電阻連接；若A端輸入數(shù)據(jù)為0，則Ml打開，M2與M5都關(guān)斷，從而M3被擊穿形成電阻連接；編程結(jié)束后，A端置高電平，WL設(shè)低電平。最終可實現(xiàn)與其他各實施例相同的功能。實施例五圖7為本發(fā)明實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖，請參考圖7 不可讀寫的可編程存儲單元電路因為不存在讀取端口，所以數(shù)據(jù)無法讀出，提高了數(shù)據(jù)的安全性，本實施例的不可讀寫的可編程存儲單元電路所使用的各MOS管與實施例一描述的可讀寫模式的MOS管相同，VPP端在編程時加編程電壓，正常工作時加正常電源電壓。BL為位線為位線的相反信號，即BL為高電平時為低電平，BL為低電平時
為高電平，與實施例一不同之處在于本實施例中，Ml的柵極直接接位線BL，M2的柵極接反相位線iE ,M6的源極接地，本實施例不可讀寫模式的可編程存儲單元電路路的主要工作過程包括當(dāng)VPP為編程電壓，且該地址線WL上的所有數(shù)據(jù)BL都已就緒后，WL端加1/2VPP電壓，該單兀開始編程，若BL = I,則M2打開，Ml關(guān)斷，M5打開，M4柵氧層被擊穿,形成電阻連接；若此=0，則Ml打開，M2和M5關(guān)斷，M3柵氧層被擊穿，形成電阻連接；連在同一條WL線上的各單元同時完成編程，其他在FPGA中的未編程的可編程存儲單元的字線WL保持·低電平；全部單元編程結(jié)束后，將VPP改為正常電源電壓，所有字線WL設(shè)為低電平，所有位線BL置為高電平，此時M2和M5都打開，Ml和M6都關(guān)斷，若此前編程為1，則M4已經(jīng)擊穿形成電阻連接，Ctrl端電位通過打開的M2管上拉到VPP，其等效電路如圖2a所示，圖2a為本發(fā)明實施例一種用于FPGA的可編程存儲單元電路編程為I后的等效電路示意圖，若此前編程為0，則M3已經(jīng)擊穿形成電阻連接，則Ctrl端電位通過打開的M5管下拉到GND，其等效電路如圖2b所示，圖2b為本發(fā)明實施例一種用于FPGA的可編程存儲單元電路編程為O后的等效電路示意圖，如此實現(xiàn)了數(shù)據(jù)存儲和通過編程控制M7的開閉，并且正常工作過程不存在直流通路，無靜態(tài)功耗。實施例六圖8為本發(fā)明另一實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路的不意圖，請參考圖8 本實施例與實施例五的區(qū)別是實施例五中M3與M4的源極相連并接至存儲位置，M3和M4的漏極均懸空，而本實施例中，M3與M4的源極相連，漏極相連，M3與M4的源極接至存儲位置，且M3與M4的漏極也接至存儲位置。實施例七圖9為本發(fā)明另一實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路的不意圖，請參考圖9 本實施例與實施例五的區(qū)別是M3與M4的源極相連，漏極相連，M3與M4的源極接至存儲位置時，將M3與M4的漏極接至字線，也可以與M6的柵極一同連接至字線WL。本實施例實現(xiàn)與其他各實施例相同功能的同時，還可以縮短編程時間。在實際應(yīng)用過程中，還可以將M3與M4的漏極接至存儲位置，將M3與M4的源極接至字線WL。實施例八圖10為本發(fā)明另一實施例一種不可讀寫模式的用于FPGA的可編程存儲單元電路的示意圖，請參考圖10 本實施例與實施例六的區(qū)別是實施例五中Ml與M2均為PMOS管，Ml的源極接VPP,柵極接BL，漏極接M3的柵極，M2的源極接VPP，柵極接iE ,漏極接M4的柵極，本實施例中，將M2改為NMOS管，M2的漏極接VPP，源極接M4的柵極，M1、M2、M5的柵極均接至BL，本實施例省去了iE的設(shè)置，Ml、M2、M5均受BL信號的控制，編程時，若BL = 1，則M2與M5都打開，Ml關(guān)斷，從而M4被擊穿形成電阻連接；若BL = 0，則Ml打開，M2與M5都關(guān)斷，從而M3被擊穿形成電阻連接；編程結(jié)束后，BL置高電平，WL設(shè)低電平。最終可實現(xiàn)與其他各實施例相同的功能。 以上內(nèi)容是結(jié)合具體的實施方式對本發(fā)明所作的進一步詳細(xì)說明，不能認(rèn)定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護范圍。
權(quán)利要求
1.一種用于FPGA的可編程存儲單元電路，其特征在于，包括存儲位置、電源、地；所述存儲位置與地通過第一不可逆編程連接器件連接；所述存儲位置與電源通過第二不可逆編程連接器件連接；在所述存儲單元電路編程為O后，所述第一不可逆編程連接器件被不可逆編程為將所述存儲位置與地永久連接；在所述存儲單元電路編程為I后，所述第二不可逆編程連接器件被不可逆編程為將所述存儲位置與電源永久連接。
2.如權(quán)利要求I所述的可編程存儲單元電路，其特征在于，還包括在所述存儲位置連接一互連開關(guān)，所述存儲位置的電位用于控制所述互連開關(guān)的打開和關(guān)閉，所述存儲位置連接至地時，所述互連開關(guān)關(guān)閉，所述存儲位置連接至電源時，所述互連開關(guān)打開。
3.如權(quán)利要求I或2所述的可編程存儲單元電路，其特征在于，所述第一不可逆編程連接器件包括第一 PMOS晶體管、第一反熔絲單元和第一 NMOS晶體管，所述第一 PMOS晶體管的源極連接電源，所述第一PMOS晶體管的柵極與所述第一NMOS晶體管的柵極連接至位線，所述第一 NMOS晶體管的源漏極中的一極接地，另一極與所述第一 PMOS晶體管的漏極連接至所述第一反熔絲單元一端，所述第一反熔絲單元另一端連接至所述存儲位置。
4.如權(quán)利要求3所述的可編程存儲單元電路，其特征在于，所述第一反熔絲單元為第一柵氧可擊穿的MOS管，所述第一 NMOS晶體管的源漏極中的一極接地，另一極與所述第一PMOS晶體管的漏極連接至所述第一柵氧可擊穿的MOS管柵極，所述第一柵氧可擊穿的MOS管的源極和/或漏極連接至所述存儲位置。
5.如權(quán)利要求4所述的可編程存儲單元電路，其特征在于，所述第二不可逆編程連接器件包括第二 PMOS晶體管和第二反熔絲單元，所述第二 PMOS晶體管的源極連接電源，所述第二 PMOS晶體管的柵極通過一反相器連接至所述位線，所述第二 PMOS晶體管的漏極連接至所述第二反熔絲單元一端，所述第二反熔絲單元另一端連接至所述存儲位置。
6.如權(quán)利要求5所述的可編程存儲單元電路，其特征在于，所述第二反熔絲單元為第二柵氧可擊穿的MOS管，所述第二 PMOS晶體管的漏極連接至所述第二柵氧可擊穿的MOS管的柵極，所述第二柵氧可擊穿的MOS管的源極和/或漏極連接至所述存儲位置。
7.如權(quán)利要求6所述的可編程存儲單元電路，其特征在于，所述可編程存儲單元電路還包括讀寫控制接口電路，所述讀寫控制接口電路的一端連接所述位線，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極連接至所述讀寫控制接口電路的另一端，所述第二 PMOS晶體管的柵極通過一反相器連接至所述讀寫控制接口電路的另一端。
8.如權(quán)利要求7所述的可編程存儲單元電路，其特征在于，所述讀寫控制接口電路包括第三PMOS晶體管、第四PMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管，所述第三PMOS晶體管、第四PMOS晶體管、第二 NMOS晶體管和第三NMOS晶體管的柵極相連； 所述第三PMOS晶體管的漏極接至電源，源極與所述第二NMOS晶體管的源極連接，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極連接在所述第三PMOS晶體管的源極與所述第二 NMOS晶體管的源極之間，所述第二 PMOS晶體管的柵極通過一反相器連接至所述第三PMOS晶體管的源極與所述第二 NMOS晶體管的源極之間； 所述第二 NMOS晶體管的漏極與所述第四PMOS晶體管的漏極連接，所述第二 NMOS晶體管的漏極與所述第四PMOS晶體管的漏極之間連接位線； 所述第四PMOS晶體管的源極與所述第三NMOS晶體管的漏極相連，所述第三NMOS晶體管的源極接地。
9.如權(quán)利要求3所述的可編程存儲單元電路，其特征在于，所述第二不可逆編程連接器件包括第四NMOS晶體管和第二反熔絲單元，所述第四NMOS晶體管的漏極連接電源，所述第四NMOS晶體管的柵極連接至所述位線，所述第四NMOS晶體管的源極連接至所述第二反熔絲單元一端，所述第二反熔絲單元另一端連接至所述存儲位置。
10.如權(quán)利要求9所述的可編程存儲單元電路，其特征在于，所述可編程存儲單元電路還包括讀寫控制接口電路，所述讀寫控制接口電路的一端連接至所述位線，所述第一 PMOS晶體管的柵極與所述第一 NMOS晶體管的柵極連接至所述讀寫控制接口電路的另一端，所 述第四NMOS晶體管的柵極連接至所述讀寫控制接口電路的另一端。
全文摘要
本發(fā)明公開一種用于FPGA的可編程存儲單元電路，該存儲單元電路包括存儲位置、電源、地；所述存儲位置與地通過第一不可逆編程連接器件連接；所述存儲位置與電源通過第二不可逆編程連接器件連接；在所述存儲單元電路編程為0后，所述第一不可逆編程連接器件被不可逆編程為將所述存儲位置與地永久連接；在所述存儲單元電路編程為1后，所述第二不可逆編程連接器件被不可逆編程為將所述存儲位置與電源永久連接。本發(fā)明通過以上技術(shù)方案，解決現(xiàn)有技術(shù)中用于FPGA的可編程存儲單元電路安全性、可靠性偏低的技術(shù)問題。
文檔編號G11C11/4096GK102956261SQ20111024267
公開日2013年3月6日 申請日期2011年8月23日 優(yōu)先權(quán)日2011年8月23日
發(fā)明者傅啟攀, 溫長清 申請人:深圳市國微電子股份有限公司