專利名稱：存儲器電路及應(yīng)用所述存儲器電路進行數(shù)據(jù)讀取的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器的技術(shù)領(lǐng)域，特別是涉及一種存儲器電路以及一種應(yīng)用所述存儲器電路進行數(shù)據(jù)讀取的方法。
背景技術(shù)：
基于傳統(tǒng)六晶體管(6T)存儲單元的靜態(tài)RAM存儲器塊一直是許多嵌入式設(shè)計中的開發(fā)利器，因為這種存儲器結(jié)構(gòu)非常適合主流的CMOS工藝流程，不需要增添任何額外的工藝步驟。一般而言，基本交織耦合鎖存器和有源負載單元組成了 6T存儲單元，這種單元可以用于容量從數(shù)位到幾兆位的存儲器陣列。經(jīng)過精心設(shè)計的這種存儲器陣列可以滿足許多不同的性能要求，具體要求取決于設(shè)計師是否選用針對高性能或低功率優(yōu)化過的CMOS工藝。高性能工藝生產(chǎn)的SRAM塊的存取時間在130nm工藝時可以輕松低于5ns，而低功率工藝生產(chǎn)的存儲器塊的存取時間一般要大于10ns。存儲單元的靜態(tài)特性使所需的輔助電路很少，只需要地址譯碼和使能信號就可以設(shè)計出解碼器、檢測電路和時序電路。隨著一代代更先進工藝節(jié)點的發(fā)展，器件的特征尺寸越來越小，使用傳統(tǒng)六晶體管存儲單元制造的靜態(tài)RAM可以提供越來越短的存取時間和越來越小的單元尺寸，但漏電流和對軟故障的敏感性卻呈上升趨勢，設(shè)計師必須增加額外電路來減小漏電流，并提供故障檢測和糾正機制來“擦除”存儲器的軟故障。然而，用來組成鎖存器和高性能負載的六晶體管導(dǎo)致6T單元尺寸很大，從而極大地限制了可在存儲器陣列中實現(xiàn)的存儲容量。這種限制的主因是存儲器塊消耗的面積以及由于用于實現(xiàn)芯片設(shè)計的技術(shù)工藝節(jié)點導(dǎo)致的單元漏電。隨著存儲器陣列的總面積占整個芯片面積的比率增加，芯片尺寸和成本也越來越大。因此，目前需要本領(lǐng)域技術(shù)人員迫切解決的一個技術(shù)問題就是如何在實現(xiàn)靜態(tài)存儲器電路功能的基礎(chǔ)上，盡可能小地減少面積。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種存儲器電路以及一種應(yīng)用所述存儲器電路進行數(shù)據(jù)讀取的方法，用以在實現(xiàn)靜態(tài)存儲器電路功能的基礎(chǔ)上，盡可能小地減少面積。為了解決上述問題，本發(fā)明公開了一種存儲器電路，包括與控制電路連接的全局存儲陣列，所述全局存儲陣列包括全局放大電路；至少一個段存儲陣列，以及，與各段存儲陣列連接的段放大電路及段選通電路；所述段存儲陣列中包括至少一個組存儲陣列，以及，與各組存儲陣列連接的組放大電路及組選通電路；所述全局放大電路通過全局位線與段放大電路及段選通電路連接，并且，所述全局放大電路中具有與所述全局位線連接的內(nèi)部位線；所述段放大電路及段選通電路通過段位線與組放大電路及組選通電路連接；所述組放大電路及組選通電路通過組位線與組存儲陣列中的存儲單元連接；所述控制電路包括讀寫控制單元，用于產(chǎn)生讀寫控制信號，并依據(jù)所述讀寫控制信號連接所述全局存儲陣列進行數(shù)據(jù)讀寫操作。優(yōu)選的，所述全局存儲陣列還包括與控制電路連接的控制信號緩沖器電路，所述控制信號緩沖器電路還與組放大電路及組選通電路、段放大電路及段選通電路、全局放大電路連接；所述控制電路輸出的讀寫控制信號發(fā)送至所述控制信號緩沖器電路，所述控制信號緩沖器電路依據(jù)讀寫控制信號相應(yīng)連接組放大電路、組選通電路、段放大電路、段選通電路或全局放大電路執(zhí)行對應(yīng)操作。優(yōu)選的，所述全局存儲陣列還包括與控制信號緩沖器電路連接的字線選中單元，所述控制信號緩沖器電路依據(jù)相應(yīng)的讀寫控制信號連接字線選中單元打開指定地址的字線。優(yōu)選的，所述全局存儲陣列還包括與控制信號緩沖器電路連接的預(yù)充電控制單元，所述控制信號緩沖器電路依據(jù)相應(yīng)的讀寫控制信號連接預(yù)充電控制單元對組位線、段位線和全局位線進行預(yù)充電或者關(guān)閉預(yù)充電。優(yōu)選的，所述存儲器電路還包括所述控制電路還包括刷新控制單元，用于輸出刷新控制信號，并依據(jù)所述刷新控制信號連接刷新電路；與全局存儲陣列和控制電路連接的刷新電路，用于依據(jù)控制電路發(fā)送的刷新控制信號，控制所述全局存儲陣列的刷新操作。優(yōu)選的，所述的存儲器電路，還包括與控制電路輸入端連接的輸入控制處理電路用于處理地址解析和端口讀寫信號；控制電路還包括信號生成單元，用于依據(jù)解析獲得的地址信息以及端口讀寫信號生成讀寫控制信號，所述讀寫控制信號包括數(shù)據(jù)讀寫端口讀信號以及數(shù)據(jù)讀寫端口寫信號與控制電路連接的數(shù)據(jù)讀寫端口輸出電路用于提供數(shù)據(jù)讀寫端口的數(shù)據(jù)輸出， 所述數(shù)據(jù)為控制電路依據(jù)地址信息和數(shù)據(jù)讀寫端口讀信號從所述全局存儲陣列中讀出的相應(yīng)數(shù)據(jù)；與控制電路連接的數(shù)據(jù)讀寫端口輸入電路用于接收需要寫入全局存儲陣列的數(shù)據(jù)；所述控制電路依據(jù)地址信息和數(shù)據(jù)讀寫端口寫信號向所述全局存儲陣列寫入該數(shù)據(jù)。優(yōu)選的，所述端口讀寫信號還包括功能輸出端口讀信號，所述存儲器電路還包括與控制電路連接的共用傳送總線和控制線用于向功能輸出端口輸出電路傳送數(shù)據(jù)；功能輸出端口輸出電路用于提供功能輸出端口數(shù)據(jù)輸出，所述數(shù)據(jù)為控制電路依據(jù)地址信息和功能輸出端口讀信號從所述全局存儲陣列中讀出的相應(yīng)數(shù)據(jù)。優(yōu)選的，所述組放大電路及組選通電路位于組存儲陣列的兩側(cè)。優(yōu)選的，所述存儲器包括左右兩部分版圖，每部分版圖的結(jié)構(gòu)和存儲容量相同。優(yōu)選的，所述存儲器為用于WQVGA驅(qū)動器芯片的存儲器，所述存儲單元為2晶體管 2T動態(tài)存儲單元。本發(fā)明還公開了一種應(yīng)用所述存儲器電路進行數(shù)據(jù)讀取方法，包括步驟110 依據(jù)當(dāng)前需要從功能輸出端口讀出的總數(shù)據(jù)量，以及，每次從全局存儲陣列讀出的數(shù)據(jù)量，產(chǎn)生N個功能輸出端口讀信號，所述N為正整數(shù)；步驟220 針對每個功能輸出端口讀信號執(zhí)行以下讀操作步驟子步驟S11、打開需要讀取的組存儲陣列中的字線(WL)，在組位線(zBL)和組位線反(zBL_B)之間形成組位線電壓差(d_zbl)；子步驟S12、打開組放大電路，將所述組位線電壓差(d_zbl)放大至預(yù)置電壓值；子步驟S13、打開組選通電路，選通所述組位線與段位線之間的連接，在段位線 (dBL)和段位線反(dBL_B)之間形成段位線電壓差(d_dbl)；子步驟S14、打開段放大電路，將段位線電壓差(d_dbl)放大至預(yù)置電壓值；子步驟S15、關(guān)閉組選通電路，切斷所述組位線與段位線之間的連接；子步驟S16、關(guān)閉所述組放大電路和打開的字線(WL)；子步驟S17、打開段選通電路，選通所述段位線與全局位線之間的連接，在全局位線(gBL)和全局位線反(gBL_B)之間形成全局位線電壓差(d_gbl)；同時，選通所述全局位線和內(nèi)部位線之間的連接，在內(nèi)部位線(sBL)和內(nèi)部位線反(sBL_B)之間也形成內(nèi)部位線電壓差(d_sbl)；子步驟S18、打開全局放大電路，將內(nèi)部位線電壓差放大(d_sbl)；子步驟S19、關(guān)閉段選通電路，切斷所述段位線與全局位線之間的連接，以及，所述全局位線和內(nèi)部位線之間的連接；子步驟S20、關(guān)閉段放大電路；子步驟S21、在所述內(nèi)部位線電壓差(d_sbl)放大至預(yù)置電壓值后，輸出當(dāng)次讀出的數(shù)據(jù)；步驟330 依據(jù)所述每次從全局存儲陣列讀出的數(shù)據(jù)量，以及，一次所能傳送的數(shù)據(jù)量，產(chǎn)生M個功能輸出端口傳送信號，分M次將每次讀出的數(shù)據(jù)傳送到功能輸出端口，所述M為正整數(shù)。優(yōu)選的，所述的方法，還包括步驟440 若傳送到功能輸出端口的數(shù)據(jù)滿足當(dāng)前需要從功能輸出端口讀出的總數(shù)據(jù)量的大小，則發(fā)出功能輸出端口操作控制信號。優(yōu)選的，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還包括在打開字線之前關(guān)閉對組位線、段位線和全局位線的預(yù)充電操作；以及，在關(guān)閉段選通電路后，對組位線、段位線和全局位線開啟預(yù)充電操作。
優(yōu)選的，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還包括在輸出當(dāng)次讀出的數(shù)據(jù)后，關(guān)閉全局放大電路；在關(guān)閉全局放大電路后，依據(jù)控制電路產(chǎn)生的開啟預(yù)充信號(PRC)，對全局放大電路的內(nèi)部位線開啟預(yù)充電操作。優(yōu)選的，在所述全局存儲陣列中的存儲單元為動態(tài)存儲單元時，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還包括在組位線電壓差(d_zbl)達到預(yù)置電壓值后，將原始數(shù)據(jù)回寫至存儲單元中。優(yōu)選的，所述存儲器為WQVGA驅(qū)動器芯片的存儲器，包括左右兩部分版圖，每部分版圖的結(jié)構(gòu)和存儲容量相同；所述預(yù)置電壓值為電源電壓VDD，所述功能輸出端口為顯示輸出端口，所述功能輸出端口操作控制信號為輸出至屏幕顯示的信號。優(yōu)選的，所述功能輸出端口的數(shù)據(jù)輸出總線為4320位，左右兩部分版圖分別、同時輸出2160位；當(dāng)采用18位的共用傳送總線時，對于每部分版圖而言，當(dāng)前需要讀出總數(shù)據(jù)量的大小為2160位，每次從全局存儲陣列讀出的數(shù)據(jù)量大小為108位，所述N通過以下方式計算獲得N = 2160 + 108 = 20 ；所述M通過以下方式計算獲得M =108 + 18 = 6。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點本發(fā)明通過在存儲器電路中采用全局存儲陣列，所述全局存儲陣列采用多級分段的方式，分成組存儲陣列和段存儲陣列，段存儲陣列中包括組存儲陣列及組放大選通電路； 全局存儲陣列包括段存儲陣列、段放大選通電路及全局放大電路。全局放大電路通過全局位線與段放大選通電路連接，段放大選通電路通過段位線與組放大選通電路連接，組放大選通電路通過組位線與組存儲陣列中的存儲單元連接，通過這種多級分段的方式，這種布局能使存儲器占用面積較小?；谶@種存儲器電路中全局存儲陣列的多級分段結(jié)構(gòu)，數(shù)據(jù)讀取需要采用三級放大(組放大——段放大——全局放大)的方式進行，由于每次只需針對當(dāng)次選擇的位線(組位線、段位線、全局位線或內(nèi)部位線)進行操作，從而有效減少了電壓擺幅；再者，相對于傳統(tǒng)的SRAM結(jié)構(gòu)而言，本發(fā)明實施例中所采用的全局存儲陣列結(jié)構(gòu)可以大大減少位線上連接的MOS管數(shù)量，從而還可以減小位線的電容負載；由于位線電壓擺幅的降低以及位線負載的減小，故可降低功耗并提高讀寫速度。


圖1是本發(fā)明的一種存儲器電路實施例1的結(jié)構(gòu)圖；圖2是本發(fā)明的一種存儲器電路實施例2的結(jié)構(gòu)圖；圖3是采用本發(fā)明的存儲器電路進行數(shù)據(jù)讀取的方法流程圖；圖4是本發(fā)明的一種全局存儲陣列的示意圖；圖5是本發(fā)明中功能輸出端口讀出操作的波形示意圖；圖6是本發(fā)明中讀操作的波形示意圖。
具體實施例方式為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體實施方式
對本發(fā)明作進一步詳細的說明。本發(fā)明實施例的核心構(gòu)思之一在于，創(chuàng)造性地設(shè)計出一種全局存儲陣列，所述全局存儲陣列采用多級分段的方式，分成組存儲陣列和段存儲陣列，段存儲陣列中包括組存儲陣列及組放大選通電路；全局存儲陣列包括段存儲陣列、段放大選通電路及全局放大電路。全局放大電路通過全局位線與段放大選通電路連接，段放大選通電路通過段位線與組放大選通電路連接，組放大選通電路通過組位線與組存儲陣列中的存儲單元連接，通過這種多級分段的方式，可以有效減小存儲器面積。并且，基于這種存儲器電路中全局存儲陣列的多級分段結(jié)構(gòu)，數(shù)據(jù)讀取采用三級放大(組放大——段放大——全局放大)的方式進行， 由于每次只需針對當(dāng)次選擇的位線(組位線、段位線、全局位線或內(nèi)部位線)進行操作，從而有效減少了電壓擺幅和位線的電容負載，從而達到降低功耗并提高讀寫速度的目的。參考圖1，示出了本發(fā)明的一種存儲器電路實施例1的結(jié)構(gòu)圖，針對實際應(yīng)用，所述存儲器電路在版圖布局上可以分為左右兩部分，左右兩部分的結(jié)構(gòu)和存儲容量相同，在每部分版圖中，可以設(shè)置與控制電路11連接的全局存儲陣列12，所述全局存儲陣列12具體可以包括全局放大電路121;至少一個段存儲陣列122，以及，與各段存儲陣列122連接的段放大電路123及段選通電路124 ；所述段存儲陣列122中包括至少一個組存儲陣列221，以及，與各組存儲陣列221 連接的組放大電路222及組選通電路223 ；所述全局放大電路121通過全局位線(圖中未示出)與段放大電路123及段選通電路IM連接，并且，所述全局放大電路121中具有與所述全局位線連接的內(nèi)部位線(圖中未示出)；所述段放大電路123及段選通電路IM通過段位線(圖中未示出)與組放大電路222及組選通電路223連接；所述組放大電路222及組選通電路223通過組位線(圖中未示出)與組存儲陣列221中的存儲單元連接；所述控制電路11包括讀寫控制單元，用于產(chǎn)生讀寫控制信號，并依據(jù)所述讀寫控制信號連接所述全局存儲陣列12進行數(shù)據(jù)讀寫操作。在本發(fā)明實施例中，所述存儲陣列即存儲單元陣列，所述存儲陣列由許多存儲單元(cell)排列而成，每個存儲單元能存放1位二值代碼(0或1)，每一個或一組存儲單元有一個對應(yīng)的地址代碼。存儲陣列中的每個存儲單元都與其它單元在行和列上共享電學(xué)連接，其中垂直方向的連線稱為“字線”(WL)，而水平方向的數(shù)據(jù)流入和流出存儲單元的連線稱為“位線”(BL)。通過輸入的地址可選擇特定的字線和位線，字線和位線的交叉處就是被選中的存儲單元，每一個存儲單元都是按這種方法被唯一選中，然后再對其進行讀寫操作。為進一步減少存儲器所占面積，在具體實現(xiàn)中，所述組放大電路222及組選通電路223可以設(shè)置在組存儲陣列221的兩側(cè)。在本發(fā)明的一種優(yōu)選實施例中，所述全局存儲陣列12還可以包括與控制電路11連接的控制信號緩沖器電路，所述控制信號緩沖器電路還與組放大電路及組選通電路、段放大電路及段選通電路、全局放大電路連接；
所述控制電路11輸出的讀寫控制信號發(fā)送至所述控制信號緩沖器電路，所述控制信號緩沖器電路依據(jù)讀寫控制信號相應(yīng)連接組放大電路、組選通電路、段放大電路、段選通電路或全局放大電路執(zhí)行對應(yīng)操作。例如，若控制電路輸出組放大電路的打開控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號連接組放大電路，由所述組放大電路執(zhí)行組位線電壓差的放大操作；或者，若控制電路輸出組選通電路的打開控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號連接組選通電路，由所述組選通電路執(zhí)行組位線和段位線的選通操作；或者，若控制電路輸出段放大電路的打開控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號連接段放大電路，由所述段放大電路執(zhí)行段位線電壓差的放大操作；或者，若控制電路輸出段選通電路的打開控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號連接段選通電路，由所述段選通電路執(zhí)行段位線與全局位線選通操作；以及，全局位線與內(nèi)部位線的選通操作；或者，若控制電路輸出全局放大電路的打開控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號連接全局放大電路，由所述全局放大電路執(zhí)行內(nèi)部位線電壓差的放大操作；或者，若控制電路輸出組放大電路的關(guān)閉控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號關(guān)閉組放大電路，停止執(zhí)行組位線電壓差的放大操作；或者，若控制電路輸出組選通電路的關(guān)閉控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號關(guān)閉組選通電路，切斷組位線和段位線的連接；或者，若控制電路輸出段放大電路的關(guān)閉控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號關(guān)閉段放大電路，停止執(zhí)行段位線電壓差的放大操作；或者，若控制電路輸出段選通電路的關(guān)閉控制信號至控制信號緩沖器電路，則所述控制信號緩沖器電路將依據(jù)該控制信號關(guān)閉段選通電路，切斷段位線與全局位線的連接；以及，全局位線與內(nèi)部位線的連接。在本發(fā)明的一種優(yōu)選實施例中，所述全局存儲陣列12還可以包括與控制信號緩沖器電路連接的字線選中單元，所述控制信號緩沖器電路依據(jù)相應(yīng)的讀寫控制信號連接字線選中單元打開指定地址的字線。例如，控制電路輸出字線選中的控制信號至控制信號緩沖器電路，控制信號緩沖器電路連接字線選中單元，由所述字線選中單元打開指定地址的字線。為更好地實現(xiàn)靜態(tài)存儲器的讀寫功能，所述全局存儲陣列12還可以包括與控制信號緩沖器電路連接的預(yù)充電控制單元，所述控制信號緩沖器電路依據(jù)相應(yīng)的讀寫控制信號連接預(yù)充電控制單元對組位線、段位線和全局位線進行預(yù)充電或者關(guān)閉預(yù)充電。例如，控制電路輸出關(guān)閉預(yù)充電的控制信號至控制信號緩沖器電路，控制信號緩
10沖器電路連接預(yù)充電控制單元，由所述預(yù)充電控制單元關(guān)閉對組位線、段位線和全局位線的預(yù)充電操作；或者，控制電路輸出開啟預(yù)充電的控制信號至控制信號緩沖器電路，控制信號緩沖器電路連接預(yù)充電控制單元，由所述預(yù)充電控制單元開啟對組位線、段位線和全局位線的預(yù)充電操作。公知的是，靜態(tài)存儲器SRAM是典型高速存儲器，存儲速度快，但所占面積比較大， 而動態(tài)存儲器DRAM所占面積小，但存取速度較慢。為達到SRAM高速讀寫的效果，又減小存儲器面積，在本發(fā)明的一種優(yōu)選實施例，所述存儲器可以采用偽靜態(tài)存儲器(偽SRAM)，即利用DRAM的內(nèi)核制造SRAM，它具有一個DRAM存儲器內(nèi)核和一個“SRAM型”接口的存儲器件。由于它使用了一個DRAM內(nèi)核，因而也需要進行周期性的刷新，以便保存數(shù)據(jù)。具體可以參考圖2所示的本發(fā)明的一種存儲器電路實施例2的結(jié)構(gòu)圖，所述存儲器可以為用于WQVGA(Wide Quarter Video Graphics Array，一種表示屏幕分辨率的標準，W代表在標準屏幕寬度基礎(chǔ)上再加寬，Q是四分之一的意思，VGA表示640*480，代表 480X272 (寬高比16 9)或者400XM0 (寬高比5 3)的屏幕分辨率)驅(qū)動器芯片的存儲器，采用2T動態(tài)存儲單元，所述存儲器電路在版圖布局上可以分為左右兩部分，左右兩部分的結(jié)構(gòu)和存儲容量相同，在每部分版圖中包括輸入控制處理電路31，用于處理地址解析和端口讀寫信號；控制電路32，包括信號生成單元，用于依據(jù)解析獲得的地址信息以及端口讀寫信號生成讀寫控制信號，所述讀寫控制信號包括功能輸出端口讀信號、數(shù)據(jù)讀寫端口讀信號以及數(shù)據(jù)讀寫端口寫信號；讀寫控制單元，用于產(chǎn)生讀寫控制信號，并依據(jù)所述讀寫控制信號連接所述全局存儲陣列38進行數(shù)據(jù)讀寫操作；以及，刷新控制單元，用于輸出刷新控制信號，并依據(jù)所述刷新控制信號連接刷新電路33 ；刷新電路33，用于依據(jù)控制電路32發(fā)送的刷新控制信號，控制所述全局存儲陣列 38的刷新操作。數(shù)據(jù)讀寫端口輸出電路34 用于提供數(shù)據(jù)讀寫端口的數(shù)據(jù)輸出，所述數(shù)據(jù)為控制電路依據(jù)地址信息和數(shù)據(jù)讀寫端口讀信號從所述全局存儲陣列38中讀出的相應(yīng)數(shù)據(jù)；數(shù)據(jù)讀寫端口輸入電路35 用于接收需要寫入全局存儲陣列38的數(shù)據(jù)；所述控制電路32依據(jù)地址信息和數(shù)據(jù)讀寫端口寫信號向所述全局存儲陣列38寫入該數(shù)據(jù)；共用傳送總線和控制線36 用于向功能輸出端口輸出電路37傳送數(shù)據(jù)；功能輸出端口輸出電路37:用于提供功能輸出端口數(shù)據(jù)輸出，所述數(shù)據(jù)為控制電路32依據(jù)地址信息和功能輸出端口讀信號從所述全局存儲陣列38中讀出的相應(yīng)數(shù)據(jù)；全局存儲陣列38，具體包括全局放大電路；至少一個段存儲陣列，以及，與各段存儲陣列連接的段放大電路及段選通電路；所述段存儲陣列中包括至少一個組存儲陣列，以及，與各組存儲陣列連接的組放大電路及組選通電路；所述全局放大電路通過全局位線與段放大電路及段選通電路連接，并且，所述全局放大電路中具有與所述全局位線連接的內(nèi)部位線；所述段放大電路及段選通電路通過段位線與組放大電路及組選通電路連接；所述組放大電路及組選通電路通過組位線與組存儲陣列中的存儲單元連接；
所述輸入控制處理電路31的輸出端與控制電路32連接，所述控制電路32與全局存儲陣列38、數(shù)據(jù)讀寫端口輸入電路34、數(shù)據(jù)讀寫端口輸出電路35、刷新電路33以及共用傳送總線和控制線36連接，所述刷新電路33與全局存儲陣列38連接，所述共用傳送總線和控制線36與功能輸出端口輸出電路37連接。對于WQVGA驅(qū)動器芯片而言，所述功能輸出端口可以為顯示輸出端口。在具體實現(xiàn)中，所述存儲器電路中的組存儲陣列可以使用16字線結(jié)構(gòu)、32字線結(jié)構(gòu)或64字線結(jié)構(gòu)。例如，假設(shè)存儲器的容量為43^^40x18，針對其應(yīng)用在版圖布局分成左右兩部分， 其容量分別為432x120x18。采用32字線結(jié)構(gòu)，32字線的組存儲陣列的存儲容量為32x216， 即32根字線，每根字線包含216個數(shù)據(jù)位。若針對當(dāng)前的應(yīng)用需求(如功能輸出端口輸出， 即數(shù)據(jù)從功能輸出端口輸出到屏幕)，每個全局存儲陣列需要提供2160個數(shù)據(jù)位，則內(nèi)部需要10根字線存儲相應(yīng)的數(shù)據(jù)，即需要10個組存儲陣列；10個組存儲陣列可提供32x2160 個數(shù)據(jù)位，要實現(xiàn)43&2160的存儲數(shù)據(jù)位，則需要14個32x2160存儲陣列組，即140個 32x216組存儲陣列。如果結(jié)合使用16x216組存儲陣列，則需要130個32x216組存儲陣列和10個16x216組存儲陣列。為了提高讀寫速度并降低功耗，應(yīng)用本發(fā)明實施例可以進一步對組存儲陣列進行分段，形成段存儲陣列，段存儲陣列中包含的組存儲陣列個數(shù)可以根據(jù)存儲容量或存儲單元的特性等設(shè)定。假設(shè)在本例中分為4個段存儲陣列，則前3個段存儲陣列分別包括40個組存儲陣列，第4個段存儲陣列包括20個組存儲陣列，段存儲陣列的排列順序不分左右。在實際中，所述存儲器中所采用的動態(tài)存儲單元可以為互補動態(tài)存儲單元，具有以下結(jié)構(gòu)一個存儲單元A和一個互補存儲單元B，其中，所述的存儲單元A和互補存儲單元B分別包括一控制MOS管和一存儲MOS管；所述控制MOS管的漏極連接所述位線(BL， BL_B)，所述控制MOS管的柵極連接所述字線WL ；所述存儲MOS管的柵極接負電壓，所述存儲MOS管的漏極或源極連接所述控制MOS管的源極，由此形成存儲電容；其中，通過位線BL 和互補位線BL_B上的電位分別與存儲單元A和互補存儲單元B上的電位發(fā)生電荷共享，使存儲單元A與互補存儲單元B之間產(chǎn)生差分電壓。當(dāng)存儲單元A存儲的信息為高電平時， 互補存儲單元B存儲的信息為低電平，反之亦然。所述存儲單元A和所述互補存儲單元B 分別為單個MOS管，其信息被存儲在所述MOS管的源極的寄生電容中。參考圖3，示出了采用本發(fā)明的存儲器電路進行數(shù)據(jù)讀取的方法流程圖，在本發(fā)明實施例中，主要涉及針對功能輸出端口輸出時的數(shù)據(jù)讀取操作過程，具體可以包括以下步驟步驟110 依據(jù)當(dāng)前需要從功能輸出端口讀出的總數(shù)據(jù)量，以及，每次從全局存儲陣列讀出的數(shù)據(jù)量，產(chǎn)生N個功能輸出端口讀信號，所述N為正整數(shù)；步驟220 針對每個功能輸出端口讀信號執(zhí)行以下讀操作步驟子步驟S11、打開需要讀取的組存儲陣列中的字線WL，在組位線zBL和組位線反 zBL_B之間形成組位線電壓差d_zbl ；子步驟S12、打開組放大電路，將所述組位線電壓差d_zbl放大至預(yù)置電壓值；子步驟S13、打開組選通電路，選通所述組位線與段位線之間的連接，在段位線 dBL和段位線反dBL_B之間形成段位線電壓差d_dbl ；
子步驟S14、打開段放大電路，將所述段位線電壓差d_dbl放大至預(yù)置電壓值；子步驟S15、關(guān)閉組選通電路，切斷所述組位線與段位線之間的連接；子步驟S16、關(guān)閉所述組放大電路和打開的字線WL ；子步驟S17、打開段選通電路，選通所述段位線與全局位線之間的連接，在全局位線gBL和全局位線反gBL_B之間形成全局位線電壓差d_gbl ；同時，選通所述全局位線和內(nèi)部位線之間的連接，在內(nèi)部位線sBL和內(nèi)部位線反sBL_B之間也形成內(nèi)部位線電壓差d_ sbl ；子步驟S18、打開全局放大電路，將內(nèi)部位線電壓差d_sbl放大；子步驟S19、關(guān)閉段選通電路，切斷所述段位線與全局位線之間的連接，以及，所述全局位線和內(nèi)部位線之間的連接；子步驟S20、關(guān)閉段放大電路；子步驟S21、在所述內(nèi)部位線電壓差d_sbl放大至預(yù)置電壓值后，輸出當(dāng)次讀出的數(shù)據(jù)；步驟330 依據(jù)所述每次從全局存儲陣列讀出的數(shù)據(jù)量，以及，一次所能傳送的數(shù)據(jù)量，產(chǎn)生M個功能輸出端口傳送信號，分M次將每次讀出的數(shù)據(jù)傳送到功能輸出端口，其中，所述M為正整數(shù)。在具體實現(xiàn)中，所述預(yù)置電壓值可以為電源電壓VDD。以下針對本發(fā)明實施例中所采用互補動態(tài)存儲單元進一步說明本發(fā)明數(shù)據(jù)讀取操作的原理。如前所述，所述互補動態(tài)存儲單元具有以下結(jié)構(gòu)一個存儲單元A和一個互補存儲單元B，其中，所述的存儲單元A和互補存儲單元B分別包括一控制MOS管和一存儲MOS 管；所述控制MOS管的漏極連接所述位線(BL，BL_B)，所述控制MOS管的柵極連接所述字線 WL ；所述存儲MOS管的柵極接負電壓，所述存儲MOS管的漏極或源極連接所述控制MOS管的源極，由此形成存儲電容；其中，通過位線BL和互補位線BL_B上的電位分別與存儲單元A 和互補存儲單元B上的電位發(fā)生電荷共享，使存儲單元A與互補存儲單元B之間產(chǎn)生差分電壓。當(dāng)存儲單元A存儲的信息為高電平時，互補存儲單元B存儲的信息為低電平，反之亦然。所述存儲單元A和所述互補存儲單元B分別為單個MOS管，其信息被存儲在所述MOS 管的源極的寄生電容中。所述差分電壓通過位線BL和互補位線BL_B傳送給放大電路。所述電荷共享是指， 當(dāng)存儲單元A和互補存儲單元B的控制晶體管Tl和T2(以下還稱之為“導(dǎo)通晶體管”)導(dǎo)通時，位線BL和互補位線BL_B上的電位與存儲節(jié)點SN和SNb上的電位發(fā)生電荷共享。例如，在讀存儲節(jié)點SN上的低電位時，如果位線BL上的預(yù)充電位為高，則通過電荷共享，使位線BL上的電位降低(實現(xiàn)讀操作)；BL、BL_B形成電壓差，接在位線上的放大電路會感知這種變化，讀出“1〃或〃 0"。在采用這種互補動態(tài)單元構(gòu)建的存儲陣列中，譯碼電路控制WL的選通；選通的WL 控制存儲單元的導(dǎo)通晶體管導(dǎo)通，實現(xiàn)BL/BL_B和存儲單元的電荷共享，由此BL和BL_B之間形成電壓差；放大電路放大BL和BL_B間的電壓差實現(xiàn)存儲單元的讀寫功能。更具體而言，當(dāng)預(yù)充電信號由低到高，WL由高到低，存儲單元導(dǎo)通晶體管導(dǎo)通，BL/BL_B* SN/SNb (存儲單元的存儲節(jié)點信號)發(fā)生電荷共享，使BL/BL_B產(chǎn)生電壓差；通過施加(即接通)放大電路控制信號SA，使放大電路放大BL/BL_B的電壓差；通過施加(即接通)信號BL/BL_B的輸出控制信號CAS，傳送BL/BL_B的值到存儲器的輸出端，從而讀出數(shù)據(jù)。在讀出數(shù)據(jù)后，還可以通過中斷所述BL/BL_B的輸出控制信號CAS、所述放大電路控制信號SA、所述柵極控制信號的供應(yīng)，并使BL和皿_8預(yù)充電控制信號eq由高變到低，將 BL和充電到VDD。因而在具體實現(xiàn)中，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還可以包括如下子步驟在打開字線之前關(guān)閉對組位線、段位線和全局位線的預(yù)充電操作；以及，在關(guān)閉段選通電路后，對組位線、段位線和全局位線開啟預(yù)充電操作。在具體實現(xiàn)中，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還可以包括如下子步驟在輸出當(dāng)次讀出的數(shù)據(jù)后，關(guān)閉全局放大電路；在關(guān)閉全局放大電路后，依據(jù)控制電路產(chǎn)生的開啟預(yù)充信號(PRC)，對全局放大電路的內(nèi)部位線開啟預(yù)充電操作。在所述全局存儲陣列中的存儲單元為動態(tài)存儲單元時，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還可以包括如下子步驟在組位線電壓差(d_zbl)達到預(yù)置電壓值后，將原始數(shù)據(jù)回寫至存儲單元中。在本發(fā)明的一種優(yōu)選實施例中，還可以包括如下步驟步驟440 若傳送到功能輸出端口的數(shù)據(jù)滿足當(dāng)前需要從功能輸出端口讀出的總數(shù)據(jù)量的大小，則發(fā)出功能輸出端口操作控制信號。在實際中，所述存儲器可以為WQVGA驅(qū)動器芯片的存儲器，所述功能輸出端口可以為顯示輸出端口，所述功能輸出端口操作控制信號可以為輸出至屏幕顯示的信號。為使本領(lǐng)域技術(shù)人員更好的理解本發(fā)明，以下結(jié)合圖4所示的全局存儲陣列示意圖，圖5所示的功能輸出端口讀出操作的波形示意圖，以及圖6所示的讀操作的波形示意圖，通過一個具體應(yīng)用的示例對本發(fā)明更進一步說明。如圖4所示，在WQVGA驅(qū)動器芯片中使用的存儲器容量為43hM0xl8，該存儲器在版圖布局分成左右兩部分，其容量分別為43^120x18。該存儲器使用2T互補動態(tài)存儲單元構(gòu)建存儲單元陣列，采用32字線結(jié)構(gòu)，32字線的組存儲陣列的存儲容量為3^216，即32 根字線，每根字線包含216個數(shù)據(jù)位。針對功能輸出端口輸出，每個全局存儲陣列需要提供 2160個數(shù)據(jù)位，則內(nèi)部需要10根字線存儲相應(yīng)的數(shù)據(jù)，即需要10個組存儲陣列；10個組存儲陣列可提供32x2160個數(shù)據(jù)位，要實現(xiàn)43&2160的存儲數(shù)據(jù)位，則需要14個32x2160存儲陣列組，即140個32x216組存儲陣列。如果結(jié)合使用16x216組存儲陣列，則需要130個 32x216組存儲陣列和10個16x216組存儲陣列。在本例中分為4個段存儲陣列段1、段2、 段3和段4，前3個段存儲陣列分別包括40個組存儲陣列(組1、組2...組40)，第4個段存儲陣列包括20個組存儲陣列，段存儲陣列的排列順序不分左右；全局放大電路41通過全局位線42與段放大選通電路43 (包括段放大電路和段選通電路)連接，段放大選通電路通過段位線44分別與段存儲陣列段1、段2、段3和段4連接；組存儲陣列通過組位線45與組放大選通電路46 (包括組放大電路和組選通電路)連接。
功能輸出端口的數(shù)據(jù)輸出總線為4320位，左右兩部分版圖分別輸出2160位，輸出過程中，左右存儲器同時動作。對于功能輸出端口的讀出操作，采用18位數(shù)據(jù)的共用傳送總線，通過控制線控制共用傳送總線上的數(shù)據(jù)，把需要傳送的數(shù)據(jù)，經(jīng)過120次操作傳送到各個功能輸出端口輸出端。要獲得功能輸出端口數(shù)據(jù)，具體操作如下1、如圖5所示，系統(tǒng)首先發(fā)出20個功能輸出端口讀信號(SRD)，SRD信號用于打開字線輸出數(shù)據(jù)，每次SRD信號打開一根字線，采用三級放大的方式(組放大——段放大—— 全局放大)執(zhí)行讀操作，具體實現(xiàn)方式如下需要說明的是，控制信號可以是1有效，也可以是0有效，本發(fā)明并不具體限定信號的0或1有效。在讀取之前各個位線需預(yù)充到一定電位，本發(fā)明以預(yù)充到1為例說明。11)關(guān)閉預(yù)充信號PRC，打開需要讀取的字線WL，組位線zbl和組位線反zblb分別與存儲單元的對應(yīng)存儲節(jié)點進行電荷共享，在zbl和zblb之間形成組位線電壓差d_zbl ；12)打開第一級放大器控制信號SAl，依據(jù)該控制信號打開組放大電路，組放大電路對d_zbl進行放大，使zbl和zblb的電壓差達到最大值(電源電壓VDD)；13)打開組位線與段位線間的選通電路控制信號CS1，依據(jù)該控制信號打開組選通電路，組選通電路選通所述組位線與段位線之間的連接，使段位線dbl和段位線反dblb 分別與Zbl和zblb進行電荷共享，在dbl和dblb之間形成段位線電壓差d_dbl ；14)打開第二級放大器控制信號SA2并關(guān)閉CSl，依據(jù)該控制信號切斷組位線與段位線的連接，組放大電路對d_zbl繼續(xù)放大，使zbl和zblb的電壓差達到最大值后，完成數(shù)據(jù)回寫并關(guān)閉SAl和WL ；依據(jù)SA2打開控制信號打開段放大電路，段放大電路對d_dbl進行放大，使dbl和dblb之間的電壓差達到最大值；15)打開段位線與全局位線間的選通電路控制信號CS2，打開段選通電路，使全局位線gbl和全局位線反gblb分別與dbl和dblb進行電荷共享，在gbl和gblb之間形成電壓差d_gbl。此過程中，全局放大電路中的內(nèi)部位線sbl和內(nèi)部位線反sblb分別與gbl和 gblb連通，因此在sbl和sblb之間也形成電壓差d_sbl，且d_gbl = d_sbl ；16)打開全局放大電路控制信號SA3，關(guān)閉CS2和SA2，并在全局放大電路內(nèi)部切斷gbl/gblb與sbl/sblb的連接，因此全局放大電路只d_sbl放大，使Sbl和sblb的電壓差達到最大值。此過程中，可打開PRC信號，對組位線、段位線和全局位線進行預(yù)充。2.控制電路內(nèi)部產(chǎn)生功能輸出端口傳送(SCK)信號，分6次把108位數(shù)據(jù)通過共用傳送總線傳輸?shù)焦δ茌敵龆丝?；系統(tǒng)發(fā)出20個SRD信號后，控制電路通過120次SCK信號完成數(shù)據(jù)傳輸。3.系統(tǒng)發(fā)出功能輸出端口顯示(DSP)信號，重置存儲器內(nèi)部的SRD計數(shù)器，完成功能輸出端口數(shù)據(jù)更新，同時為下一字線讀取做準備。本說明書中每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。以上對本發(fā)明所提供的一種存儲器電路以及應(yīng)用所述存儲器電路進行數(shù)據(jù)讀取的方法進行了詳細介紹，本文中應(yīng)用了具體個例對本發(fā)明的原理及實施方式進行了闡述， 以上實施例的說明只是用于幫助理解本發(fā)明的方法及其核心思想；同時，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實施方式
及應(yīng)用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對本發(fā)明的限制。
1權(quán)利要求
1.一種存儲器電路，其特征在于，包括與控制電路連接的全局存儲陣列，所述全局存儲陣列包括全局放大電路；至少一個段存儲陣列，以及，與各段存儲陣列連接的段放大電路及段選通電路；所述段存儲陣列中包括至少一個組存儲陣列，以及，與各組存儲陣列連接的組放大電路及組選通電路；所述全局放大電路通過全局位線與段放大電路及段選通電路連接，并且，所述全局放大電路中具有與所述全局位線連接的內(nèi)部位線；所述段放大電路及段選通電路通過段位線與組放大電路及組選通電路連接；所述組放大電路及組選通電路通過組位線與組存儲陣列中的存儲單元連接；所述控制電路包括讀寫控制單元，用于產(chǎn)生讀寫控制信號，并依據(jù)所述讀寫控制信號連接所述全局存儲陣列進行數(shù)據(jù)讀寫操作。
2.如權(quán)利要求1所述的存儲器電路，其特征在于，所述全局存儲陣列還包括與控制電路連接的控制信號緩沖器電路，所述控制信號緩沖器電路還與組放大電路及組選通電路、段放大電路及段選通電路、全局放大電路連接；所述控制電路輸出的讀寫控制信號發(fā)送至所述控制信號緩沖器電路，所述控制信號緩沖器電路依據(jù)讀寫控制信號相應(yīng)連接組放大電路、組選通電路、段放大電路、段選通電路或全局放大電路執(zhí)行對應(yīng)操作。
3.如權(quán)利要求2所述的存儲器電路，其特征在于，所述全局存儲陣列還包括與控制信號緩沖器電路連接的字線選中單元，所述控制信號緩沖器電路依據(jù)相應(yīng)的讀寫控制信號連接字線選中單元打開指定地址的字線。
4.如權(quán)利要求3所述的存儲器電路，其特征在于，所述全局存儲陣列還包括與控制信號緩沖器電路連接的預(yù)充電控制單元，所述控制信號緩沖器電路依據(jù)相應(yīng)的讀寫控制信號連接預(yù)充電控制單元對組位線、段位線和全局位線進行預(yù)充電或者關(guān)閉預(yù)充 H1^ ο
5.如權(quán)利要求1、2、3或4所述的存儲器電路，其特征在于，所述存儲器電路還包括所述控制電路還包括刷新控制單元，用于輸出刷新控制信號，并依據(jù)所述刷新控制信號連接刷新電路；與全局存儲陣列和控制電路連接的刷新電路，用于依據(jù)控制電路發(fā)送的刷新控制信號，控制所述全局存儲陣列的刷新操作。
6.如權(quán)利要求5所述的存儲器電路，其特征在于，還包括與控制電路輸入端連接的輸入控制處理電路用于處理地址解析和端口讀寫信號；控制電路還包括信號生成單元，用于依據(jù)解析獲得的地址信息以及端口讀寫信號生成讀寫控制信號，所述讀寫控制信號包括數(shù)據(jù)讀寫端口讀信號以及數(shù)據(jù)讀寫端口寫信號與控制電路連接的數(shù)據(jù)讀寫端口輸出電路用于提供數(shù)據(jù)讀寫端口的數(shù)據(jù)輸出，所述數(shù)據(jù)為控制電路依據(jù)地址信息和數(shù)據(jù)讀寫端口讀信號從所述全局存儲陣列中讀出的相應(yīng)數(shù)據(jù)；與控制電路連接的數(shù)據(jù)讀寫端口輸入電路用于接收需要寫入全局存儲陣列的數(shù)據(jù)；所述控制電路依據(jù)地址信息和數(shù)據(jù)讀寫端口寫信號向所述全局存儲陣列寫入該數(shù)據(jù)。
7.如權(quán)利要求5所述的存儲器電路，其特征在于，所述端口讀寫信號還包括功能輸出端口讀信號，所述存儲器電路還包括與控制電路連接的共用傳送總線和控制線用于向功能輸出端口輸出電路傳送數(shù)據(jù)； 功能輸出端口輸出電路用于提供功能輸出端口數(shù)據(jù)輸出，所述數(shù)據(jù)為控制電路依據(jù)地址信息和功能輸出端口讀信號從所述全局存儲陣列中讀出的相應(yīng)數(shù)據(jù)。
8.如權(quán)利要求1所述的存儲器電路，其特征在于，所述組放大電路及組選通電路位于組存儲陣列的兩側(cè)。
9.如權(quán)利要求1所述的存儲器電路，其特征在于，所述存儲器包括左右兩部分版圖，每部分版圖的結(jié)構(gòu)和存儲容量相同。
10.如權(quán)利要求1所述的存儲器電路，其特征在于，所述存儲器為用于WQVGA驅(qū)動器芯片的存儲器，所述存儲單元為2晶體管2T動態(tài)存儲單元。
11.一種應(yīng)用權(quán)利要求1所述的存儲器電路進行數(shù)據(jù)讀取方法，其特征在于，包括 步驟110 依據(jù)當(dāng)前需要從功能輸出端口讀出的總數(shù)據(jù)量，以及，每次從全局存儲陣列讀出的數(shù)據(jù)量，產(chǎn)生N個功能輸出端口讀信號，所述N為正整數(shù)； 步驟220 針對每個功能輸出端口讀信號執(zhí)行以下讀操作步驟 子步驟S11、打開需要讀取的組存儲陣列中的字線(WL)，在組位線(zBL)和組位線反 (zBL_B)之間形成組位線電壓差(d_zbl)；子步驟S12、打開組放大電路，將所述組位線電壓差(d_zbl)放大至預(yù)置電壓值； 子步驟S13、打開組選通電路，選通所述組位線與段位線之間的連接，在段位線(dBL) 和段位線反(dBL_B)之間形成段位線電壓差(d_dbl)；子步驟S14、打開段放大電路，將段位線電壓差(d_dbl)放大至預(yù)置電壓值； 子步驟S15、關(guān)閉組選通電路，切斷所述組位線與段位線之間的連接； 子步驟S16、關(guān)閉所述組放大電路和打開的字線(WL)；子步驟S17、打開段選通電路，選通所述段位線與全局位線之間的連接，在全局位線 (gBL)和全局位線反(gBL_B)之間形成全局位線電壓差(d_gbl)；同時，選通所述全局位線和內(nèi)部位線之間的連接，在內(nèi)部位線(sBL)和內(nèi)部位線反(sBL_B)之間也形成內(nèi)部位線電壓差(d_sbl)；子步驟S18、打開全局放大電路，將內(nèi)部位線電壓差放大(d_sbl)； 子步驟S19、關(guān)閉段選通電路，切斷所述段位線與全局位線之間的連接，以及，所述全局位線和內(nèi)部位線之間的連接； 子步驟S20、關(guān)閉段放大電路；子步驟S21、在所述內(nèi)部位線電壓差(d_sbl)放大至預(yù)置電壓值后，輸出當(dāng)次讀出的數(shù)據(jù)；步驟330 依據(jù)所述每次從全局存儲陣列讀出的數(shù)據(jù)量，以及，一次所能傳送的數(shù)據(jù)量，產(chǎn)生M個功能輸出端口傳送信號，分M次將每次讀出的數(shù)據(jù)傳送到功能輸出端口，所述 M為正整數(shù)。
12.如權(quán)利要求11所述的方法，其特征在于，還包括步驟440 若傳送到功能輸出端口的數(shù)據(jù)滿足當(dāng)前需要從功能輸出端口讀出的總數(shù)據(jù)量的大小，則發(fā)出功能輸出端口操作控制信號。
13.如權(quán)利要求11或12所述的方法，其特征在于，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還包括在打開字線之前關(guān)閉對組位線、段位線和全局位線的預(yù)充電操作；以及，在關(guān)閉段選通電路后，對組位線、段位線和全局位線開啟預(yù)充電操作。
14.如權(quán)利要求13所述的方法，其特征在于，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還包括在輸出當(dāng)次讀出的數(shù)據(jù)后，關(guān)閉全局放大電路；在關(guān)閉全局放大電路后，依據(jù)控制電路產(chǎn)生的開啟預(yù)充信號(PRC)，對全局放大電路的內(nèi)部位線開啟預(yù)充電操作。
15.如權(quán)利要求14所述的方法，其特征在于，在所述全局存儲陣列中的存儲單元為動態(tài)存儲單元時，所述針對每個功能輸出端口讀信號執(zhí)行的讀操作步驟還包括在組位線電壓差(d_zbl)達到預(yù)置電壓值后，將原始數(shù)據(jù)回寫至存儲單元中。
16.如權(quán)利要求15所述的方法，其特征在于，所述存儲器為WQVGA驅(qū)動器芯片的存儲器，包括左右兩部分版圖，每部分版圖的結(jié)構(gòu)和存儲容量相同；所述預(yù)置電壓值為電源電壓 VDD，所述功能輸出端口為顯示輸出端口，所述功能輸出端口操作控制信號為輸出至屏幕顯示的信號。
17.如權(quán)利要求16所述的方法，其特征在于，所述功能輸出端口的數(shù)據(jù)輸出總線為 4320位，左右兩部分版圖分別、同時輸出2160位；當(dāng)采用18位的共用傳送總線時，對于每部分版圖而言，當(dāng)前需要讀出總數(shù)據(jù)量的大小為2160位，每次從全局存儲陣列讀出的數(shù)據(jù)量大小為108位，所述N通過以下方式計算獲得N = 2160 + 108 = 20 ；所述M通過以下方式計算獲得M = 108 + 18 = 6。
全文摘要
本發(fā)明提供了一種存儲器電路以及一種應(yīng)用所述存儲器電路進行數(shù)據(jù)讀取的方法，其中，所述存儲器電路包括與控制電路連接的全局存儲陣列，所述全局存儲陣列包括全局放大電路；至少一個段存儲陣列，以及，與各段存儲陣列連接的段放大電路及段選通電路；所述段存儲陣列中包括至少一個組存儲陣列，以及，與各組存儲陣列連接的組放大電路及組選通電路；所述控制電路包括讀寫控制單元，用于產(chǎn)生讀寫控制信號，并依據(jù)所述讀寫控制信號連接所述全局存儲陣列進行數(shù)據(jù)讀寫操作。本發(fā)明可以在實現(xiàn)靜態(tài)存儲器電路功能的基礎(chǔ)上，盡可能小地減少面積。
文檔編號G11C7/18GK102332287SQ20111019922
公開日2012年1月25日 申請日期2011年7月15日 優(yōu)先權(quán)日2011年7月15日
發(fā)明者劉奎偉 申請人:北京兆易創(chuàng)新科技有限公司