專利名稱：一種三值絕熱存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器，尤其是涉及一種三值絕熱存儲器。
背景技術(shù)：
隨著半導體工藝技術(shù)的進步，集成電路的集成度越來越高，其發(fā)展趨勢幾乎打破 Moore定律，但是集成電路的功耗卻激劇增加，而功耗的增加直接影響了集成電路的性能和可靠性。傳統(tǒng)CMOS集成電路采用直流電源供電，它的能量總是以電能到熱能不可逆轉(zhuǎn)的形式轉(zhuǎn)化，雖然可采用降低電源電壓，降低節(jié)點電容及減少開關(guān)冗余跳變來降低功耗，但其功耗節(jié)省的幅度有限。存儲器作為集成電路的重要組成部分，由于其存取數(shù)據(jù)頻繁，內(nèi)部節(jié)點電容大，其功耗十分巨大，幾乎占據(jù)集成電路總功耗的一半；目前研究人員分別提出了新型的8T存儲器單元、4T CMOS latch位單元和9T存儲器單元以減少寫操作功耗、讀寫操作功耗和位線漏電流功耗，進而降低整個存儲器的功耗的方案，但是目前對低功耗存儲器的這些研究方案主要通過二值電路來實現(xiàn)，尚未發(fā)展到多值電路，電路結(jié)構(gòu)復雜，功耗降低有限。多值邏輯電路可以提高單線攜帶信息能力和集成電路信息密度，減少VLSI引線數(shù)和引腳數(shù)量，增強電路的數(shù)據(jù)處理能力。我們發(fā)明的一種雙功率時鐘三值鐘控絕熱邏輯 (DTCTGAL)電路如圖Ia所示，它是一種采用雙功率的具有極低功耗的三值絕熱電路，它的操作分為兩級，第一級在鐘控時鐘的控制下通過兩個鐘控NMOS管對輸入信號進行采樣，第二級在兩個功率時鐘的工作節(jié)奏下，通過自舉操作的NMOS管以及組成CMOS-latch結(jié)構(gòu)的 NMOS管和PMOS管對負載充放電，使電路實現(xiàn)三值輸入和輸出，輸出波形完整，在提高電路集成度和增強電路的數(shù)據(jù)處理能力的基礎(chǔ)上極大地降低了電路的功耗，圖Ib為圖Ia所示電路圖的符號；結(jié)合電路三要素理論及DTCTGAL電路，我們可以得到如圖加所示的三值二輸入與門的電路(其符號如圖2b所示)、如圖3a所示的三值九選一讀出數(shù)據(jù)選擇器的電路 (其符號如圖北所示)和如圖如所示的三值三輸入與門的電路(其符號如圖4b所示)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種可以降低集成電路功耗，又可以提高集成電路信息密度，增強集成電路的數(shù)據(jù)處理能力的三值絕熱存儲器。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種三值絕熱存儲器，主要由行地址譯碼器、列地址譯碼器、存儲電路、用于寫入待寫數(shù)據(jù)的寫選擇電路組和用于讀出數(shù)據(jù)的讀選擇電路組組成，所述的行地址譯碼器包括八十一個行譯碼電路單元，所述的列地址譯碼器包括九個列譯碼電路單元，所述的存儲電路包括成八十一行九列分布的七百二十九個存儲模塊，所述的寫選擇電路組和所述的讀選擇電路組分別與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的行譯碼電路單元的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的行譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的列譯碼電路單元的輸出端分別與所述的存儲電路中對應(yīng)的存儲模塊和所述的寫選擇電路組的鐘控時鐘源輸入端連接，所述的列譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的列譯碼電路單元的輸出端還通過三級DTCTGAL緩沖器與所述的讀選擇電路組的數(shù)據(jù)選擇信號輸入端連接。所述的行譯碼電路單元包括第一三值二輸入與門，第二三值二輸入與門和第三三值二輸入與門，所述的第一三值二輸入與門的輸出端與所述的第三三值二輸入與門的一個輸入端連接，所述的第二三值二輸入與門的輸出端與所述的第三三值二輸入與門的另一個輸入端連接，所述的第三三值二輸入與門的輸出端與所述的存儲電路中對應(yīng)的存儲模塊連接。所述的列譯碼電路單元包括第四三值二輸入與門，所述的列譯碼電路單元的輸出端連接有三級DTCTGAL緩沖器，所述的列譯碼電路單元的的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊和所述的寫選擇電路組的鐘控時鐘源輸入端連接，所述的列譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的列譯碼電路單元的輸出端還通過三級DTCTGAL緩沖器與所述的讀選擇電路組的數(shù)據(jù)選擇信號輸入端連接。所述的存儲模塊包括第一三值三輸入與門、第二三值三輸入與門和九個雙端口存儲組件，所述的第一三值三輸入與門的輸出端與九個所述的雙端口存儲組件的讀端口連接，所述的第二三值三輸入與門的輸出端與九個所述的雙端口存儲組件的寫端口連接，所述的行譯碼電路單元的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊的第二三值三輸入與門的輸入端連接，所述的行譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊的第一三值三輸入與門的輸入端連接，所述的列譯碼電路單元的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊的第二三值三輸入與門的輸入端連接，所述的列譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊的第一三值三輸入與門的輸入端連接，所述的雙端口存儲組件主要由存儲單元和敏感放大器組成，所述的存儲單元主要由第一 PMOS管、第二 PMOS管、第一 NMOS管、第二匪OS管、第三匪OS管、第四匪OS管、第五匪OS管、第六匪OS管、第七匪OS管、第八匪OS管、 第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS 管和第十五NMOS管組成，所述的第一 NMOS管、所述的第二 NMOS管和所述的第四NMOS管的源極和漏極按順序串接，所述的第二 NMOS管的柵極分別與所述的第九NMOS管的柵極、所述的第七NMOS管的柵極和所述的第三NMOS管的漏極連接，所述的第九NMOS管、所述的第十 NMOS管和所述的第十二 NMOS管的源極和漏極按順序串接，所述的第十NMOS管的柵極分別與所述的第一 NMOS管的柵極、所述的第八NMOS管的柵極和所述的第十一 NMOS管的漏極連接，所述的第一 PMOS管的漏極、所述的第二 PMOS管的漏極、所述的第七NMOS管的漏極、所述的第八NMOS管的漏極和所述的第十三NMOS管的源極連接，所述的第一 PMOS管的源極、 所述的第七NMOS管的源極、所述的第四NMOS管的漏極、所述的第五NMOS管的漏極、所述的第六NMOS管的柵極和所述的第二 PMOS管的柵極連接，所述的第二 PMOS管的源極、所述的第八NMOS管的源極、所述的第十二 NMOS管的漏極、所述的第六NMOS管的漏極、所述的第五NMOS管的柵極和所述的第一 PMOS管的柵極連接，所述的第五NMOS管的源極和所述的第六NMOS管的源極連接，所述的第一 NMOS管的漏極、所述的第九NMOS管的漏極、所述的第十四NMOS管的源極連接，所述的第十三NMOS管的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號，所述的第十四NMOS管的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號，所述的第十五NMOS管的柵極接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號，所述的第十五NMOS管的源極接入所述的列譯碼電路單元通過一級DTCTGAL緩沖器后的存儲模塊選擇信號，所述的第十五NMOS管的漏極輸出所述的列譯碼電路單元通過一級DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第十三NMOS管的柵極和所述的第十四NMOS管的柵極接入所述的列譯碼電路單元通過一級DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第三 NMOS管的源極和所述的第十一 NMOS管的源極分別與所述的寫選擇電路組連接，所述的第三NMOS管的柵極和所述的第十一 NMOS管的柵極為所述的雙端口存儲組件的寫端口，所述的第四NMOS管的柵極和所述的第十二 NMOS管的柵極為所述的雙端口存儲組件的讀端口， 所述的第四NMOS管的源極和所述的第十二 NMOS管的源極分別與所述的敏感放大器的信號輸入端連接，所述的敏感放大器主要由第三PMOS管、第四PMOS管、第十六NMOS管、第十七 NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、第二十二 NMOS 管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管和第二十六NMOS管組成，所述的第十六NMOS管的源極和所述的第十七NMOS管的漏極連接，所述的第十七NMOS管的柵極和所述的第十八NMOS管的柵極連接，所述的第二十二 NMOS管的源極與所述的第二十三NMOS 管的漏極連接，所述的第二十一 NMOS管的柵極與所述的第二十三NMOS管的柵極連接，所述的第三PMOS管的漏極、所述的第四PMOS管的漏極、所述的第十八NMOS管的漏極、所述的第二i^一 NMOS管的漏極和所述的第二十四NMOS管的源極連接，所述的第三PMOS管的源極、所述的第十八NMOS管的源極、所述的第十九NMOS管的漏極、所述的第十七NMOS管的源極、所述的第二十NMOS管的柵極和所述的第四PMOS管的柵極連接，所述的第四PMOS管的源極、所述的第二十一 NMOS管的源極、所述的第二十NMOS管的漏極、所述的第十九NMOS 管的柵極、所述的第三PMOS管的柵極和所述的第二十三NMOS管的源極連接，所述的第十九 NMOS管的源極和所述的第二十NMOS管的源極連接，所述的第十六NMOS管的漏極、所述的第二十二 NMOS管的漏極和所述的第二十五NMOS管的源極連接，所述的第二十五NMOS管的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號，所述的第二十四NMOS管的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號，所述的第二十六NMOS管的源極接入所述的列譯碼電路單元通過二級DTCTGAL緩沖器后的存儲模塊選擇信號，所述的第二十六NMOS管的漏極輸出所述的列譯碼電路單元通過二級DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第二十四NMOS管的柵極和所述的第二十五NMOS管的柵極分別接入所述的列譯碼電路單元通過二級DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第二十六NMOS管的柵極接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號，所述的第十七NMOS管的柵極和所述的第二十三 NMOS管的柵極為所述的敏感放大器的信號輸入端，所述的第十七NMOS管的柵極和所述的第二十二 NMOS管的柵極分別接入所述的存儲單元的讀輸出信號，所述的第十六NMOS管的柵極和所述的第二十三NMOS管的柵極分別接入所述的存儲單元的互補的讀輸出信號，所述的第十七NMOS管的源極和所述的第二十三NMOS管的源極為所述的敏感放大器的信號輸出端，其分別與所述的讀選擇電路組的相應(yīng)的數(shù)據(jù)輸入端連接。 所述的寫選擇電路組包括九個寫選擇電路單元，所述的寫選擇電路單元主要由第五PMOS管、第六PMOS管、第二十七NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二 NMOS管、第三十三NMOS管、第三十四NMOS管、第三十五 NMOS管、第三十六NMOS管、第三十七NMOS管、第三十八NMOS管和第三十九NMOS管組成，所述的第二十七NMOS管的源極和所述的第二十八NMOS管的漏極連接，所述的第三十三NMOS 管的源極與所述的第三十四NMOS管的漏極連接，所述的第五PMOS管的漏極、所述的第六 PMOS管的漏極、所述的第二十九NMOS管的漏極、所述的第三十二 NMOS管的漏極和所述的第三十五NMOS管的源極連接，所述的第五PMOS管的源極、所述的第二十九NMOS管的源極、 所述的第三十NMOS管的漏極、所述的第二十八NMOS管的源極、所述的第三i^一 NMOS管的柵極和所述的第六PMOS管的柵極連接，其公共連接端為所述的寫電路單元的信號輸出端， 所述的第六PMOS管的源極、所述的第三十二 NMOS管的源極、所述的第三十一 NMOS管的漏極、所述的第五PMOS管的柵極、所述的第三十NMOS管的柵極和所述的第三十四NMOS管的源極連接，其公共連接端為信號輸出端為所述的寫電路單元的互補的信號輸出端，所述的第三十NMOS管的源極和所述的第三十一 NMOS管的源極連接，所述的第二十七NMOS管的漏極、所述的第三十三NMOS管的漏極和所述的第三十六NMOS管的源極連接，所述的第三十六 NMOS管的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號，所述的第二十九NMOS管的漏極、 所述的第三十二 NMOS管的漏極、所述的第五PMOS管的漏極、所述的第六PMOS管的漏極和所述的第三十五NMOS管的源極連接，所述的第三十五NMOS管的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號，所述的第三十七NMOS管的柵極、所述的第三十八NMOS管的柵極和所述的第三十九NMOS管的柵極分別接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號，所述的第三十七NMOS管的源極接入所述的列譯碼電路單元的存儲模塊選擇信號，所述的第三十七 NMOS管的漏極輸出所述的列譯碼電路單元的存儲模塊選擇信號的采樣值，所述的第三十五 NMOS管的柵極和所述的第三十六NMOS管的柵極分別接入所述的列譯碼電路單元的存儲模塊選擇信號的采樣值，所述的第三十八NMOS管的源極接入待寫數(shù)據(jù)，所述的第三十八NMOS 管的漏極輸出所述的待寫數(shù)據(jù)的采樣值，所述的第二十八NMOS管的柵極、所述的第二十九 NMOS管的柵極及所述的第三十三NMOS管的柵極分別接入所述的待寫數(shù)據(jù)的采樣值，所述的第三十九NMOS管的源極接入互補的待寫數(shù)據(jù)，所述的第三十九NMOS管的漏極輸出所述的互補的待寫數(shù)據(jù)的采樣值，所述的第二十七NMOS管的柵極、所述的第三十二 NMOS管的柵極及所述的第三十四NMOS管的柵極分別接入所述的互補的待寫數(shù)據(jù)的采樣值。
所述的讀選擇電路組包括九個讀選擇電路單元，所述的讀選擇電路單元為三值九選一讀出數(shù)據(jù)選擇器。 所述的DTCTGAL緩沖器為DTCTGAL電路。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于根據(jù)電路三要素理論，將具有能量恢復特性的絕熱技術(shù)引入到存儲器設(shè)計中，其中行地址譯碼器、列地址譯碼器、寫選擇電路組、讀選擇電路組和存儲電路都基于DTCTGAL電路進行設(shè)計，采用二相無交疊功率時鐘和不同閾值的NMOS管，通過NMOS管的自舉效應(yīng)和CMOS-latch結(jié)構(gòu)使得輸出始終跟隨功率時鐘ΦρΦ 變化，消除閾值損失引起的非絕熱功耗，從而有效降低了功耗，提高集成電路信息密度，增強集成電路的數(shù)據(jù)處理能力，本發(fā)明與三值常規(guī)存儲器相比，節(jié)約功耗達68%。


圖Ia為一種雙功率時鐘三值鐘控絕熱邏輯(DTCTGAL)電路的電路圖；圖Ib為圖Ia所示電路的符號圖加為本發(fā)明的三值二輸入與門的電路圖2b為圖加所示電路的符號圖3a為本發(fā)明的三值九選一讀出數(shù)據(jù)選擇器的電路圖北為圖3a所示電路的符號圖如為本發(fā)明的三值三輸入與門的電路圖4b為圖如所示電路的符號圖5為本發(fā)明的電路原理框圖6為本發(fā)明的行地址譯碼器，列地址譯碼器和存儲電路的連接電路圖； 圖7為本發(fā)明的存儲單元的電路圖； 圖8為本發(fā)明的敏感放大器的電路圖； 圖9為本發(fā)明的寫選擇電路單元的電路圖； 圖10為本發(fā)明的存儲電路與讀選擇電路組的連接電路圖； 圖11為本發(fā)明的操作時序圖12為本發(fā)明在待寫數(shù)據(jù)WD為“2121……，，時的模擬波形；
圖13為本發(fā)明與常規(guī)三值存儲器在相同的參數(shù)和輸入信號情況下的瞬態(tài)能耗的比較圖。
具體實施例方式以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。實施例一如圖Ia 圖10所示，一種三值絕熱存儲器，主要由行地址譯碼器3、列地址譯碼器2、存儲電路1、用于寫入待寫數(shù)據(jù)的寫選擇電路組4和用于讀出數(shù)據(jù)的讀選擇電路組5組成，行地址譯碼器3包括八十一個行譯碼電路單元31，列地址譯碼器2包括九個列譯碼電路單元21，存儲電路1包括成八十一行九列分布的七百二十九個存儲模塊11，寫選擇電路組4和讀選擇電路組5分別與存儲電路1中對應(yīng)的存儲模塊11連接，行譯碼電路單元31的輸出端直接與存儲電路1中對應(yīng)的存儲模塊11連接，行譯碼電路單元31的輸出端還通過一級DTCTGAL緩沖器與存儲電路1中對應(yīng)的存儲模塊11連接，列譯碼電路單元2 的輸出端分別與存儲電路1中對應(yīng)的存儲模塊11和寫選擇電路組4的鐘控時鐘源輸入端連接，列譯碼電路單元2的輸出端還通過一級DTCTGAL緩沖器與存儲電路1中對應(yīng)的存儲模塊11連接，列譯碼電路單元21的輸出端還通過三級DTCTGAL緩沖器與讀選擇電路組5 的數(shù)據(jù)選擇信號輸入端連接。如圖6所示，上述具體實施例中，行譯碼電路單元31包括第一三值二輸入與門 312，第二三值二輸入與門313和第三三值二輸入與門311，第一三值二輸入與門312的輸出端與第三三值二輸入與門311的一個輸入端連接，第二三值二輸入與門313的輸出端與第三三值二輸入與門311的另一個輸入端連接，第三三值二輸入與門311的輸出端與存儲電路1中對應(yīng)的存儲模塊11連接。如圖6所示的，上述具體實施例中，列譯碼電路單元21包括第四三值二輸入與門， 列譯碼電路單元21的輸出端連接有三級DTCTGAL緩沖器，列譯碼電路單元21的輸出端輸出存儲模塊選擇信號Cj O=O 幻，且直接與存儲電路1中對應(yīng)的存儲模塊11和寫選擇電路組4的鐘控時鐘源輸入端連接，列譯碼電路單元21的輸出端還通過一級DTCTGAL緩沖器延遲后輸出存儲模塊選擇信號CCjU=^ 8)，且通過一級DTCTGAL緩沖器與存儲電路1中對應(yīng)的存儲模塊11連接，列譯碼電路單元21的輸出端還通過三級DTCTGAL緩沖器延遲后輸出存儲模塊選擇信號cCCj(J=Q 8)，且通過三級DTCTGAL緩沖器后與讀選擇電路組5的數(shù)據(jù)選擇信號輸入端連接。 如圖7和圖8所示，上述具體實施例中，存儲模塊11包括第一三值三輸入與門 111、第二三值三輸入與門112和九個雙端口存儲組件113，第一三值三輸入與門111的輸出端與九個雙端口存儲組件113的讀端口連接，第二三值三輸入與門112的輸出端與九個雙端口存儲組件113的寫端口連接，行譯碼電路單元31的輸出端直接與存儲電路1中對應(yīng)的存儲模塊11的第二三值三輸入與門112的輸入端連接，行譯碼電路單元31的輸出端還通過一級DTCTGAL緩沖器與存儲電路1中對應(yīng)的存儲模塊11的第一三值三輸入與門111的輸入端連接，列譯碼電路單元21的輸出端直接與存儲電路1中對應(yīng)的存儲模塊11的第二三值三輸入與門112的輸入端連接，列譯碼電路單元21的輸出端還通過一級DTCTGAL緩沖器與存儲電路1中對應(yīng)的存儲模塊11的第一三值三輸入與門111的輸入端連接，雙端口存儲組件113主要由存儲單元和敏感放大器組成，存儲單元主要由第一 PMOS管Pl、第二 PMOS管 P2、第一 NMOS管Ni、第二 NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第十NMOS管附0、第i^一 NMOS管mi、第十二 NMOS管附2、第十三NMOS管附3、第十四NMOS管N14和第十五NMOS管 N15組成，第一 NMOS管Ni、第二 NMOS管N2和第四NMOS管N4的源極和漏極按順序串接，第二 NMOS管N2的柵極分別與第七匪OS管N7的柵極、第九NMOS管N9的柵極和第三NMOS管 N3的漏極連接，第九NMOS管N9、第十NMOS管NlO和第十二 NMOS管W2的源極和漏極按順序串接，第十NMOS管WO的柵極分別與第一 NMOS管m的柵極、第八NMOS管N8的柵極和第—^一 NMOS管mi的漏極連接，第一 PMOS管Pl的漏極、第二 PMOS管P2的漏極、第七NMOS 管N7的漏極、第八NMOS管N8的漏極和第十三NMOS管附3的源極連接，第一 PMOS管Pl的源極、第七NMOS管N7的源極、第四NMOS管N4的漏極、第五NMOS管N5的漏極、第六NMOS管 N6的柵極和第二 PMOS管P2的柵極連接，第二 PMOS管P2的源極、第八NMOS管N8的源極、 第十二 NMOS管附2的漏極、第六NMOS管N6的漏極、第五NMOS管N5的柵極和第一 PMOS管 Pl的柵極連接，第五NMOS管N5的源極和第六NMOS管N6的源極連接，第一 NMOS管m的漏極、第九NMOS管N9的漏極、第十四NMOS管附4的源極連接，第十三NMOS管附3的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號Φ，第十四NMOS管Ν14的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號Φ”第十五NMOS管Ν15的柵極接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號Φ第十五NMOS管附5的源極
接入列譯碼電路單元21通過一級DTCTGAL緩沖器后的存儲模塊選擇信號CCjU=Q 8)，第十五NMOS管附5的漏極輸出列譯碼電路單元21通過一級DTCTGAL緩沖器延遲后的存儲模塊選擇信號CC7CZ=O 8)的采樣值^^/ CZ=O 8)，第十三NMOS管W3的柵極和第十四 NMOS管附4的柵極接入列譯碼電路單元21通過一級DTCTGAL緩沖器延遲后的存儲模塊選擇信號CCj O=O 8)的采樣值Xccj O=O 8)，第三匪OS管N3的源極和第i^一匪OS管 Nll的源極分別與寫選擇電路組4連接，第三NMOS管N3的柵極和第十一 NMOS管附1的柵極彼此連接作為雙端口存儲組件113的寫端口，第三NMOS管N3的柵極接入存儲單元的寫字線信號WWl^j (i=0 80，J=O 8)，第三NMOS管N3的源極接入存儲單元的讀位線信號 WBLj-Jl O=O 8，左=0 8)，當寫字線信號WWLjj (i=0 80，J=O 8)作為鐘控時鐘源輸入時，第三NMOS管N3的漏極輸出讀位線信號C/=o 8j=0 8)對應(yīng)的采樣值&，第九NMOS管N9的柵極接入讀位線信號WBL“ (/=0 8，k=Q 8)對應(yīng)的采樣值々，第i^一 NMOS管mi的柵極接入存儲單元的寫字線信號WWL?！?0-0 80，J=O 8)，第i^一 NMOS管
Nll的源極接入存儲單元的互補的讀位線信號O=O 8，k=Q 8)，當寫字線信號
WWLij (i=0 80，J=Q 8)作為鐘控時鐘源輸入時，第i^一 NMOS管附1的漏極輸出互補
的讀位線信號C/=0 8 j=0 8)對應(yīng)的采樣值JV第一 NMOS管Μ的柵極接入互
補的讀位線信(/=0 8 j=0 8)對應(yīng)的采樣值jv第四NMOS管N4的柵極和第
十二 NMOS管附2的柵極彼此連接作為雙端口存儲組件113的讀端口，第四NMOS管N4的柵極和第十二 NMOS管W2的柵極接入存儲單元的讀字線信號廁Ζ。. (i=0 80，J=O 8)，第四NMOS管N4的源極和第十二 NMOS管W2的源極分別與敏感放大器的信號輸入端連接，輸
入信號分別為RBLj，k O=O 8，k=0 8)和O=O 8，k=0 8)；敏感放大器主要
由第三PMOS管P3、第四PMOS管P4、第十六NMOS管附6、第十七NMOS管附7、第十八NMOS管附8、第十九NMOS管附9、第二十NMOS管N20、第二^^一 NMOS管N21、第二十二 NMOS管N22、 第二十三NMOS管N23、第二十四NMOS管N24、第二十五NMOS管N25和第二十六NMOS管擬6 組成，第十六NMOS管me的源極和第十七NMOS管W7的漏極連接，第十七NMOS管m7的柵極和第十八NMOS管附8的柵極連接，第二十二 NMOS管N22的源極與第二十三NMOS管N23 的漏極連接，第二十一 NMOS管N21的柵極與第二十三NMOS管N23的柵極連接，第三PMOS 管P3的漏極、第四PMOS管P4的漏極、第十八NMOS管W8的漏極、第二i^一 NMOS管N21的漏極和第二十四NMOS管N24的源極連接，第三PMOS管P3的源極、第十八NMOS管N18的源極、第十九NMOS管W9的漏極、第十七NMOS管W7的源極、第二十NMOS管N20的柵極和第四PMOS管P4的柵極連接，其公共連接端輸出敏感放大信號SALjrkU=^ 8 8)到讀選擇電路組5的信號輸入端，第四PMOS管P4的源極、第二十一 NMOS管N21的源極、第二十匪OS管N20的漏極、第十九匪OS管N19的柵極、第三PMOS管P3的柵極和第二十三匪OS管
N23的源極連接，其公共連接端輸出信號撲Cy=O 8，左=0 8)到讀選擇電路組5的信
號輸入端，第十九NMOS管W9的源極和第二十NMOS管N20的源極連接，第十六NMOS管W6 的漏極、第二十二 NMOS管N22的漏極和第二十五NMOS管N25的源極連接，第二十五NMOS管
N25的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號務(wù)，第二十四NMOS管NM的漏極接入
幅值電平對應(yīng)邏輯2的功率時鐘信號#，第二十六NMOS管擬6的源極接入列譯碼電路單元 21通過二級DTCTGAL緩沖器延遲后的存儲模塊選擇信號CCCjU=^ 8)，第二十六NMOS管擬6的漏極輸出存儲模塊選擇信號CCC/C/=0 8)的采樣值Eccy (/=0 8)，第二十四NMOS 管N24的柵極和第二十五NMOS管N25的柵極分別接入采樣值^^c7 O=O 8)，第二十六 NMOS管N26的柵極接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號Φ，第十七NMOS管Ν17的柵極和第二十二 NMOS管Ν22的柵極分別接入對應(yīng)的存儲單元的讀位線信號O=O 8， k=0 8)，第十六NMOS管me的柵極和第二十三NMOS管N23的柵極分別接入對應(yīng)的存儲單元的互補的讀位線信號I對(/=0 8，如0 8)。上述具體實施例中，寫選擇電路組4包括九個寫選擇電路單元41，寫選擇電路單元41主要由第五PMOS管Ρ5、第六PMOS管Ρ6、第二十七NMOS管Ν27、第二十八NMOS管Ν28、 第二十九NMOS管Ν29、第三十NMOS管Ν30、第三^^一 NMOS管Ν31、第三十二 NMOS管Ν32、第三十三NMOS管Ν33、第三十四NMOS管Ν34、第三十五NMOS管Ν35、第三十六NMOS管Ν36、第三十七匪OS管Ν37、第三十八匪OS管Ν38和第三十九匪OS管Ν39組成，第二十七匪OS管 Ν27的源極和第二十八NMOS管Ν28的漏極連接，第三十三NMOS管Ν33的源極與第三十四 NMOS管Ν34的漏極連接，第五PMOS管Ρ5的漏極、第六PMOS管Ρ6的漏極、第二十九NMOS管 Ν29的漏極、第三十二 NMOS管Ν32的漏極和第三十五NMOS管Ν35的源極連接，第五PMOS管 Ρ5的源極、第二十九匪OS管擬9的源極、第三十匪OS管Ν30的漏極、第二十八匪OS管擬8 的源極、第三十一 NMOS管Ν31的柵極和第六PMOS管Ρ6的柵極連接，其公共連接端為寫電路單元41的信號輸出端，第六PMOS管Ρ6的源極、第三十二 NMOS管Ν32的源極、第三十一 NMOS管Ν31的漏極、第五PMOS管Ρ5的柵極、第三十NMOS管Ν30的柵極和第三十四NMOS管 Ν34的源極連接，其公共連接端為寫電路單元41的互補的信號輸出端，第三十NMOS管Ν30 的源極和第三i^一 NMOS管N31的源極連接，第二十七NMOS管N27的漏極、第三十三NMOS 管N33的漏極和第三十六NMOS管N36的源極連接，第三十六NMOS管N36的漏極接入幅值
電平對應(yīng)邏輯1的功率時鐘信號為，第二十九NMOS管擬9的漏極、第三十二 NMOS管N32的漏極、第五PMOS管P5的漏極、第六PMOS管P6的漏極和第三十五NMOS f 的源極連接， 第三十五NMOS管N35的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號Φ _三十七NMOS 管Ν37的柵極、第三十八NMOS管Ν38的柵極和第三十九NMOS管Ν39的柵極分別接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號Φ，第三十七NMOS管Ν37的源極接入列譯碼電路單元21 的存儲模塊選擇信號Cj O=O 8)，第三十七NMOS管Ν37的漏極輸出存儲模塊選擇信號Cj O=O 8)的采樣值XCj O=O 8)，第三十五NMOS管Ν35的柵極和第三十六NMOS管Ν36 的柵極分別接入存儲模塊選擇信號& (/=0 8)的采樣值ZC7. (/=0 8)，第三十八NMOS 管Ν38的源極接入待寫數(shù)據(jù)勝㈦議=0 8)，第三十八NMOS管Ν38的漏極輸出待寫數(shù)據(jù)勝&
(左=0 8)的采樣值A(chǔ)第三十九NMOS管Ν39的源極接入互補的待寫數(shù)據(jù)議=0 8)，
第三十九NMOS管N39的漏極輸出互補的待寫數(shù)據(jù)議=0 8)的采樣值_7。上述具體實施例中，讀選擇電路組5包括九個讀選擇電路單元51，讀選擇電路單元51為三值九選一讀出數(shù)據(jù)選擇器。 上述具體實施例中，DTCTGAL緩沖器為DTCTGAL電路。 本發(fā)明的基本工作原理如下如圖2廣圖4b所示，三值二輸入與門電路、三值九選一讀出數(shù)據(jù)選擇器電路和三值三輸入與門電路、均采用二相無交疊功率時鐘，具體操作分為兩級第一級操作用時鐘Φ控制的NMOS管對各輸入信號進行采樣，使得輸入信號與#的相位相同，如果在第一級操作中加入數(shù)據(jù)選擇信號，則可進一步控制是否對輸入信號進行采樣；第二級操作在功率時鐘Φ” Φ的工作節(jié)奏下，利用采樣值和交叉存貯型結(jié)構(gòu)對輸出負載賦值和能量回收。其中Φ”Φ的相位相同，但幅值不同，分別為KDD/2、KDD，代表邏輯1、 2，且與#相位差180° (輸出的相位與ΦρΦ相同)。針對同類電路部分節(jié)點可能出現(xiàn)懸空狀態(tài)的情況，以上電路利用互補的輸出信號消除懸空，從而避免了電路輸出的不確定性。如圖6所示，存儲電路1包括成八十一行九列分布的七百二十九個存儲模塊11，各存儲模塊11為三值絕熱存儲器的子陣列，存儲電路1每行有九個子陣列，每列有81個子陣列，同一列中的子陣列的位線連接在一起，每個子陣列包括有九個雙端口存儲組件113，而每個雙端口存儲組件113包括一個存儲單元和一個敏感放大器，即每個子陣列包括九個存儲單元和九個敏感放大器，其中，^dd1Jci為行地址，Ad4為列地址，行地址譯碼器3通過二階譯碼方式產(chǎn)生行選擇信號來選擇存儲電路1中相應(yīng)的行，激活一根全局字線OZi (i=0 80)，列地址譯碼器2產(chǎn)生存儲模塊選擇信號C7 (/=0 8)來選擇存儲電路1中相應(yīng)的子陣列，存儲模塊選擇信號也可稱之為子陣列選擇信號。子陣列選擇信號& (/=0 8)經(jīng)過一定的延遲后和讀/寫使能信號共同激活子陣列中一對相應(yīng)的讀字線廁Zi,,. (i=0 80，J=O 8)和寫字線WWI^j (1=0 SOJ=O 8)，并且在一個周期內(nèi)只有與這對被激活讀寫字線連接的子陣列才能進行讀寫操作。由于對存儲單元的讀寫操作不能同時進行，因此，在時序安排中，采用先激活寫字線，后激活讀字線的方式，在一個周期內(nèi)執(zhí)行先寫后讀的操作。所以在產(chǎn)生讀/寫字線時，讀使能信號撒要比寫使能信號斷多一級緩沖器延遲時間。如圖7所示，子陣列選擇信號Cj O=O 8)經(jīng)過一級DTCTGAL緩沖器延遲后的信號CC7CZ=O 8)的采樣值EC7 O=O 8)來控制功率時鐘φ” φ的導通與斷開，減少未激活子陣列不必要的能量消耗。當執(zhí)行寫操作時，寫字線譯(i=0 80，J=O 8)作為鐘控時鐘，對寫位線WBLj’k O=O 8 j=0 8)上的數(shù)據(jù)進行采樣，利用采樣值和交叉存貯型結(jié)構(gòu)將數(shù)據(jù)寫入到被激活子陣列的存儲單元中；當執(zhí)行讀操作時，讀字線W極u (i=0 80，j‘=0 8)激活晶體管N4，N12，從而將存儲單元中的數(shù)據(jù)讀出到讀位線(/=0 8， k=0 8)上，三值絕熱存儲器的存儲陣列由這些子陣列水平垂直排列而成，同一個子陣列中存儲單元共用一對讀/寫字線，同一列的存儲單元共用一對讀/寫位線。圖8所示的敏感放大器與常規(guī)存儲器中的敏感放大器有所不同，它將敏感放大器輸出信號(/=0 8, Jc=O 8)和讀位線O=O 8泌=0 8)分離，采用子陣列選擇信號Cj O=O 8) 經(jīng)過二級DTCTGAL緩沖器延遲后的信號CCCjU均 8)的采樣值^^c7 (/'=0 8)來控制
功率時鐘唪、φ的導通與斷開；用讀字線廁Z。.(i=0 80，J=O 8)作為鐘控時鐘，將圖7
所示存儲單元的晶體管N4，N12和圖8所示敏感放大器的晶體管附6，N17, N18, N19, N20, N 21，N22, N23, PI, P2共同組成DTCTGAL電路，以絕熱方式把被激活子陣列中存儲單元的數(shù)據(jù)敏感放大，其余未激活子陣列均保持零電平，減少不必要的的電平跳變，從而降低了功耗。寫選擇電路組需要實現(xiàn)將待寫數(shù)據(jù)WDa) {k=0 8)選擇到對應(yīng)的子陣列位線上， 由于每個子陣列包括九個存儲單元，所以一次寫操作需要寫入9位數(shù)據(jù)WD⑴{k=0 8)，需要9個寫選擇電路單元41 ；三值絕熱存儲器每行有9個子陣列，同一列中各子陣列的存儲單元的讀/寫位線連在一起，寫選擇電路組4將待寫數(shù)據(jù)WD(k) {k=0 8)選擇寫入到相應(yīng)的子陣列的寫位線上；由于每個子陣列包括九個存儲單元，所以一次寫操作需要寫入9位數(shù)據(jù)WDq0 {k=0 8)，需要9個寫選擇電路單元41，且在一個周期內(nèi)只有被激活子陣列的寫位線才有數(shù)據(jù)寫入，其余均箝位于零電平，可以有效地避免未激活的子陣列的寫位線進行不必要的充放電；如圖9所示寫選擇電路單元41，它采用絕熱方式對寫位線進行充放電，類似于DTCTGAL電路，不同之處在于它利用子陣列選擇信號C7 (/=0 8)的采樣值ZC7. (/=0 8)來控制功率時鐘務(wù)、Φ的導通與斷開，避免了未激活子陣列對寫位線進行不必要的充放電，從而降低了寫電路的功耗。如圖10所示，讀選擇電路組5包括九個讀選擇電路單元51，讀選擇電路單元51采用三值九選一讀出數(shù)據(jù)選擇器，各子陣列中敏感放大器的輸出信號幼O=O 8 8)作為輸入信號，列譯碼電路單元21的子陣列選擇信號Cj O=O 8)經(jīng)過三級DTCTGAL 緩沖器延遲后的信號CCCCj U=O 8)作為數(shù)據(jù)選擇信號，三值九選一讀出數(shù)據(jù)選擇器首先對被激活子陣列的 8 8)進行采樣，然后把幼1^(/=0 8 8) 上的數(shù)據(jù)讀到輸出端你w議=0 8)上，從而實現(xiàn)了對被激活子陣列的讀出數(shù)據(jù)的選擇。本發(fā)明的操作時序如圖11所示。T1期間，行地址譯碼器3進行一階預(yù)譯碼。T2期間，行地址譯碼器3進行二階譯碼，激活一根全局字線GWLi (i=0 80)來選擇相應(yīng)的行，列地址譯碼器2產(chǎn)生子陣列選擇信號Cj O=O 8)來選擇相應(yīng)的子陣列，同時準備寫使能信號斷和待寫數(shù)據(jù)勝w議=0 8)。T3期間，由全局字線OZi (i=0 80)、子陣列選擇信號 C7 C/=0 8)和寫使能信號斷共同激活一根寫字線膠Zi;7.(i=0 80，戶O 8)，將數(shù)據(jù)寫入到寫位線肪Z^CZ=O 8，如0 8)上，從而將寫位線肪Z^CZ=O 8，如0 8)上的數(shù)據(jù)寫入到被激活子陣列的存儲單元中，同時準備讀使能信號撒，得到全局字線GWLiU=Q 80) 與子陣列選擇信號Cj O=O 8)分別經(jīng)過一級DTCTGAL緩沖器延遲后的信號GGWLi (i=0 80)、CCj O=O 8)。T4期間，由GGWLi (i=0 80)、CCj (/=0 8)和讀使能信號做共同激活一根讀字線AWZy (i=0 80，J=O 8)，將被激活子陣列中存儲單元中的數(shù)據(jù)讀出到讀位線似^7uCZ=O 8，Jc=O 8)上，同時得到子陣列選擇信號Cj O=O 8)經(jīng)過二級 DTCTGAL緩沖器延遲后的信號CCCj O=O 8)。T5期間，敏感放大器將讀位線RBLjji (/'=0 8，k=0 8)上的數(shù)據(jù)敏感放大到輸出線^ZxiCZ=O 8，k=0 8)上，同時得到子陣列選擇信號C7CZ=O 8)經(jīng)過三級DTCTGAL緩沖器延遲后的信號C/=0 8)。T6期間，通過三值九選一讀出數(shù)據(jù)選擇器對子陣列的的幼^CZ=O Sj=O 8)進行選擇，得到被激活子陣列的讀出的數(shù)據(jù)你《議=0 8)。在采用TSMC0. 25 μ mCMOS工藝器件參數(shù)情況下，時鐘頻率為41. 7MHz，對上述三值絕熱存儲器的一列子陣列進行功能仿真，輸出負載電容為10fF。其中時鐘O1、戔與Φ、 Φ的幅值電壓分別為1. 25V與2. 5V，匪OS寬長比均取0. 36 μ m/0. 24 μ m, PMOS寬長比均取 0. 72 μ m/0. 24 μ m。圖12給出了三值絕熱存儲器在待寫數(shù)據(jù)WD為“2121……”時的模擬波形，讀出數(shù)據(jù)你比待寫數(shù)據(jù)殿延遲了 2個時鐘周期，符合三值絕熱存儲器的操作時序，且所設(shè)計電路具有正確的邏輯功能，輸出波形理想。圖13給出了在相同條件下，所設(shè)計的三值絕熱存儲器與三值常規(guī)存儲器的瞬態(tài)能耗比較。其中，三值絕熱存儲器的瞬態(tài)能耗曲線的上升部分表示反映向電路注入能量，下降部分反映由電源回收能量，曲線凹底的漸升現(xiàn)象反映電路消耗能量。在1. 2us時間內(nèi)，三值常規(guī)存儲器的能耗為100. 923pj，而三值絕熱存儲器的能耗為32.315pj，能耗節(jié)省約達 68%，證明所設(shè)計的電路具有顯著的低功耗特性。本發(fā)明根據(jù)電路三要素理論，將具有能量恢復特性的絕熱技術(shù)引入到三值存儲器設(shè)計中，采用二相無交疊功率時鐘和不同閾值的NMOS管，實現(xiàn)基于DTCTGAL電路的三值絕熱存儲器的設(shè)計。該電路通過NMOS管的自舉效應(yīng)和CMOS-latch結(jié)構(gòu)使得輸出始終跟隨功率時鐘化、Φ變化，消除閾值損失引起的非絕熱功耗，從而有效降低了功耗；設(shè)計中所采用的方法可進一步應(yīng)用到更高基的低功耗多值存儲單元設(shè)計中，從而推動多值邏輯電路的發(fā)展。
權(quán)利要求
1.一種三值絕熱存儲器，主要由行地址譯碼器、列地址譯碼器、存儲電路、用于寫入待寫數(shù)據(jù)的寫選擇電路組和用于讀出數(shù)據(jù)的讀選擇電路組組成，其特征在于所述的行地址譯碼器包括八十一個行譯碼電路單元，所述的列地址譯碼器包括九個列譯碼電路單元，所述的存儲電路包括成八十一行九列分布的七百二十九個存儲模塊，所述的寫選擇電路組和所述的讀選擇電路組分別與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的行譯碼電路單元的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的行譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的列譯碼電路單元的輸出端分別與所述的存儲電路中對應(yīng)的存儲模塊和所述的寫選擇電路組的鐘控時鐘源輸入端連接，所述的列譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的列譯碼電路單元的輸出端還通過三級DTCTGAL緩沖器與所述的讀選擇電路組的數(shù)據(jù)選擇信號輸入端連接。
2.根據(jù)權(quán)利要求1所述的一種三值絕熱存儲器，其特征在于所述的行譯碼電路單元包括第一三值二輸入與門，第二三值二輸入與門和第三三值二輸入與門，所述的第一三值二輸入與門的輸出端與所述的第三三值二輸入與門的一個輸入端連接，所述的第二三值二輸入與門的輸出端與所述的第三三值二輸入與門的另一個輸入端連接，所述的第三三值二輸入與門的輸出端與所述的存儲電路中對應(yīng)的存儲模塊連接。
3.根據(jù)權(quán)利要求1所述的一種三值絕熱存儲器，其特征在于所述的列譯碼電路單元包括第四三值二輸入與門，所述的列譯碼電路單元的輸出端連接有三級DTCTGAL緩沖器，所述的列譯碼電路單元的的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊和所述的寫選擇電路組的鐘控時鐘源輸入端連接，所述的列譯碼電路單元的輸出端還通過一級DTCTGAL 緩沖器與所述的存儲電路中對應(yīng)的存儲模塊連接，所述的列譯碼電路單元的輸出端還通過三級DTCTGAL緩沖器與所述的讀選擇電路組的數(shù)據(jù)選擇信號輸入端連接。
4.根據(jù)權(quán)利要求1所述的一種三值絕熱存儲器，其特征在于所述的存儲模塊包括第一三值三輸入與門、第二三值三輸入與門和九個雙端口存儲組件，所述的第一三值三輸入與門的輸出端與九個所述的雙端口存儲組件的讀端口連接，所述的第二三值三輸入與門的輸出端與九個所述的雙端口存儲組件的寫端口連接，所述的行譯碼電路單元的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊的第二三值三輸入與門的輸入端連接，所述的行譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊的第一三值三輸入與門的輸入端連接，所述的列譯碼電路單元的輸出端直接與所述的存儲電路中對應(yīng)的存儲模塊的第二三值三輸入與門的輸入端連接，所述的列譯碼電路單元的輸出端還通過一級DTCTGAL緩沖器與所述的存儲電路中對應(yīng)的存儲模塊的第一三值三輸入與門的輸入端連接，所述的雙端口存儲組件主要由存儲單元和敏感放大器組成，所述的存儲單元主要由第一 PMOS管、第二 PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS 管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第 i^一 NMOS管、第十二 NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管組成，所述的第一 NMOS管、所述的第二 NMOS管和所述的第四NMOS管的源極和漏極按順序串接，所述的第二 NMOS管的柵極分別與所述的第九NMOS管的柵極、所述的第七NMOS管的柵極和所述的第三NMOS管的漏極連接，所述的第九NMOS管、所述的第十NMOS管和所述的第十二 NMOS 管的源極和漏極按順序串接，所述的第十NMOS管的柵極分別與所述的第一 NMOS管的柵極、所述的第八NMOS管的柵極和所述的第十一 NMOS管的漏極連接，所述的第一 PMOS管的漏極、所述的第二 PMOS管的漏極、所述的第七NMOS管的漏極、所述的第八NMOS管的漏極和所述的第十三NMOS管的源極連接，所述的第一 PMOS管的源極、所述的第七NMOS管的源極、所述的第四NMOS管的漏極、所述的第五NMOS管的漏極、所述的第六NMOS管的柵極和所述的第二 PMOS管的柵極連接，所述的第二 PMOS管的源極、所述的第八NMOS管的源極、所述的第十二 NMOS管的漏極、所述的第六NMOS管的漏極、所述的第五NMOS管的柵極和所述的第一 PMOS管的柵極連接，所述的第五NMOS管的源極和所述的第六NMOS管的源極連接，所述的第一 NMOS管的漏極、所述的第九NMOS管的漏極、所述的第十四NMOS管的源極連接，所述的第十三NMOS管的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號，所述的第十四NMOS管的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號，所述的第十五NMOS管的柵極接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號，所述的第十五NMOS管的源極接入所述的列譯碼電路單元通過一級DTCTGAL緩沖器后的存儲模塊選擇信號，所述的第十五NMOS管的漏極輸出所述的列譯碼電路單元通過一級DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第十三NMOS 管的柵極和所述的第十四NMOS管的柵極接入所述的列譯碼電路單元通過一級DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第三NMOS管的源極和所述的第十一 NMOS管的源極分別與所述的寫選擇電路組連接，所述的第三NMOS管的柵極和所述的第十一 NMOS 管的柵極為所述的雙端口存儲組件的寫端口，所述的第四NMOS管的柵極和所述的第十二 NMOS管的柵極為所述的雙端口存儲組件的讀端口，所述的第四NMOS管的源極和所述的第十二 NMOS管的源極分別與所述的敏感放大器的信號輸入端連接，所述的敏感放大器主要由第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS 管、第二十NMOS管、第二i^一 NMOS管、第二十二 NMOS管、第二十三NMOS管、第二十四NMOS 管、第二十五NMOS管和第二十六NMOS管組成，所述的第十六NMOS管的源極和所述的第十七NMOS管的漏極連接，所述的第十七NMOS管的柵極和所述的第十八NMOS管的柵極連接，所述的第二十二 NMOS管的源極與所述的第二十三NMOS管的漏極連接，所述的第二十一 NMOS管的柵極與所述的第二十三NMOS管的柵極連接，所述的第三PMOS管的漏極、所述的第四PMOS管的漏極、所述的第十八NMOS管的漏極、所述的第二i^一 NMOS管的漏極和所述的第二十四NMOS管的源極連接，所述的第三PMOS管的源極、所述的第十八NMOS管的源極、 所述的第十九NMOS管的漏極、所述的第十七NMOS管的源極、所述的第二十NMOS管的柵極和所述的第四PMOS管的柵極連接，所述的第四PMOS管的源極、所述的第二十一 NMOS管的源極、所述的第二十NMOS管的漏極、所述的第十九NMOS管的柵極、所述的第三PMOS管的柵極和所述的第二十三NMOS管的源極連接，所述的第十九NMOS管的源極和所述的第二十 NMOS管的源極連接，所述的第十六NMOS管的漏極、所述的第二十二 NMOS管的漏極和所述的第二十五NMOS管的源極連接，所述的第二十五NMOS管的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號，所述的第二十四NMOS管的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號， 所述的第二十六匪OS管的源極接入所述的列譯碼電路單元通過二級DTCTGAL緩沖器后的存儲模塊選擇信號，所述的第二十六NMOS管的漏極輸出所述的列譯碼電路單元通過二級 DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第二十四NMOS管的柵極和所述的第二十五NMOS管的柵極分別接入所述的列譯碼電路單元通過二級DTCTGAL緩沖器后的存儲模塊選擇信號的采樣值，所述的第二十六NMOS管的柵極接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號，所述的第十七NMOS管的柵極和所述的第二十三NMOS管的柵極為所述的敏感放大器的信號輸入端，所述的第十七NMOS管的柵極和所述的第二十二 NMOS管的柵極分別接入所述的存儲單元的讀輸出信號，所述的第十六NMOS管的柵極和所述的第二十三NMOS管的柵極分別接入所述的存儲單元的互補的讀輸出信號，所述的第十七NMOS管的源極和所述的第二十三NMOS管的源極為所述的敏感放大器的信號輸出端，其分別與所述的讀選擇電路組的相應(yīng)的數(shù)據(jù)輸入端連接。
5.根據(jù)權(quán)利要求1所述的一種三值絕熱存儲器，其特征在于所述的寫選擇電路組包括九個寫選擇電路單元，所述的寫選擇電路單元主要由第五PMOS管、第六PMOS管、第二十七 NMOS管、第二十八NMOS管、第二十九NMOS管、第三十NMOS管、第三i^一 NMOS管、第三十二匪OS管、第三十三匪OS管、第三十四匪OS管、第三十五NMOS管、第三十六匪OS管、第三十七 NMOS管、第三十八NMOS管和第三十九NMOS管組成，所述的第二十七NMOS管的源極和所述的第二十八NMOS管的漏極連接，所述的第三十三NMOS管的源極與所述的第三十四NMOS管的漏極連接，所述的第五PMOS管的漏極、所述的第六PMOS管的漏極、所述的第二十九NMOS 管的漏極、所述的第三十二 NMOS管的漏極和所述的第三十五NMOS管的源極連接，所述的第五PMOS管的源極、所述的第二十九NMOS管的源極、所述的第三十NMOS管的漏極、所述的第二十八NMOS管的源極、所述的第三十一 NMOS管的柵極和所述的第六PMOS管的柵極連接，其公共連接端為所述的寫電路單元的信號輸出端，所述的第六PMOS管的源極、所述的第三十二 NMOS管的源極、所述的第三十一 NMOS管的漏極、所述的第五PMOS管的柵極、所述的第三十NMOS管的柵極和所述的第三十四NMOS管的源極連接，其公共連接端為信號輸出端為所述的寫電路單元的互補的信號輸出端，所述的第三十NMOS管的源極和所述的第 SiNMOS管的源極連接，所述的第二十七NMOS管的漏極、所述的第三十三NMOS管的漏極和所述的第三十六NMOS管的源極連接，所述的第三十六NMOS管的漏極接入幅值電平對應(yīng)邏輯1的功率時鐘信號，所述的第二十九NMOS管的漏極、所述的第三十二 NMOS管的漏極、所述的第五PMOS管的漏極、所述的第六PMOS管的漏極和所述的第三十五NMOS管的源極連接，所述的第三十五NMOS管的漏極接入幅值電平對應(yīng)邏輯2的功率時鐘信號，所述的第三十七NMOS管的柵極、所述的第三十八NMOS管的柵極和所述的第三十九NMOS管的柵極分別接入幅值電平對應(yīng)邏輯2的鐘控時鐘信號，所述的第三十七NMOS管的源極接入所述的列譯碼電路單元的存儲模塊選擇信號，所述的第三十七NMOS管的漏極輸出所述的列譯碼電路單元的存儲模塊選擇信號的采樣值，所述的第三十五NMOS管的柵極和所述的第三十六NMOS管的柵極分別接入所述的列譯碼電路單元的存儲模塊選擇信號的采樣值，所述的第三十八NMOS管的源極接入待寫數(shù)據(jù)，所述的第三十八NMOS管的漏極輸出所述的待寫數(shù)據(jù)的采樣值，所述的第二十八NMOS管的柵極、所述的第二十九NMOS管的柵極及所述的第三十三NMOS管的柵極分別接入所述的待寫數(shù)據(jù)的采樣值，所述的第三十九NMOS管的源極接入互補的待寫數(shù)據(jù)，所述的第三十九NMOS管的漏極輸出所述的互補的待寫數(shù)據(jù)的采樣值，所述的第二十七NMOS管的柵極、所述的第三十二 NMOS管的柵極及所述的第三十四 NMOS管的柵極分別接入所述的互補的待寫數(shù)據(jù)的采樣值。
6.根據(jù)權(quán)利要求1所述的一種三值絕熱存儲器，其特征在于所述的讀選擇電路組包括九個讀選擇電路單元，所述的讀選擇電路單元為三值九選一讀出數(shù)據(jù)選擇器。
7.根據(jù)權(quán)利要求廣6中任一項權(quán)利要求所述的一種三值絕熱存儲器，其特征在于所述的DTCTGAL緩沖器為DTCTGAL電路。
全文摘要
本發(fā)明公開了一種三值絕熱存儲器，主要由行地址譯碼器、列地址譯碼器、存儲電路、寫選擇電路組和讀選擇電路組組成，寫選擇電路組和讀選擇電路組分別與存儲電路連接，行地址譯碼器與存儲電路連接，行地址譯碼器還通過一級DTCTGAL緩沖器與存儲電路連接，列地址譯碼器分別與存儲電路和寫選擇電路組連接，列地址譯碼器還通過一級DTCTGAL緩沖器與存儲電路連接，列地址譯碼器還通過三級DTCTGAL緩沖器與讀選擇電路組連接，優(yōu)點是將具有能量恢復特性的三值絕熱技術(shù)引入到存儲器設(shè)計中，有效降低了功耗，提高集成電路信息密度，增強集成電路的數(shù)據(jù)處理能力，本發(fā)明與三值常規(guī)靜態(tài)隨機存儲器相比，節(jié)約功耗達68%。
文檔編號G11C11/56GK102290102SQ201110198719
公開日2011年12月21日 申請日期2011年7月15日 優(yōu)先權(quán)日2011年7月15日
發(fā)明者梅鳳娜, 汪鵬君 申請人:寧波大學