專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，更具體而言，涉及半導(dǎo)體存儲(chǔ)裝置的數(shù)據(jù)輸入/輸
出ο
背景技術(shù)：
半導(dǎo)體存儲(chǔ)裝置可以通過經(jīng)由多個(gè)焊盤(pad)從半導(dǎo)體存儲(chǔ)裝置的外部接收數(shù) 據(jù)、將數(shù)據(jù)儲(chǔ)存在存儲(chǔ)體中、以及經(jīng)由焊盤輸出儲(chǔ)存在存儲(chǔ)體中的數(shù)據(jù)，來執(zhí)行數(shù)據(jù)輸入/ 輸出操作。這些操作被稱為半導(dǎo)體存儲(chǔ)裝置的讀取/寫入操作。可經(jīng)由數(shù)據(jù)輸入/輸出線 在焊盤與存儲(chǔ)體之間傳輸數(shù)據(jù)。圖1是示意性說明現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的圖。圖1所示的現(xiàn)有半導(dǎo)體存 儲(chǔ)裝置10包括第一存儲(chǔ)體BankO至第八存儲(chǔ)體Bank7、多個(gè)數(shù)據(jù)輸入/輸出線GIOJKO 15> 至GI0_7<0:15>、以及數(shù)據(jù)輸入/輸出單元11、12和13。數(shù)據(jù)輸入/輸出單元11、12和13 與焊盤(未圖示)相連接。數(shù)據(jù)輸入/輸出單元11、12和13可以經(jīng)由數(shù)據(jù)輸入/輸出線 GI0_0<0:15>至GI0_7<0:15>而與第一存儲(chǔ)體BankO至第八存儲(chǔ)體Bank7互相通信。為每 個(gè)存儲(chǔ)體提供多個(gè)數(shù)據(jù)輸入/輸出單元11、12和13。為了簡化描述，圖1僅示出了數(shù)據(jù)輸 入/輸出單元11、12和13中的與數(shù)據(jù)輸入(寫入操作)相關(guān)聯(lián)的數(shù)據(jù)對(duì)齊電路Din和與 數(shù)據(jù)輸出(讀取操作)相關(guān)聯(lián)的管線鎖存電路PIPE。在寫入操作期間，半導(dǎo)體存儲(chǔ)裝置10可以經(jīng)由焊盤從半導(dǎo)體裝置10的外部輸入 串行數(shù)據(jù)，通過作為數(shù)據(jù)輸入/輸出單元11、12和13的部件的數(shù)據(jù)對(duì)齊電路Din將串行數(shù) 據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入/輸出線GI0JK0:15>至GI0_7<0:15>將并行數(shù)據(jù)傳輸 至相應(yīng)的存儲(chǔ)體，以及將傳輸?shù)臄?shù)據(jù)儲(chǔ)存在相應(yīng)的存儲(chǔ)體中。在讀取操作期間，半導(dǎo)體存儲(chǔ) 裝置10可以經(jīng)由數(shù)據(jù)輸入/輸出線GI0JK0:15>至GI0_7<0:15>將儲(chǔ)存在相應(yīng)的存儲(chǔ)體 中的數(shù)據(jù)傳輸至作為數(shù)據(jù)輸入/輸出單元11、12和13的部件的管線鎖存電路PIPE。管線 鎖存電路PIPE可以將并行傳輸?shù)臄?shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，并經(jīng)由焊盤將轉(zhuǎn)換了的數(shù)據(jù)輸出 至外部。如上所述，在寫入操作和讀取操作期間，數(shù)據(jù)輸入/輸出線GI0_0<0:15>至 GI0_7<0:15>起到數(shù)據(jù)傳輸路徑的作用。數(shù)據(jù)輸入/輸出線GI0JK0:15>至GI0_7<0:15> 被設(shè)置在存儲(chǔ)體BankO至Bank7之間的外圍區(qū)中。隨著半導(dǎo)體存儲(chǔ)裝置的處理容量增加，數(shù) 據(jù)輸入/輸出線GI0_0<0:15>至GI0_7<0:15>的數(shù)量增加。例如，如圖1所示，為了讓半導(dǎo) 體存儲(chǔ)裝置10可以在連續(xù)地執(zhí)行八次讀取或?qū)懭氩僮鞯耐瑫r(shí)一次地處理16比特的數(shù)據(jù)， 就需要總計(jì)128個(gè)數(shù)據(jù)輸入/輸出線GIOJKO 15>至GI0_7<0 15>。因此，如果多個(gè)數(shù)據(jù)輸 入/輸出線GI0JK0:15>至GI0_7<0:15>如上所述那樣被設(shè)置在面積有限的外圍區(qū)中，則難以保證半導(dǎo)體存儲(chǔ)裝置的布圖余量。

發(fā)明內(nèi)容
在本發(fā)明的一個(gè)實(shí)施例中，一種半導(dǎo)體存儲(chǔ)裝置包括第一數(shù)據(jù)輸入/輸出線，被 配置為傳輸來自于第一存儲(chǔ)體的數(shù)據(jù)；第二數(shù)據(jù)輸入/輸出線，被配置為傳輸來自于第一 存儲(chǔ)體的數(shù)據(jù)；第一數(shù)據(jù)輸出部，被配置為基于輸入/輸出模式，將經(jīng)由第一輸入/輸出線 傳輸?shù)臄?shù)據(jù)對(duì)齊并輸出；以及第二數(shù)據(jù)輸出部，被配置為基于輸入/輸出模式和地址信號(hào)， 將經(jīng)由第一輸入/輸出線傳輸?shù)臄?shù)據(jù)或經(jīng)由第二數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)對(duì)齊并輸 出ο在本發(fā)明的另一個(gè)實(shí)施例中，一種半導(dǎo)體存儲(chǔ)裝置包括第一數(shù)據(jù)輸入部，被配置 為基于輸入/輸出模式，將輸入的數(shù)據(jù)對(duì)齊并將對(duì)齊了的數(shù)據(jù)輸出至第一數(shù)據(jù)輸入/輸出 線；第二數(shù)據(jù)輸入部，被配置為基于輸入/輸出模式和地址信號(hào)，將輸入的數(shù)據(jù)對(duì)齊并將對(duì) 齊了的數(shù)據(jù)輸出至第一數(shù)據(jù)輸入/輸出線和第二數(shù)據(jù)輸入/輸出線二者之一；和第一存儲(chǔ) 體，被配置為儲(chǔ)存經(jīng)由第一數(shù)據(jù)輸入/輸出線和第二數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)。在本發(fā)明的另一個(gè)實(shí)施例中，一種半導(dǎo)體存儲(chǔ)裝置包括第一存儲(chǔ)體的上存儲(chǔ)體 和第二存儲(chǔ)體的上存儲(chǔ)體；第一存儲(chǔ)體的下存儲(chǔ)體和第二存儲(chǔ)體的下存儲(chǔ)體；連接至第一 和第二存儲(chǔ)體的上存儲(chǔ)體的第一數(shù)據(jù)輸入/輸出線；連接至第一和第二存儲(chǔ)體的下存儲(chǔ)體 的第二數(shù)據(jù)輸入/輸出線；第一數(shù)據(jù)輸入/輸出單元，被配置為經(jīng)由第一數(shù)據(jù)輸入/輸出線 與第一和第二存儲(chǔ)體的上存儲(chǔ)體通信；第二數(shù)據(jù)輸入/輸出單元，被配置為經(jīng)由第一和第 二數(shù)據(jù)輸入/輸出線與第一和第二存儲(chǔ)體的上存儲(chǔ)體和下存儲(chǔ)體通信。


結(jié)合附圖描述本發(fā)明的特征、方面和實(shí)施例，在附圖中圖1是示意性地說明現(xiàn)有的半導(dǎo)體裝置的結(jié)構(gòu)的圖；圖2是說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)裝置的示例結(jié)構(gòu)的圖；圖3是示意性地說明圖2所示的第一數(shù)據(jù)輸入/輸出單元的結(jié)構(gòu)的框圖；以及圖4是示意性地說明圖2所示的第二數(shù)據(jù)輸入/輸出單元的結(jié)構(gòu)的框圖。
具體實(shí)施例方式現(xiàn)將詳細(xì)參照根據(jù)本發(fā)明的示例性實(shí)施例、附圖中所示的實(shí)例。只要有可能，在附 圖中將使用相同的附圖標(biāo)記來表示相同或相似的部件。圖2是示意性地說明根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1的結(jié)構(gòu)的圖。 半導(dǎo)體存儲(chǔ)裝置ι可以包括第一存儲(chǔ)體BankO至第四存儲(chǔ)體Bank3。第一存儲(chǔ)體BankO至 第四存儲(chǔ)體Bank3各自被劃分為上存儲(chǔ)體Bank0_up至Bank3_up和下存儲(chǔ)體Bank0_dn至 Bank3_dn。上存儲(chǔ)體Bank0_up至Bank3_up和下存儲(chǔ)體Bank0_dn至Bank3_dn分別地設(shè) 置在不同的區(qū)域中。第一存儲(chǔ)體的上存儲(chǔ)體BankO_Up和第二存儲(chǔ)體的上存儲(chǔ)體Bankl_Up 可以設(shè)置在第一存儲(chǔ)體區(qū)A中，第一存儲(chǔ)體的下存儲(chǔ)體Bank0_dn和第二存儲(chǔ)體的下存儲(chǔ)體 Bankl_dn可以設(shè)置在第二存儲(chǔ)體區(qū)B中。第三存儲(chǔ)體的上存儲(chǔ)體Bank2_Up和第四存儲(chǔ)體 的上存儲(chǔ)體Bank3_Up可以設(shè)置在第三存儲(chǔ)體區(qū)C中。第三存儲(chǔ)體的下存儲(chǔ)體Bank2_dn和第四存儲(chǔ)體的下存儲(chǔ)體Bank3_dn可以設(shè)置在第四存儲(chǔ)體區(qū)D中。在圖2中，第一存儲(chǔ)體區(qū) A和第三存儲(chǔ)體區(qū)C布置在左側(cè)，而第二存儲(chǔ)體區(qū)B和第四存儲(chǔ)體區(qū)D布置在右側(cè)。圖2所示的半導(dǎo)體存儲(chǔ)裝置1進(jìn)一步包括第一數(shù)據(jù)輸入/輸出線GI0JK8:15> 至GI0_7<8:15>、第二數(shù)據(jù)輸入/輸出線GI0_0<0:7>至<GI0_7<0:7>、第一數(shù)據(jù)輸入/輸 出單元100和第二數(shù)據(jù)輸入/輸出單元200。第一數(shù)據(jù)輸入/輸出線GI0_0<8:15>至 GI0_7<8:15>被連接至第一至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_up至Bank3_up。S卩，從第一 數(shù)據(jù)輸入/輸出單元100和第二數(shù)據(jù)輸入/輸出單元200來看，第一數(shù)據(jù)輸入/輸出線 GI0_0<8:15>至GI0_7<8:15>被設(shè)置為朝左延伸。第二數(shù)據(jù)輸入/輸出線GIOJKO:7>至 GI0_7<0:7>被連接至第一至第四存儲(chǔ)體的下存儲(chǔ)體Bank0_dn至Bank3_dn。S卩，從第一 數(shù)據(jù)輸入/輸出單元100和第二數(shù)據(jù)輸入/輸出單元200來看，第二數(shù)據(jù)輸入/輸出線 GIOJKO 7>至GI0_7<0 7>被設(shè)置為朝右延伸。第一數(shù)據(jù)輸入/輸出單元100被連接至第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至 GI0_7<8:15>。在讀取操作期間，半導(dǎo)體存儲(chǔ)裝置1經(jīng)由對(duì)齊了的第一數(shù)據(jù)輸入/輸出線 GI0_0<8:15>至GI0_7<8:15>，將儲(chǔ)存在第一至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_up至Bank3_ up的數(shù)據(jù)傳輸至第一數(shù)據(jù)輸入/輸出單元100。在寫入操作期間，半導(dǎo)體存儲(chǔ)裝置1可以 通過第一數(shù)據(jù)輸入/輸出單元100來對(duì)齊所輸入的數(shù)據(jù)，以及經(jīng)由第一數(shù)據(jù)輸入/輸出線 GI0_0<8 15>至GI0_7<8 15>將對(duì)齊了的數(shù)據(jù)傳輸至第一至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_ up至Bank3_Up。因此，第一數(shù)據(jù)輸入/輸出單元100可以經(jīng)由第一數(shù)據(jù)輸入/輸出線 GI0_0<8 15>至GI0_7<8 15>與第一至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_up至Bank3_up通信。第一數(shù)據(jù)輸入/輸出單元100基于輸入/輸出模式而被選擇性地連接至第一數(shù)據(jù) 輸入/輸出線GI0_0<8:15>至GI0_7<8:15>。因此，第一數(shù)據(jù)輸入/輸出單元100可以基于 輸入/輸出模式而選擇性地與第一至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_up至Bank3_up通信。 例如，第一數(shù)據(jù)輸入/輸出單元100在第一輸入/輸出模式下不被連接至第一數(shù)據(jù)輸入/ 輸出線GI0_0<8 15>至GI0_7<8 15>，而在第二輸入/輸出模式下被連接至第一數(shù)據(jù)輸入/ 輸出線GI0JK8:15>至GI0_7<8:15>。在這種情況下，第一數(shù)據(jù)輸入/輸出單元100可以在 第一輸入/輸出模式下被去激活。第二數(shù)據(jù)輸入/輸出單元200被連接至第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至 GI0_7<8:15>和第二數(shù)據(jù)輸入/輸出線GIOJKO:7>至GI0_7<0:7>。第二數(shù)據(jù)輸入/輸出 單元200可以基于例如輸入/輸出模式和地址信號(hào)ADD而選擇性地與第一數(shù)據(jù)輸入/輸出 線 GI0_0<8:15> 至 GI0_7<8:15> 或第二數(shù)據(jù)輸入 / 輸出線 GIOJKO7> 至 GI0_7<07> 通 信。第二數(shù)據(jù)輸入/輸出單元200在第一輸入/輸出模式下，響應(yīng)于地址信號(hào)ADD，可以選 擇性地與第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至GI0_7<8:15>或第二數(shù)據(jù)輸入/輸出線 GIOJKO 7>至GI0_7<0 7>通信，而在第二輸入/輸出模式下，可以與第二數(shù)據(jù)輸入/輸出 線GIOJKO :7>至GI0_7<0:7>通信。在第一輸入/輸出模式下，第二數(shù)據(jù)輸入/輸出單元 200在讀取操作期間響應(yīng)于地址信號(hào)ADD而被連接至第一數(shù)據(jù)輸入/輸出線GI0JK8:15> 至GI0_7<8:15>或第二數(shù)據(jù)輸入/輸出線GIOJKO :7>至GI0_7<0:7>，且對(duì)齊并輸出從所 連接的數(shù)據(jù)輸入/輸出線傳輸來的數(shù)據(jù)。在第一輸入/輸出模式下，第二數(shù)據(jù)輸入/輸出 單元200在寫入操作期間可以將輸入的數(shù)據(jù)對(duì)齊，并響應(yīng)于地址信號(hào)ADD而將對(duì)齊了的數(shù) 據(jù)傳輸至第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至GI0_7<8:15>或第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>。在第二輸入/輸出模式下，第二數(shù)據(jù)輸入/輸出單元200在讀 取操作期間可以將經(jīng)由第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>傳輸?shù)臄?shù)據(jù)對(duì)齊 并輸出。在第二輸入/輸出模式下的寫入操作期間，第二數(shù)據(jù)輸入/輸出單元200在寫入 操作期間可以將輸入的數(shù)據(jù)對(duì)齊并經(jīng)由第二數(shù)據(jù)輸入/輸出線GI0_0<0:7>至GI0_7<0:7> 輸出經(jīng)對(duì)齊的數(shù)據(jù)。因此，第二數(shù)據(jù)輸入/輸出單元200在第一輸入/輸出模式下基于地 址信號(hào)ADD，可以選擇性地與第一至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_up至Bank3_up或第一至 第四存儲(chǔ)體的下存儲(chǔ)體Bank0_dn至Bank3_dn通信，而在第二輸入/輸出模式下，可以與第 一至第四存儲(chǔ)體的下存儲(chǔ)體Bank0_dn至Bank3_dn通信。第一和第二輸入/輸出模式可以由輸入/輸出模式信號(hào)I/O來確定。輸入/輸出 模式信號(hào)I/O是可以確定半導(dǎo)體裝置1能夠一次地輸入和輸出的數(shù)據(jù)數(shù)量的信號(hào)。例如， X4、X8和X16信號(hào)可以被用來作為輸入/輸出模式信號(hào)I/O。X4信號(hào)可以表示能夠一次地 輸入和輸出4比特的數(shù)據(jù)的輸入/輸出模式，X8信號(hào)可以表示能夠一次地輸入和輸出8比 特的數(shù)據(jù)的輸入/輸出模式，X16信號(hào)可以表示能夠一次地輸入和輸出16比特的數(shù)據(jù)的輸 入/輸出模式。半導(dǎo)體存儲(chǔ)裝置的模式寄存器組可以產(chǎn)生輸入/輸出模式信號(hào)I/O。在本 發(fā)明的本實(shí)施例中，第一輸入/輸出模式可以是由X8信號(hào)表示的輸入/輸出模式，第二輸 入/輸出模式可以是由X16信號(hào)表示的輸入/輸出模式，然而本發(fā)明并不限于此。一般被 用來選擇半導(dǎo)體存儲(chǔ)裝置的行的行地址信號(hào)之一可以被應(yīng)用作為地址信號(hào)ADD。在半導(dǎo)體存儲(chǔ)裝置1中，第一存儲(chǔ)體BankO至第四存儲(chǔ)體Bank3可以通過被劃分 為上存儲(chǔ)體Bank0_up至Bank3_up和下存儲(chǔ)體Bank0_dn至Bank3_dn來被設(shè)置在第一存儲(chǔ) 體區(qū)A至第四存儲(chǔ)體區(qū)D中。第一存儲(chǔ)體區(qū)A至第四存儲(chǔ)體區(qū)D可以布置在左側(cè)和右側(cè)。 第一數(shù)據(jù)輸入/輸出單元100和第二數(shù)據(jù)輸入/輸出單元200可以設(shè)置在第一存儲(chǔ)體區(qū)A 至第四存儲(chǔ)體區(qū)D之間，S卩，在外圍區(qū)的中央部位。設(shè)置在左側(cè)的第一至第四存儲(chǔ)體的上存 儲(chǔ)體Bank0_up至Bank3_up可以經(jīng)由第一數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15> 而被連接至第一數(shù)據(jù)輸入/輸出單元100。另外，設(shè)置在右側(cè)的第一至第四存儲(chǔ)體的下存儲(chǔ) 體Bank0_dn至Bank3_dn可以經(jīng)由第二數(shù)據(jù)輸入/輸出線GIOJKO :7>至GI0_7<0:7>而被 連接至第二數(shù)據(jù)輸入/輸出單元200。在現(xiàn)有技術(shù)中，可以為一個(gè)存儲(chǔ)體設(shè)置1 個(gè)數(shù)據(jù)輸 入/輸出線。雖然在上述結(jié)構(gòu)中僅為一個(gè)存儲(chǔ)體設(shè)置64個(gè)數(shù)據(jù)輸入/輸出線，但是半導(dǎo)體 存儲(chǔ)裝置1的數(shù)據(jù)輸入/輸出操作仍可以用與現(xiàn)有技術(shù)相同的方式來執(zhí)行。圖2所示的半導(dǎo)體存儲(chǔ)裝置1還可以包括數(shù)據(jù)輸入/輸出緩沖單元300。數(shù)據(jù)輸 入/輸出緩沖單元300可以在讀取操作期間緩沖從第一數(shù)據(jù)輸入/輸出單元100和第二數(shù) 據(jù)輸入/輸出單元200輸出的數(shù)據(jù)，并將緩沖了的數(shù)據(jù)輸出至焊盤。數(shù)據(jù)輸入/輸出緩沖 單元300可以在寫入操作期間緩沖經(jīng)由焊盤輸入的外部數(shù)據(jù)并將所緩沖了的數(shù)據(jù)傳送至 第一數(shù)據(jù)輸入/輸出單元100和第二數(shù)據(jù)輸入/輸出單元200。與第一數(shù)據(jù)輸入/輸出單 元100和第二數(shù)據(jù)輸入/輸出單元200不同的是，數(shù)據(jù)輸入/輸出緩沖單元300可以被設(shè) 置為與存儲(chǔ)體區(qū)A至存儲(chǔ)體區(qū)D相鄰。換言之，可以用與現(xiàn)有技術(shù)相同的方式來將數(shù)據(jù)輸 入/輸出緩沖單元300設(shè)置在焊盤所在的位置。圖3是說明圖2所示的第一數(shù)據(jù)輸入/輸出單元100的結(jié)構(gòu)的框圖。參見圖3，第 一數(shù)據(jù)輸入/輸出單元100可以包括第一數(shù)據(jù)輸出部110和第一數(shù)據(jù)輸入部120。第一數(shù) 據(jù)輸出部110和第一數(shù)據(jù)輸入部120基于輸入/輸出模式，選擇性地連接至第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至GI0_7<8:15>。在由輸入/輸出模式信號(hào)I/O確定的第一輸入/輸 出模式下，第一數(shù)據(jù)輸出部110和第一數(shù)據(jù)輸入部120不被連接至第一數(shù)據(jù)輸入/輸出線 GI0_0<8:15>至GI0_7<8:15>。在第二輸入/輸出模式下，第一數(shù)據(jù)輸出部110和第一數(shù)據(jù) 輸入部120被連接至第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至GI0_7<8:15>。可以基于輸入 /輸出模式信號(hào)I/O來確定輸入/輸出模式是第一輸入/輸出模式還是第二輸入/輸出模 式。第一數(shù)據(jù)輸出部110可以包括第一輸出選擇部分111和第一管線鎖存電路112。第 一輸出選擇部分111基于輸入/輸出模式，可以將經(jīng)由第一數(shù)據(jù)輸入/輸出線GI0_0<8:15> 至GI0_7<8:15>傳輸?shù)臄?shù)據(jù)輸出。第一管線鎖存電路112可以將從第一輸出選擇部分111 輸出的數(shù)據(jù)對(duì)齊，并將對(duì)齊了的數(shù)據(jù)輸出至數(shù)據(jù)輸入/輸出緩沖單元300。據(jù)此，第一數(shù)據(jù) 輸出部110可以是與半導(dǎo)體存儲(chǔ)裝置1的讀取操作相關(guān)聯(lián)的電路。第一輸出選擇部分111 可以被實(shí)現(xiàn)為具有輸入/輸出模式信號(hào)I/O作為控制信號(hào)的多路復(fù)用器，可以采用本領(lǐng)域 已知的方式來配置第一管線鎖存電路112。第一數(shù)據(jù)輸入部120可以包括第一輸入選擇部分121和第一數(shù)據(jù)對(duì)齊電路122。 第一輸入選擇部分121基于輸入/輸出模式，可以被選擇性地連接至第一數(shù)據(jù)輸入/輸出 線GI0_0<8 15>至GI0_7<8 15>。第一數(shù)據(jù)對(duì)齊電路122可以將從輸入/輸出緩沖單元300 輸入的數(shù)據(jù)對(duì)齊并將對(duì)齊了的數(shù)據(jù)輸出至第一輸入選擇部分121。據(jù)此，第一數(shù)據(jù)輸入部 120可以是與半導(dǎo)體存儲(chǔ)裝置1的寫入操作相關(guān)聯(lián)的電路。第一輸入選擇部分121可以被 實(shí)現(xiàn)為具有輸入/輸出模式信號(hào)I/O作為控制信號(hào)的多路復(fù)用器，可以采用本領(lǐng)域已知的 方式來配置第一數(shù)據(jù)對(duì)齊電路122。在上述結(jié)構(gòu)中，第一數(shù)據(jù)輸入/輸出單元100基于輸入/輸出模式可以被選擇性 地連接至第一數(shù)據(jù)輸入/輸出線GI0_0<8 15>至GI0_7<8:15>,并可以與第一至第四存儲(chǔ)體 的上存儲(chǔ)體BankO_Up至Bank3_Up通信。即，第一數(shù)據(jù)輸入/輸出單元100可以執(zhí)行第一 至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_up至Bank3_up的讀取/寫入操作。圖4是說明圖2所示的第二數(shù)據(jù)輸入/輸出單元200的結(jié)構(gòu)的框圖。參見4，第 二數(shù)據(jù)輸入/輸出單元200可以包括第二數(shù)據(jù)輸出部210和第二數(shù)據(jù)輸入部220。第二數(shù) 據(jù)輸出部210和第二數(shù)據(jù)輸入部220基于輸入/輸出模式和地址信號(hào)ADD而被連接至第一 數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>或第二數(shù)據(jù)輸入/輸出線GIOJKO :7>至 GI0_7<0:7>。第二數(shù)據(jù)輸出部210可以包括第二輸出選擇部分211和第二管線鎖存電路212。 第二數(shù)據(jù)輸入部220可以包括第二輸入選擇部分221和第二數(shù)據(jù)對(duì)齊電路222。據(jù)此，第 二數(shù)據(jù)輸出部210可以是與半導(dǎo)體存儲(chǔ)裝置1的讀取操作相關(guān)聯(lián)的電路，第二數(shù)據(jù)輸入部 220可以是與半導(dǎo)體存儲(chǔ)裝置1的寫入操作相關(guān)聯(lián)的電路。第二輸出選擇部分211和第二 輸入選擇部分221可以分別被實(shí)現(xiàn)為具有輸入/輸出模式信號(hào)I/O和地址信號(hào)ADD作為控 制信號(hào)的多路復(fù)用器，可以采用本領(lǐng)域已知的方式來配置第二管線鎖存電路212和第二數(shù) 據(jù)對(duì)齊電路222。第二數(shù)據(jù)輸入/輸出單元200可以執(zhí)行讀取操作。第二輸出選擇部分211基于 輸入/輸出模式和地址信號(hào)ADD，可以被連接至第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至 GI0_7<8 15>或第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>。在由輸入/輸出模式信號(hào)I/O確定的第一輸入/輸出模式下，第二輸出選擇部分211基于地址信號(hào)ADD，可以將從 第一數(shù)據(jù)輸入/輸出線GI0_0<8 15>至GI0_7<8 15>或第二數(shù)據(jù)輸入/輸出線GIOJKO 7> 至GI0_7<0:7>傳輸?shù)臄?shù)據(jù)輸出。在第二輸入/輸出模式下，第二輸出選擇部分211可以將 從第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>傳輸?shù)臄?shù)據(jù)輸出，而不管地址信號(hào)ADD 如何。經(jīng)由第二輸出選擇部分211輸出的數(shù)據(jù)可以由第二管線鎖存電路212來對(duì)齊，并且 對(duì)齊了的數(shù)據(jù)被輸出至數(shù)據(jù)輸入/輸出緩沖單元300。如上所述，可以由輸入/輸出模式信 號(hào)I/O來確定輸入/輸出模式是第一輸入/輸出模式還是第二輸入/輸出模式。第二數(shù)據(jù)輸入/輸出單元200還可以執(zhí)行寫入操作。經(jīng)由數(shù)據(jù)輸入/輸出緩沖 單元300輸入的數(shù)據(jù)可以由第二數(shù)據(jù)對(duì)齊電路222來對(duì)齊，并被輸入至第二輸入選擇部 分221。第二輸入選擇部分221基于輸入/輸出模式和地址信號(hào)ADD，可以被連接至第一 數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>或第二數(shù)據(jù)輸入/輸出線GIOJKO :7>至 GI0_7<0:7>。在第一輸入/輸出模式下，第二輸入選擇部分221基于地址信號(hào)ADD，可以被 選擇性地連接至第一數(shù)據(jù)輸入/輸出線GI0JK8 15>至GI0_7<8 15>或第二數(shù)據(jù)輸入/輸 出線GI0_0<0:7>至GI0_7<0:7>。例如，當(dāng)?shù)刂沸盘?hào)具有高電平時(shí)，第二輸入選擇部分221 可以被連接至第一數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>，并且由第二數(shù)據(jù)對(duì)齊電 路222對(duì)齊的數(shù)據(jù)可以經(jīng)由第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至GI0_7<8:15>被傳輸至 第一至第四存儲(chǔ)體的上存儲(chǔ)體Bank0_up至Bank3_up。相反地，當(dāng)?shù)刂沸盘?hào)具有低電平時(shí)， 第二輸入選擇部分221可以被連接至第二數(shù)據(jù)輸入/輸出線GIOJKO:7>至GI0_7<0:7>， 由第二數(shù)據(jù)對(duì)齊電路222對(duì)齊的數(shù)據(jù)可以經(jīng)由第二數(shù)據(jù)輸入/輸出線GI0_0<0:7>至 GI0_7<0:7>被傳輸至第一至第四存儲(chǔ)體的下存儲(chǔ)體Bank0_dn至Bank3_dn。在第二輸入/ 輸出模式下，第二輸入選擇部分221將第二數(shù)據(jù)對(duì)齊電路222所對(duì)齊的數(shù)據(jù)傳輸至第二數(shù) 據(jù)輸入/輸出線GIOJKO :7>至GI0_7<0:7>，而不管地址信號(hào)ADD如何。參照?qǐng)D2至圖4描述根據(jù)本發(fā)明的一個(gè)實(shí)施例的半導(dǎo)體存儲(chǔ)裝置1的詳細(xì)操作。 下面首先描述在第一輸入/輸出模式下的半導(dǎo)體存儲(chǔ)裝置1的讀取操作。當(dāng)執(zhí)行第一存儲(chǔ) 體的上存儲(chǔ)體BankO_Up的讀取操作時(shí)，地址信號(hào)ADD可以變?yōu)楦唠娖?。第一?shù)據(jù)輸入/輸 出單元100可以被去激活，第二數(shù)據(jù)輸出部210的第二輸出選擇部分211被連接至第一數(shù) 據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>。儲(chǔ)存在第一存儲(chǔ)體的上存儲(chǔ)體Bank0_up中 的數(shù)據(jù)可被傳輸至第一數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>。被傳輸至第一數(shù) 據(jù)輸入/輸出線GI0JK8:15>至GI0_7<8:15>的數(shù)據(jù)經(jīng)由第二輸出選擇部分211被輸入至 第二管線鎖存電路212。管線鎖存電路212將并行輸入的數(shù)據(jù)對(duì)齊，并將對(duì)齊了的數(shù)據(jù)串行 地輸出。數(shù)據(jù)輸入/輸出緩沖單元300緩沖此經(jīng)對(duì)齊的串行數(shù)據(jù)，經(jīng)緩沖的數(shù)據(jù)可以經(jīng)由焊 盤被輸出至外部。在執(zhí)行第一存儲(chǔ)體的下存儲(chǔ)體Bank0_dn的讀取操作的情況下，地址信號(hào) ADD變?yōu)榈碗娖?。由于第二輸出選擇部分211被連接至第二數(shù)據(jù)輸入/輸出線GI0_0<0:7> 至GI0_7<0:7>，因此儲(chǔ)存在第一存儲(chǔ)體的下存儲(chǔ)體Bank0_dn的數(shù)據(jù)被輸入至第二管線鎖 存電路212。因此，儲(chǔ)存在第一存儲(chǔ)體的下存儲(chǔ)體Bank0_dn的數(shù)據(jù)可以經(jīng)由第二管線鎖存 電路212和輸入/輸出緩沖單元300來被輸出。據(jù)此，因?yàn)榈谝惠斎?輸出模式下輸入和 輸出的數(shù)據(jù)的比特?cái)?shù)屬于第二輸入/輸出模式下輸入和輸出的數(shù)據(jù)的比特?cái)?shù)的一半，所以 在第一輸入/輸出模式下通過第二數(shù)據(jù)輸入/輸出單元200來執(zhí)行半導(dǎo)體存儲(chǔ)裝置1的讀 取/寫入操作。
當(dāng)執(zhí)行第一存儲(chǔ)體的上存儲(chǔ)體BankO_Up的寫入操作時(shí)，地址信號(hào)ADD可以變?yōu)楦?電平。從外部經(jīng)由焊盤和輸入/輸出緩沖單元300所輸入的數(shù)據(jù)被輸入至第二數(shù)據(jù)輸入/ 輸出單元200的第二數(shù)據(jù)對(duì)齊電路222并然后被對(duì)齊。經(jīng)對(duì)齊的數(shù)據(jù)被輸入至第二數(shù)據(jù)輸 入部220的第二輸入選擇部分221。此時(shí)，由于地址信號(hào)ADD具有高電平，第二輸入選擇部 分221被連接至第一數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>，并且對(duì)齊了的數(shù)據(jù) 經(jīng)由第一數(shù)據(jù)輸入/輸出線GI0_0<8 15>至GI0_7<8 15>被傳輸至第一存儲(chǔ)體的上存儲(chǔ)體 Bank0_up,并儲(chǔ)存在第一存儲(chǔ)體的上存儲(chǔ)體Bank0_up中。當(dāng)執(zhí)行第一存儲(chǔ)體的下存儲(chǔ)體Bank0_dn的寫入操作時(shí)，地址信號(hào)ADD變?yōu)榈碗?平。第二輸入選擇部分221被連接至第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>，由 第二數(shù)據(jù)對(duì)齊電路222對(duì)齊的數(shù)據(jù)經(jīng)由第二數(shù)據(jù)輸入/輸出線GIOJKO:7>至GI0_7<0:7> 被傳輸至第一存儲(chǔ)體的下存儲(chǔ)體Bank0_dn，并可以被儲(chǔ)存在第一存儲(chǔ)體的下存儲(chǔ)體 Bank0_dn 中。在第二輸入/輸出模式下，第一數(shù)據(jù)輸入/輸出單元100的第一輸出選擇部分111 和第一輸入選擇部分121被連接至第一數(shù)據(jù)輸入/輸出線GI0JK8:15>至GI0_7<8:15>，第 二數(shù)據(jù)輸入/輸出單元200的第二輸出選擇部分211和第二輸入選擇部分221被連接至第 二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>，而不管地址信號(hào)ADD如何。在讀取操作期間，儲(chǔ)存在第一存儲(chǔ)體的上存儲(chǔ)體BankO_Up中的數(shù)據(jù)可以被傳輸 至第一數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>，而儲(chǔ)存在第一存儲(chǔ)體的下存儲(chǔ)體 Bank0_dn中的數(shù)據(jù)可以被傳輸至第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>。第一 數(shù)據(jù)輸出部110的第一輸出選擇部分111可以將經(jīng)由第一數(shù)據(jù)輸入/輸出線GI0JK8:15> 至GI0_7<8:15>傳輸?shù)臄?shù)據(jù)輸出至第一管線鎖存電路112，第二數(shù)據(jù)輸出部210的第二輸 出選擇部分211可以將經(jīng)由第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>傳輸?shù)臄?shù)據(jù) 輸出至第二管線鎖存電路212。第一和第二管線鎖存電路112和212將從第一和第二輸出 選擇部分111和211所輸出的數(shù)據(jù)對(duì)齊，并輸出經(jīng)對(duì)齊的數(shù)據(jù)至數(shù)據(jù)輸入/輸出緩沖單元 300。數(shù)據(jù)輸入/輸出緩沖單元300緩沖經(jīng)對(duì)齊的數(shù)據(jù)，并經(jīng)由焊盤將緩沖了的數(shù)據(jù)輸出。 以此方式，可以執(zhí)行第一存儲(chǔ)體的上存儲(chǔ)體Bank0_up和下存儲(chǔ)體Bank0_dn的讀取操作?？?以用相同的方式來執(zhí)行第二存儲(chǔ)體Bankl至第四存儲(chǔ)體Bank3的讀取操作。在寫入操作期間，經(jīng)由焊盤和數(shù)據(jù)輸入/輸出緩沖單元300輸入的外部數(shù)據(jù)被輸 入至第一和第二數(shù)據(jù)對(duì)齊電路122和222。第一和第二數(shù)據(jù)對(duì)齊電路122和222將輸入的 數(shù)據(jù)對(duì)齊，并將對(duì)齊了的數(shù)據(jù)輸出至第一和第二輸入選擇部分121和221。由于第一輸入選 擇部分121被連接至第一數(shù)據(jù)輸入/輸出線GI0_0<8 15>至GI0_7<8 15>，因此由第一數(shù)據(jù) 對(duì)齊電路122對(duì)齊的數(shù)據(jù)經(jīng)由第一數(shù)據(jù)輸入/輸出線GI0_0<8:15>至GI0_7<8:15>來被傳 輸，并可以被儲(chǔ)存在第一存儲(chǔ)體的上存儲(chǔ)體BankO_Up中。由于第二輸入選擇部分221被連 接至第二數(shù)據(jù)輸入/輸出線GIOJKO 7>至GI0_7<0 7>，因此由第二數(shù)據(jù)對(duì)齊電路222對(duì)齊 的數(shù)據(jù)經(jīng)由第二數(shù)據(jù)輸入/輸出線GIOJKO :7>至GI0_7<0:7>傳輸，并可以被儲(chǔ)存在第一 存儲(chǔ)體的下存儲(chǔ)體Bank0_dn中。以此方式，可以執(zhí)行第一存儲(chǔ)體的上存儲(chǔ)體Bank0_up和 下存儲(chǔ)體Bank0_dn的寫入操作?？梢杂孟嗤姆绞絹韴?zhí)行第二存儲(chǔ)體Bankl至第四存儲(chǔ) 體Bank3的寫入操作。從以上描述可以明顯了解到，在本發(fā)明中，由于存儲(chǔ)體被劃分為上存儲(chǔ)體和下存儲(chǔ)體，以及用于執(zhí)行數(shù)據(jù)輸入/輸出操作的數(shù)據(jù)輸入/輸出單元被設(shè)置在外圍區(qū)的中央部 位，使得相比于現(xiàn)有技術(shù)，本發(fā)明可減少輸入/輸出線的數(shù)量。據(jù)此，可以改進(jìn)半導(dǎo)體存儲(chǔ) 裝置的布圖余量。而且，提供了一種基于輸入/輸出模式能夠選擇性地使用已減少數(shù)量的 輸入/輸出線的數(shù)據(jù)輸入/輸出結(jié)構(gòu)。 雖然以上已參照用于特定應(yīng)用的說明性實(shí)例描述了一些實(shí)施例，但本領(lǐng)域技術(shù)人 員將會(huì)理解的是，描述的實(shí)施例僅僅是作為示例。接觸到本發(fā)明所提供的教導(dǎo)的本領(lǐng)域技 術(shù)人員將會(huì)想到其它修改、應(yīng)用和/或?qū)嵤├约氨景l(fā)明具有重要應(yīng)用的其它領(lǐng)域。因此， 本文所描述的半導(dǎo)體裝置不應(yīng)當(dāng)基于所描述的實(shí)施例來被限定。確切地說，本文所描述的 半導(dǎo)體裝置應(yīng)當(dāng)僅僅根據(jù)結(jié)合以上描述和附圖的所附權(quán)利要求書來被限定。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，包括第一數(shù)據(jù)輸入/輸出線，所述第一數(shù)據(jù)輸入/輸出線被配置為傳輸來自于第一存儲(chǔ)體 的數(shù)據(jù)；第二數(shù)據(jù)輸入/輸出線，所述第二數(shù)據(jù)輸入/輸出線被配置為傳輸來自于所述第一存 儲(chǔ)體的數(shù)據(jù)；第一數(shù)據(jù)輸出部，所述第一數(shù)據(jù)輸出部被配置為基于輸入/輸出模式，將經(jīng)由所述第 一數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)對(duì)齊并輸出；以及第二數(shù)據(jù)輸出部，所述第二數(shù)據(jù)輸出部被配置為基于所述輸入/輸出模式和地址信 號(hào)，將經(jīng)由所述第一數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)或經(jīng)由所述第二數(shù)據(jù)輸入/輸出線傳輸 的數(shù)據(jù)對(duì)齊并輸出。
2.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一數(shù)據(jù)輸出部在第一輸入/輸出 模式下被去激活，而在第二輸入/輸出模式下將經(jīng)由所述第一數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù) 據(jù)對(duì)齊并輸出。
3.如權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二數(shù)據(jù)輸出部在所述第二輸入/ 輸出模式下將經(jīng)由所述第二數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)對(duì)齊并輸出，而在所述第一輸入 /輸出模式下基于所述地址信號(hào)將經(jīng)由所述第一數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)或經(jīng)由所述 第二數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)對(duì)齊并輸出。
4.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一數(shù)據(jù)輸出部包括第一輸出選擇部分，所述第一輸出選擇部分被配置為基于所述輸入/輸出模式而被選 擇性地連接至所述第一數(shù)據(jù)輸入/輸出線；和第一管線鎖存電路，所述第一管線鎖存電路被配置為將所述第一輸出選擇部分所輸出 的數(shù)據(jù)對(duì)齊。
5.如權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二數(shù)據(jù)輸出部包括第二輸出選擇部分，所述第二輸出選擇部分被配置為基于所述輸入/輸出模式和所述 地址信號(hào)而被選擇性地連接至所述第一輸入/輸出線或所述第二數(shù)據(jù)輸入/輸出線；和第二管線鎖存電路，所述第二管線鎖存電路被配置為將所述第二輸出選擇部分所輸出 的數(shù)據(jù)對(duì)齊。
6.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一數(shù)據(jù)輸出部將經(jīng)由所述第一 數(shù)據(jù)輸入/輸出線并行地傳輸?shù)臄?shù)據(jù)對(duì)齊為串行數(shù)據(jù)，并將對(duì)齊了的串行數(shù)據(jù)輸出。
7.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二數(shù)據(jù)輸出部將經(jīng)由所述第一 輸入/輸出線或所述第二數(shù)據(jù)輸入/輸出線并行地傳輸?shù)臄?shù)據(jù)對(duì)齊為串行數(shù)據(jù)，并將對(duì)齊 了的串行數(shù)據(jù)輸出。
8.如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，還包括數(shù)據(jù)輸出緩沖單元，所述數(shù)據(jù)輸出緩沖單元被配置為緩沖所述第一數(shù)據(jù)輸出部和所述 第二數(shù)據(jù)輸出部所輸出的數(shù)據(jù)，并將所緩沖的數(shù)據(jù)輸出至焊盤。
9.一種半導(dǎo)體存儲(chǔ)裝置，包括第一數(shù)據(jù)輸入部，所述第一數(shù)據(jù)輸入部被配置為基于輸入/輸出模式，將輸入的數(shù)據(jù) 對(duì)齊并將對(duì)齊了的數(shù)據(jù)輸出至第一數(shù)據(jù)輸入/輸出線；第二數(shù)據(jù)輸入部，所述第二數(shù)據(jù)輸入部被配置為基于所述輸入/輸出模式和地址信號(hào)，將輸入的數(shù)據(jù)對(duì)齊并將對(duì)齊了的數(shù)據(jù)輸出至所述第一數(shù)據(jù)輸入/輸出線和第二數(shù)據(jù)輸 入/輸出線二者之一；和第一存儲(chǔ)體，所述第一存儲(chǔ)體被配置為儲(chǔ)存經(jīng)由所述第一輸入/輸出線和所述第二數(shù) 據(jù)輸入/輸出線傳輸來的數(shù)據(jù)。
10.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一數(shù)據(jù)輸入部在第一輸入/輸 出模式下被去激活，而在第二輸入/輸出模式下將輸入的數(shù)據(jù)對(duì)齊并將對(duì)齊了的數(shù)據(jù)輸出 至所述第一數(shù)據(jù)輸入/輸出線。
11.如權(quán)利要求10所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二數(shù)據(jù)輸入部在所述第一輸 入/輸出模式下基于所述地址信號(hào)將輸入的數(shù)據(jù)對(duì)齊并將對(duì)齊了的數(shù)據(jù)輸出至所述第一 數(shù)據(jù)輸入/輸出線和第二數(shù)據(jù)輸入/輸出線二者之一，而在第二輸入/輸出模式下將輸入 的數(shù)據(jù)對(duì)齊并將對(duì)齊了的數(shù)據(jù)輸出至所述第二數(shù)據(jù)輸入/輸出線。
12.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一數(shù)據(jù)輸入部包括第一數(shù)據(jù)對(duì)齊電路，所述第一數(shù)據(jù)對(duì)齊電路被配置為將輸入的數(shù)據(jù)對(duì)齊并輸出；和 第一輸入選擇部分，所述第一輸入選擇部分被配置為基于所述輸入/輸出模式，選擇 性地將所述第一數(shù)據(jù)對(duì)齊電路的輸出輸出至所述第一數(shù)據(jù)輸入/輸出線。
13.如權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二數(shù)據(jù)輸入部包括第二數(shù)據(jù)對(duì)齊電路，所述第二數(shù)據(jù)對(duì)齊電路被配置為將輸入的數(shù)據(jù)對(duì)齊并輸出；和 第二輸入選擇部分，所述第二輸入選擇部分被配置為基于所述輸入/輸出模式和所述 地址信號(hào)，選擇性地將所述第二數(shù)據(jù)對(duì)齊電路的輸出輸出至所述第一數(shù)據(jù)輸入/輸出線和 第二數(shù)據(jù)輸入/輸出線二者之一。
14.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一數(shù)據(jù)輸入部將串行輸入的輸 入數(shù)據(jù)對(duì)齊為并行數(shù)據(jù)，并將對(duì)齊了的并行數(shù)據(jù)輸出至所述第一數(shù)據(jù)輸入/輸出線。
15.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二數(shù)據(jù)輸入部將串行輸入的輸 入數(shù)據(jù)對(duì)齊為并行數(shù)據(jù)，并將對(duì)齊了的并行數(shù)據(jù)輸出至所述第一數(shù)據(jù)輸入/輸出線和所述 第二數(shù)據(jù)輸入/輸出線二者之一。
16.如權(quán)利要求9所述的半導(dǎo)體存儲(chǔ)裝置，還包括數(shù)據(jù)輸入緩沖單元，所述數(shù)據(jù)輸入緩沖單元被配置為緩沖經(jīng)由焊盤輸入的外部數(shù)據(jù)， 并產(chǎn)生所述輸入的數(shù)據(jù)。
17.一種半導(dǎo)體存儲(chǔ)裝置，包括第一存儲(chǔ)體的上存儲(chǔ)體和第二存儲(chǔ)體的上存儲(chǔ)體； 所述第一存儲(chǔ)體的下存儲(chǔ)體和所述第二存儲(chǔ)體的下存儲(chǔ)體； 連接至所述第一和第二存儲(chǔ)體的上存儲(chǔ)體的第一數(shù)據(jù)輸入/輸出線； 連接至所述第一和第二存儲(chǔ)體的下存儲(chǔ)體的第二數(shù)據(jù)輸入/輸出線； 第一數(shù)據(jù)輸入/輸出單元，所述第一數(shù)據(jù)輸入/輸出單元被配置為經(jīng)由所述第一數(shù)據(jù) 輸入/輸出線而與所述第一和第二存儲(chǔ)體的上存儲(chǔ)體通信；以及第二數(shù)據(jù)輸入/輸出單元，所述第二數(shù)據(jù)輸入/輸出單元被配置為經(jīng)由所述第一數(shù)據(jù) 輸入/輸出線和所述第二數(shù)據(jù)輸入/輸出線，與所述第一和第二存儲(chǔ)體的上存儲(chǔ)體和下存 儲(chǔ)體通信。
18.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一數(shù)據(jù)輸入/輸出單元在第一輸入/輸出模式下不與所述第一和第二存儲(chǔ)體的上存儲(chǔ)體通信，而在第二輸入/輸出模式 下與所述第一和第二存儲(chǔ)體的上存儲(chǔ)體通信。
19.如權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第二數(shù)據(jù)輸入/輸出單元在第一 輸入/輸出模式下基于所述地址信號(hào)與所述第一和第二存儲(chǔ)體的上存儲(chǔ)體和所述第一和 第二存儲(chǔ)體的下存儲(chǔ)體二者之一通信，而在所述第二輸入/輸出模式下與所述第一和第二 存儲(chǔ)體的下存儲(chǔ)體通信。
20.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述第一和第二存儲(chǔ)體的上存儲(chǔ)體被設(shè)置在第一存儲(chǔ)體區(qū)中，所述第一和第二存儲(chǔ)體 的下存儲(chǔ)體被設(shè)置在第二存儲(chǔ)體區(qū)中；以及所述第一存儲(chǔ)體區(qū)和所述第二存儲(chǔ)體區(qū)被分別地布置在左側(cè)和右側(cè)，所述第一數(shù)據(jù)輸 入/輸出單元和所述第二數(shù)據(jù)輸入/輸出單元位于所述第一存儲(chǔ)體區(qū)與所述第二存儲(chǔ)體區(qū) 之間。
21.如權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，還包括數(shù)據(jù)輸入/輸出緩沖單元，所述數(shù)據(jù)輸入/輸出緩沖單元被配置為緩沖經(jīng)由所述第一 數(shù)據(jù)輸入/輸出單元和所述第二數(shù)據(jù)輸入/輸出單元輸出的數(shù)據(jù)，或緩沖經(jīng)由焊盤輸入的 數(shù)據(jù)并將所緩沖的數(shù)據(jù)輸出至所述第一數(shù)據(jù)輸入/輸出單元和所述第二數(shù)據(jù)輸入/輸出單兀。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲(chǔ)裝置，包括第一數(shù)據(jù)輸入/輸出線，被配置為傳輸來自于第一存儲(chǔ)體的數(shù)據(jù)；第二數(shù)據(jù)輸入/輸出線，被配置為傳輸來自于第一存儲(chǔ)體的數(shù)據(jù)；第一數(shù)據(jù)輸出部，被配置為基于輸入/輸出模式，將經(jīng)由第一輸入/輸出線傳輸?shù)臄?shù)據(jù)對(duì)齊并輸出；以及第二數(shù)據(jù)輸出部，被配置為基于輸入/輸出模式和地址信號(hào)，將經(jīng)由第一輸入/輸出線傳輸?shù)臄?shù)據(jù)或經(jīng)由第二數(shù)據(jù)輸入/輸出線傳輸?shù)臄?shù)據(jù)對(duì)齊并輸出。
文檔編號(hào)G11C7/10GK102142269SQ20101057197
公開日2011年8月3日 申請(qǐng)日期2010年12月3日 優(yōu)先權(quán)日2010年1月29日
發(fā)明者李鍾天, 金載鎰 申請(qǐng)人:海力士半導(dǎo)體有限公司