專利名稱：半導(dǎo)體存儲器的數(shù)據(jù)輸出電路和相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明的各個實施例涉及半導(dǎo)體存儲器，更具體而言涉及半導(dǎo)體存儲器的數(shù)據(jù)輸 出電路及相關(guān)方法。
背景技術(shù)：
設(shè)置在半導(dǎo)體存儲器中用于傳輸數(shù)據(jù)的全局線占據(jù)相當(dāng)大部分的外圍電路面積。 盡管正在不斷開發(fā)用于最小化全局線之間的距離的技術(shù)，但是其它因素中的耦合現(xiàn)象阻礙 了全局線之間距離的降低。參見圖1，半導(dǎo)體存儲器現(xiàn)有的數(shù)據(jù)傳輸電路1可以包括多個讀出放大器I0SA、多 個全局線GICKO:7>和多個管線鎖存器。多個讀出放大器IOSA按照順序分別接收多個數(shù)據(jù)0CT<0:7>。多個讀出放大器 IOSA根據(jù)由讀取命令產(chǎn)生的信號IOSTBP來讀出多個數(shù)據(jù)0CT<0:7>，并輸出所讀出的數(shù)據(jù) 0CT<0:7>至多個全局線GICKO :7>。多個管線鎖存器響應(yīng)于由讀取命令產(chǎn)生的另一個信號PINB，來鎖存多個全局線 GI0<0:7>上所加載的數(shù)據(jù)。由于多個讀出放大器IOSA根據(jù)信號IOSTBP共同地操作，因此多個數(shù)據(jù)0CT<0:7> 同時被加載到多個全局線GI0<0:7>上。另外，由于多個管線鎖存器根據(jù)信號PINB共同地 操作，因此多個數(shù)據(jù)0CT<0:7>同時被鎖存。例如，如圖2所示，當(dāng)加載在相鄰的全局線GI0<0:2>上的數(shù)據(jù)的相位不同時，會因 相鄰的全局線GI0<0:2>之間形成的耦合電容CC而導(dǎo)致在數(shù)據(jù)中產(chǎn)生耦合噪聲，如圖中虛 線所指出的。因此，在半導(dǎo)體存儲器現(xiàn)有的數(shù)據(jù)輸出電路中，耦合噪聲導(dǎo)致數(shù)據(jù)傳輸特性例如 數(shù)據(jù)傳輸速度變差。

發(fā)明內(nèi)容
因此，本發(fā)明的各個示例性實施例可以提供一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路， 其能夠減少耦合噪聲，并因此提高其數(shù)據(jù)傳輸特性。為達到上述優(yōu)點并根據(jù)本發(fā)明的目的，如在此處作為實施例并被概述的那樣，本 發(fā)明的一個示例性方面可以提供一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路，包括多個全局線； 讀出放大器模塊，被配置為在不同的定時將多個數(shù)據(jù)輸出至所述多個全局線；管線鎖存器 模塊，被配置為在不同的定時鎖存經(jīng)由所述多個全局線而傳輸?shù)乃龆鄠€數(shù)據(jù)；以及控制 單元，被配置為利用地址信號來控制所述多個數(shù)據(jù)從所述讀出放大器模塊輸出的定時和所述管線鎖存器模塊的鎖存定時。在另一個示例性方面，一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路可以包括讀出放大器 模塊，被配置為響應(yīng)于具有不同激活定時的第一控制信號對，來讀出第一數(shù)據(jù)組和第二數(shù) 據(jù)組；多個全局線，被配置為傳輸由所述讀出放大器模塊所讀出的所述第一數(shù)據(jù)組和所述 第二數(shù)據(jù)組；管線鎖存器模塊，被配置為響應(yīng)于具有不同激活定時的第二控制信號對，來鎖 存經(jīng)由所述多個全局線傳輸?shù)乃龅谝粩?shù)據(jù)組和所述第二數(shù)據(jù)組；以及控制單元，被配置 為利用地址信號來產(chǎn)生所述第一控制信號對和所述第二控制信號對。在又一個示例性方面，一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路可以包括讀出放大器 模塊，被配置為在相同的定時讀出第一數(shù)據(jù)組和第二數(shù)據(jù)組，并響應(yīng)于具有不同激活定時 的第一控制信號對來輸出所讀出的第一數(shù)據(jù)組和第二數(shù)據(jù)組；多個全局線，被配置為傳輸 從所述讀出放大器模塊輸出的所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組；管線鎖存器模塊，被配 置為響應(yīng)于具有不同激活定時的第二控制信號對，來鎖存經(jīng)由所述全局線傳輸?shù)乃龅谝?數(shù)據(jù)組和所述第二數(shù)據(jù)組；以及控制單元，被配置為利用地址信號來產(chǎn)生所述第一控制信 號對和所述第二控制信號對。本發(fā)明的各個示例性方面還可以提供一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路中處理 數(shù)據(jù)的方法。所述方法可以包括以下步驟將多個數(shù)據(jù)分類為第一數(shù)據(jù)組和第二數(shù)據(jù)組； 響應(yīng)于具有不同激活定時的第一控制信號對來讀出所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組；經(jīng) 由多個全局線將所讀出的第一數(shù)據(jù)組和第二數(shù)據(jù)組傳輸至管線鎖存器模塊；以及響應(yīng)于具 有不同激活定時的第二控制信號對來鎖存所傳輸?shù)牡谝粩?shù)據(jù)組和第二數(shù)據(jù)組。本發(fā)明的其他目的和優(yōu)點將在以下的描述中提出一部分，并且一部分將會從描述 中明顯了解或者可以通過實施本發(fā)明來獲悉。借助于尤其在權(quán)利要求書中所指出的元件和 組合將會實現(xiàn)和達成本發(fā)明的目的和優(yōu)點。將會理解的是，以上的概述和以下的詳細描述僅僅是示例性和說明性的，并非如 同權(quán)利要求書那樣限制本發(fā)明。


包括在本說明書中并構(gòu)成說明書的一部分的附圖示出了與根據(jù)本發(fā)明的各個實 施例，并且這些附圖與文字說明一起用來解釋本發(fā)明的原理。圖1是說明半導(dǎo)體存儲器現(xiàn)有的數(shù)據(jù)輸出電路的框圖。圖2是說明現(xiàn)有的數(shù)據(jù)輸出電路中的全局線的數(shù)據(jù)傳輸波形的圖。圖3是說明根據(jù)本發(fā)明的某些公開的實施例的半導(dǎo)體存儲器的數(shù)據(jù)輸出電路的 示例框圖。圖4是說明根據(jù)本發(fā)明的某些公開的實施例的圖3所示的控制單元的示例電路 圖。圖5是說明根據(jù)本發(fā)明的某些公開的實施例的輸出波形的示例圖。圖6是說明根據(jù)本發(fā)明的某些公開的實施例的數(shù)據(jù)輸出電路中全局線的數(shù)據(jù)傳 輸波形的示例圖。圖7是說明根據(jù)本發(fā)明的某些公開的實施例的半導(dǎo)體存儲器的數(shù)據(jù)輸出電路的 示例框圖。
圖8是說明根據(jù)本發(fā)明的一些公開的實施例的圖7所示的讀出放大器的示例電路 圖。
具體實施例方式現(xiàn)在將詳細參照根據(jù)本發(fā)明的示例性實施例、附圖中所示的實例。只要有可能，在 附圖中將使用相同的附圖標記表示相同或相似的部件。在詳細描述具體的示例性實施例之前，首先將描述本發(fā)明的一些實施例的操作原理。管線鎖存器根據(jù)地址(例如A2)的電平，確定要從8位數(shù)據(jù)0CT<0:7>中首先輸出 的數(shù)據(jù)。例如，當(dāng)處于低電平的地址A2指定數(shù)據(jù)0CT<0:3>時，首先輸出數(shù)據(jù)0CT<0:3>，然 后輸出數(shù)據(jù)0CT<4:7>。因此，與數(shù)據(jù)0CT<0:3>的輸出定時相比，數(shù)據(jù)0CT<4:7>的輸出定時 具有時序余量或延遲時間段。相反地，當(dāng)處于高電平的地址A2指定數(shù)據(jù)0CT<4:7>時，首先 輸出數(shù)據(jù)0CT<4:7>，然后輸出數(shù)據(jù)0CT<0 3>。在這種情況下，與數(shù)據(jù)0CT<4:7>的輸出定時 相比，數(shù)據(jù)0CT<0:3>的輸出定時具有時序余量或延遲時間段。根據(jù)本發(fā)明的一些示例性實施例可以在數(shù)據(jù)之間使用上述時間余量或延遲時間 段，以使得一半數(shù)據(jù)至全局線的時序延遲于另一半數(shù)據(jù)。參見圖3，根據(jù)本發(fā)明的一個示例性實施例的半導(dǎo)體存儲器的數(shù)據(jù)輸出電路100 可以包括讀出放大器模塊200、多個全局線GICKO 7>、管線鎖存器模塊400和控制單元600。讀出放大器模塊200可以被配置為根據(jù)多個數(shù)據(jù)0CT<0:7>的順序?qū)⑺龆鄠€ 數(shù)據(jù)0CT<0:7>分類成數(shù)據(jù)組。例如，數(shù)據(jù)0CT<0:7>可以被分類為第一數(shù)據(jù)組0CT<0:3> 和第二數(shù)據(jù)組0CT<4:7>。讀出放大器模塊200也可以被配置為響應(yīng)于第一控制信號 對I0STBP_03和I0STBP_47，在互不相同的定時讀出第一數(shù)據(jù)組0CT<0:3>和第二數(shù)據(jù)組 0CT<4:7>，然后將所讀出的第一數(shù)據(jù)組0CT<0:3>和第二數(shù)據(jù)組0CT<4:7>輸出至全局線 GI0<0:7>。讀出放大器模塊200可以包括多個讀出放大器210至觀0。讀出放大器210、230、 250和270可以響應(yīng)于第一控制信號I0STBP_03來讀出第一數(shù)據(jù)組0CT<0 3>，并將所讀出 的第一數(shù)據(jù)組0CT<0:3>輸出至全局線GI0<0:3>。另一方面，讀出放大器220、M0、260和 280響應(yīng)于第一控制信號I0STBP_47來讀出第二數(shù)據(jù)組0CT<4:7>，并將所讀出的第二數(shù)據(jù) 組0CT<4:7>輸出至全局線GI0<4:7>。結(jié)果，讀出放大器210 至 280 以 0CT<0>、0CT<4>、0CT<1>、0CT<5>、0CT<2>、0CT<6>、 0CT<3>和0CT<7>這樣的順序輸出數(shù)據(jù)。在一些示例性實施例中，可以采用與現(xiàn)有的讀出放大器例如圖1所示的讀出放大 器IOSA相同的方式來配置讀出放大器210至觀0?？梢砸粋€接一個交替地布置全局線GI0<0:3>和全局線GI0<4:7>，以便可以采 用與讀出放大器210至280所輸出的數(shù)據(jù)0CT<0:7>的順序相同的順序來布置全局線 GICKO :7>。即，可以采用 GI0<0>、GI0<4>、GI0<1>、GI0<5>、GI0<2>、GI0<6>、GI0<3> 及 GI0<7> 這樣的順序來布置全局線GI0<0:7>。管線鎖存器模塊400可以被配置為響應(yīng)于第二控制信號對PINB_03和PINB_47，在 互不相同的定時鎖存第一數(shù)據(jù)組0CT<0 3>和第二數(shù)據(jù)組0CT<4 7>。以包括多個管線鎖存器410至440。管線鎖存器410至440 中的每個可以被連接至從多個全局線GI0<0:7>中選擇的彼此不相鄰的兩個全局線。即，全局線GI0<0:7> 可以按 GI0<0>、GI0<1>、GI0<2>、GI0<3>、GI0<4>、GI0<5>、 GI0<6>和GI0<7>這樣的順序來與管線鎖存器410至440相連接。構(gòu)成管線鎖存器410至440的一半的管線鎖存器410和420可以響應(yīng)于第二控制 信號PINB_03來鎖存第一數(shù)據(jù)組0CT<0:3>。構(gòu)成管線鎖存器410至440的另一半的管線鎖 存器430和440可以響應(yīng)于第二控制信號PINB_47來鎖存第二數(shù)據(jù)組0CT<4:7>?？刂茊卧?00可以被配置為響應(yīng)于地址信號A2，通過使第一源信號IOSTBP和第二 源信號PINB旁通和延遲，來產(chǎn)生第一控制信號對I0STBP_03和I0STBP_47以及第二控制信 號對PINB_03和PINB_47。在一些示例性實施例中，控制單元600可以使用本領(lǐng)域已知的任 何讀取命令所產(chǎn)生的控制信號作為第一源信號IOSTBP和第二源信號PINB。參見圖4，控制單元600可以包括第一控制部610和第二控制部620?？刂茊卧?600可以進一步包括用于通過將地址信號A2反相來產(chǎn)生反相地址信號A2B的反相器IVl。 第一控制部610可以包括延遲組件DLY和多個傳輸門PGl至PG4。當(dāng)?shù)刂沸盘朅2具有低電平(S卩，指定數(shù)據(jù)0CT<0:3>時所處的電平)時，第一控制 部610可以使第一源信號IOSTBP旁通，并將其輸出作為第一控制信號I0STBP_03。另外，第 一控制部610可以使第一源信號IOSTBP延遲，并將其輸出作為第一控制信號I0STBP_47。當(dāng)?shù)刂沸盘朅2具有高電平(S卩，指定數(shù)據(jù)0CT<4:7>時所處的電平)時，第一控制 部610可以使第一源信號IOSTBP延遲，并將其輸出作為第一控制信號I0STBP_03。另外，第 一控制部610可以使第一源信號IOSTBP旁通，并將其輸出作為第一控制信號I0STBP_47。第二控制部620包括延遲組件DLY和多個傳輸門PG5至PG8。當(dāng)?shù)刂沸盘朅2具 有低電平(即，指定數(shù)據(jù)0CT<0:3>時所處的電平)時，第二控制部620可以使第二源信號 PINB旁通，并將其輸出作為第二控制信號PINB_03。另外，第二控制部620可以使第二源信 號PINB延遲，并將其輸出作為第二控制信號PINB_47。當(dāng)?shù)刂沸盘朅2具有高電平(S卩，指定數(shù)據(jù)0CT<4:7>時所處的電平)時，第二控制 部620可以使第二源信號PINB延遲，并將其輸出作為第二控制信號PINB_03。另外，第二控 制部620可以使第二源信號PINB旁通，并將其輸出作為第二控制信號PINB_47。下面將參照圖3至圖5描述根據(jù)本發(fā)明的一些示例性實施例的半導(dǎo)體存儲器的數(shù) 據(jù)輸出電路100的操作。當(dāng)?shù)刂沸盘朅2具有低電平(S卩，指定數(shù)據(jù)0CT<0:3>時所處的電平)時，第一控制 信號對I0STBP_03與I0STBP_47以及第二控制信號對PINB_03與PINB_47是利用根據(jù)讀取 命令所產(chǎn)生的第一源信號IOSTBP和第二源信號PINB來產(chǎn)生的。如圖5所示，來自于第一控制信號對I0STBP_03與I0STBP_47中的第一控制信號 I0STBP_03可以比第一控制信號I0STBP_47更早被激活。響應(yīng)于被激活的第一控制信號 I0STBP_03，讀出放大器210、230、250和270可以讀出第一數(shù)據(jù)組0CT<0:3>，并將所讀出的 第一數(shù)據(jù)組0CT<0:3>輸出至全局線GICKO:3>。類似地，如圖5所示，來自于第二控制信號對PINB_03與PINB_47中的第二控 制信號PINB_03可以比第二控制信號PINB_47更早被激活。響應(yīng)于被激活的第二控制 信號PINB_03，管線鎖存器410及420可以鎖存由全局線GICKO :3>傳輸來的第一數(shù)據(jù)組0CT<0:3>。響應(yīng)于在第一控制信號I0STBP_03之后被激活的第一控制信號I0STBP_47，讀 出放大器220、M0、260和280可以讀出第二數(shù)據(jù)組0CT<4:7>，并將所讀出的第二數(shù)據(jù)組 0CT<4:7>輸出至全局線GI0<4:7>。響應(yīng)于在第二控制信號PINB_03之后被激活的第二控制信號PINB_47，管線鎖存 器430和440可以鎖存由全局線GI0<4:7>傳輸來的第二數(shù)據(jù)組0CT<4:7>。相反地，當(dāng)?shù)刂沸盘朅2具有高電平(即，指定數(shù)據(jù)0CT<4:7>時所處的電平)時， 第一控制信號對I0STBP_03與I0STBP_47以及第二控制信號對PINB_03與PINB_47是利用 根據(jù)另一個讀取命令所產(chǎn)生的第一源信號IOSTBP和第二源信號PINB而產(chǎn)生的。如圖5所示，來自于第一控制信號對I0STBP_03與I0STBP_47中的第一控制信號 I0STBP_47可以比第一控制信號I0STBP_03更早被激活。響應(yīng)于被激活的第一控制信號 I0STBP_47，讀出放大器220、M0、260和280可以讀出第二數(shù)據(jù)組0CT<4:7>，并將所讀出的 第二數(shù)據(jù)組0CT<4:7>輸出至全局線GI0<4:7>。類似地，如圖5所示，來自于第二控制信號對PINB_03與PINB_47中的第二控 制信號PINB_47可以比第二控制信號PINB_03更早被激活。響應(yīng)于被激活的第二控制 信號PINB_47，管線鎖存器430和440可以鎖存由全局線GI0<4:7>傳輸來的第二數(shù)據(jù)組 0CT<4:7>。響應(yīng)于在第一控制信號I0STBP_47之后被激活的第一控制信號I0STBP_03，讀 出放大器210、230、250和270可以讀出第一數(shù)據(jù)組0CT<0:3>，并將所讀出的第一數(shù)據(jù)組 0CT<0:3>輸出至全局線GI0<0:3>。響應(yīng)于在第二控制信號PINB_47之后被激活的第二控制信號PINB_03n，管線鎖存 器410和420可以鎖存由全局線GICKO :3>傳輸來的第一數(shù)據(jù)組0CT<0:3>。在本發(fā)明的各個實施例中，例如圖5所示的實施例，全局線GI0<0:3>和GI0<4:7> 的數(shù)據(jù)電平的轉(zhuǎn)變定時可以互不相同，且多個管線鎖存器410至440的每個可以鎖存彼此 不相鄰的兩個全局線的數(shù)據(jù)。因此，從圖6可見，即使在相鄰的全局線GI0<0>、GI0<4>和GI0<1>上所加載的數(shù) 據(jù)的相位不同時，也可以將耦合噪聲減少到不會使數(shù)據(jù)傳輸特性變差的水平。圖7是說明根據(jù)另一個示例性實施例的半導(dǎo)體存儲器的數(shù)據(jù)輸出電路101的示例 框圖。數(shù)據(jù)輸出電路101可以包括讀出放大器模塊800、多個全局線GI0<0:7>、管線鎖存器 模塊400和控制單元600。 可以采用與圖3所示的實施例相同的方式來配置全局線GICKO 7>、管線鎖存器模 塊400和控制單元600。讀出放大器模塊800與多個全局線GICKO 7>之間的連接也可以與 圖3所示的連接相同。讀出放大器模塊800可以被配置為利用第一源信號IOSTBP在相同的定時來讀 出第一數(shù)據(jù)組0CT<0:3>和第二數(shù)據(jù)組0CT<4:7>，并響應(yīng)于第一控制信號對I0STBP_03與 I0STBP_47，在不同的定時來將所讀出的第一數(shù)據(jù)組0CT<0 3>和第二數(shù)據(jù)組0CT<4 7>輸出 至多個全局線GI0<0:7>。讀出放大器模塊800可以包括多個讀出放大器810至880。讀出放大器810至880 可以彼此相同。讀出放大器810至880可以利用第一源信號IOSTBP在相同的定時來讀出第一數(shù)據(jù)組0CT<0 3>和第二數(shù)據(jù)組0CT<4 7>。讀出放大器810、830、850和870可以響應(yīng)于第一控制信號I0STBP_03，來將所讀出 的第一數(shù)據(jù)組0CT<0 3>輸出至全局線GICKO 3>。讀出放大器820、840、860和880可以響應(yīng) 于第一控制信號I0STBP_47，來將所讀出的第二數(shù)據(jù)組0CT<4:7>輸出至全局線GI0<4:7>。如圖8所示，讀出放大器810可以包括讀出放大部811以及輸出定時控制部812。 在一個示例性實施例中，讀出放大部811可以具有與圖3所示的讀出放大器210至觀0相同 的電路結(jié)構(gòu)。讀出放大部811可以被配置為響應(yīng)于第一源信號IOSTBP來讀出數(shù)據(jù)0CT<0>。輸出時序控制部812可以包括多個反相器IVll至IV14、傳輸門PGll以及多個晶 體管Mll和M12。反相器IV13和IV14可以構(gòu)成鎖存器LT，晶體管Mll和M12可以構(gòu)成驅(qū) 動器。在輸出時序控制部812中，當(dāng)?shù)谝豢刂菩盘朓0STBP_03具有高電平時，可以使傳輸 門PGll導(dǎo)通并且可以使讀出放大部811所讀出的數(shù)據(jù)0CT<0>通過。當(dāng)數(shù)據(jù)0CT<0>通過傳輸門PGll時，多個晶體管Mll和M12的任一個可以驅(qū)動全 局線GI0<0>至數(shù)據(jù)0CT<0>的電平。另外，由于通過了傳輸門PGll的數(shù)據(jù)0CT<0>被儲存 在鎖存器LT中，因此在第一控制信號I0STBP_03具有低電平的期間，全局線GI0<0>的電平 保持不變。雖然讀出放大器820、840、860和880是采用與讀出放大器810相同的方式來 配置的，但是它們可以被配置為接收第一控制信號I0STBP_47而取代接收第一控制信號 I0STBP_03。響應(yīng)于第一源信號I0STBP，讀出放大器810、830、850和870以及讀出放大器820、 840,860和880可以在相同的定時讀出第一數(shù)據(jù)組0CT<0:3>和第二數(shù)據(jù)組0CT<4:7>。然而，響應(yīng)于具有不同激活定時的第一控制信號I0STBP_03和第一控制信號 I0STBP_47,讀出放大器810、830、850和870以及讀出放大器820、840、860和880可以將所 讀出的數(shù)據(jù)輸出至全局線GICKO 7>。因此，類似于圖3所示的實施例，第一數(shù)據(jù)組0CT<0 3>與第二數(shù)據(jù)組0CT<4 7>加 載到全局線GICKO 7>上的定時可以互不相同。此后，類似于圖3所示的實施例，第一數(shù)據(jù)組0CT<0 3>與第二數(shù)據(jù)組0CT<4 7>可 以由管線鎖存器410至440來鎖存。從以上描述可明顯得知，本文所公開的半導(dǎo)體存儲器的數(shù)據(jù)輸出電路的示例性實 施例可以通過使數(shù)據(jù)傳輸定時差異化來減少耦合噪聲，這可以導(dǎo)致半導(dǎo)體存儲器的電路面 積減少并改善傳輸特性。雖然以上已經(jīng)參照用于特定應(yīng)用的說明性實施例來描述了一些實施例，但是應(yīng)當(dāng) 理解描述的實施例僅僅是作為示例。接觸到本發(fā)明所提供的教導(dǎo)的本領(lǐng)域技術(shù)人員將會想 到其它修改、應(yīng)用和/或?qū)嵤├约熬哂兄匾獞?yīng)用的其它領(lǐng)域。因此，本文所描述的半導(dǎo)體 存儲器的數(shù)據(jù)輸出電路不應(yīng)當(dāng)限于所描述的實施例。確切地說，本文所描述的半導(dǎo)體存儲 器的數(shù)據(jù)輸出電路應(yīng)當(dāng)僅僅根據(jù)結(jié)合以上描述和附圖的所附權(quán)利要求書來被限定。
權(quán)利要求
1.一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路，包括 多個全局線；讀出放大器模塊，所述讀出放大器模塊被配置為在不同的定時將多個數(shù)據(jù)輸出至所述 多個全局線；管線鎖存器模塊，所述管線鎖存器模塊被配置為在不同的定時鎖存經(jīng)由所述多個全局 線傳輸?shù)乃龆鄠€數(shù)據(jù)；以及控制單元，所述控制單元被配置為利用地址信號對所述多個數(shù)據(jù)從所述讀出放大器模 塊輸出的定時和所述管線鎖存器模塊的鎖存定時進行控制。
2.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中，所述讀出放大器模塊被配置為根據(jù)所述 多個數(shù)據(jù)的順序?qū)⑺龆鄠€數(shù)據(jù)分類為第一數(shù)據(jù)組和第二數(shù)據(jù)組，并在不同的定時將所述 第一數(shù)據(jù)組和所述第二數(shù)據(jù)組輸出至所述多個全局線。
3.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中，所述讀出放大器模塊被配置為根據(jù)所述多個數(shù)據(jù)的順序，將所述多個數(shù)據(jù)分類為第一 數(shù)據(jù)組和第二數(shù)據(jù)組，所述讀出放大器模塊包括被布置為序列的多個讀出放大器，所述多個讀出放大器包括 第一組和第二組，所述第一組中的讀出放大器與所述第二組中的讀出放大器在所述序列中 彼此交替，以及所述第一組中的讀出放大器和所述第二組中的讀出放大器被配置為在不同的定時分 別將所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組輸出至所述多個全局線。
4.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中，所述管線鎖存器模塊包括多個管線鎖存器，以及 所述多個管線鎖存器的每個被連接至彼此不相鄰的全局線。
5.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中，所述讀出放大器模塊被配置為根據(jù)所述多個數(shù)據(jù)的順序，將所述多個數(shù)據(jù)分類為第一 數(shù)據(jù)組和第二數(shù)據(jù)組，所述管線鎖存器模塊包括被配置為接收所述多個數(shù)據(jù)的多個管線鎖存器，以及 所述多個管線鎖存器的一半和所述多個管線鎖存器的另一半被配置為在不同的定時 分別鎖存所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組。
6.如權(quán)利要求1所述的數(shù)據(jù)輸出電路，其中，所述控制單元被配置為響應(yīng)于所述地址 信號，使第一源信號和第二源信號旁通或延遲，來產(chǎn)生用于控制所述讀出放大器模塊的輸 出定時和所述管線鎖存器模塊的鎖存定時的多個控制信號。
7.如權(quán)利要求6所述的數(shù)據(jù)輸出電路，其中，所述第一源信號和所述第二源信號由讀 取命令產(chǎn)生。
8.一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路，包括讀出放大器模塊，所述讀出放大器模塊被配置為響應(yīng)于具有不同激活定時的第一控制 信號對，來讀出第一數(shù)據(jù)組和第二數(shù)據(jù)組；多個全局線，所述多個全局線被配置為傳輸所述讀出放大器模塊所讀出的所述第一數(shù) 據(jù)組和所述第二數(shù)據(jù)組；管線鎖存器模塊，所述管線鎖存器模塊被配置為響應(yīng)于具有不同激活定時的第二控制信號對，來鎖存經(jīng)由所述多個全局線傳輸?shù)乃龅谝粩?shù)據(jù)組和所述第二數(shù)據(jù)組；以及控制單元，所述控制單元被配置為利用地址信號來產(chǎn)生所述第一控制信號對和所述第 二控制信號對。
9.如權(quán)利要求8所述的數(shù)據(jù)輸出電路，其中，根據(jù)數(shù)據(jù)的順序來將多個數(shù)據(jù)分組，以將 所述多個數(shù)據(jù)分類為所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組。
10.如權(quán)利要求8所述的數(shù)據(jù)輸出電路，其中，所述讀出放大器包括被布置成序列的多個讀出放大器，所述多個讀出放大器包括第一 組和第二組，所述第一組中的讀出放大器與所述第二組中的讀出放大器在所述序列中彼此 交替，以及所述第一組中的讀出放大器被配置為響應(yīng)于所述第一控制信號對中的一個信號來讀 出所述第一數(shù)據(jù)組；而所述第二組中的讀出放大器被配置為響應(yīng)于所述第一控制信號對中 的另一個信號來讀出所述第二數(shù)據(jù)組。
11.如權(quán)利要求8所述的數(shù)據(jù)輸出電路，其中，所述管線鎖存器模塊包括多個管線鎖存器，以及所述多個管線鎖存器的每個被連接至彼此不相鄰的全局線。
12.如權(quán)利要求8所述的數(shù)據(jù)輸出電路，其中，所述管線鎖存器模塊包括多個管線鎖存器，以及所述多個管線鎖存器的一半被配置為響應(yīng)于所述第二控制信號對中的一個信號來鎖 存所述第一數(shù)據(jù)組；而所述多個管線鎖存器的另一半被配置為響應(yīng)于所述第二控制信號對 中的另一個信號來鎖存所述第二數(shù)據(jù)組。
13.如權(quán)利要求8所述的數(shù)據(jù)輸出電路，其中，所述控制單元被配置為響應(yīng)于所述地址 信號，來延遲所述第一控制信號對中的一個信號的激活定時和所述第二控制信號對中的一 個信號的激活定時。
14.如權(quán)利要求8所述的數(shù)據(jù)輸出電路，其中，所述控制單元被配置為響應(yīng)于所述地址 信號，使第一源信號和第二源信號旁通或延遲，來產(chǎn)生所述第一控制信號對和所述第二控 制信號對。
15.一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路，包括讀出放大器模塊，所述讀出放大器模塊被配置為在相同的定時讀出第一數(shù)據(jù)組和第二 數(shù)據(jù)組，并響應(yīng)于具有不同激活定時的第一控制信號對來輸出所讀出的第一數(shù)據(jù)組和第二 數(shù)據(jù)組；多個全局線，所述多個全局線被配置為傳輸從所述讀出放大器模塊輸出的所述第一數(shù) 據(jù)組和所述第二數(shù)據(jù)組；管線鎖存器模塊，所述管線鎖存器模塊被配置為響應(yīng)于具有不同激活定時的第二控制 信號對，來鎖存經(jīng)由所述多個全局線傳輸?shù)乃龅谝粩?shù)據(jù)組和所述第二數(shù)據(jù)組；以及控制單元，所述控制單元被配置為利用地址信號來產(chǎn)生所述第一控制信號對和所述第 二控制信號對。
16.如權(quán)利要求15所述的數(shù)據(jù)輸出電路，其中，根據(jù)數(shù)據(jù)的順序?qū)⒍鄠€數(shù)據(jù)分組，以將 所述多個數(shù)據(jù)分類為所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組。
17.如權(quán)利要求15所述的數(shù)據(jù)輸出電路，其中，所述讀出放大器模塊包括被配置為在相同的定時讀出所述第一數(shù)據(jù)組和所述第二數(shù) 據(jù)組的多個讀出放大器，所述多個讀出放大器被布置成序列并且包括第一組和第二組，所 述第一組中的讀出放大器與所述第二組中的讀出放大器在所述序列中彼此交替，以及所述第一組中的讀出放大器被配置為響應(yīng)于所述第一控制信號對中的一個信號來輸 出所讀出的所述第一數(shù)據(jù)組，而所述第二組中的讀出放大器被配置為響應(yīng)于所述第一控制 信號對中的另一個數(shù)據(jù)來輸出所讀出的所述第二數(shù)據(jù)組。
18.如權(quán)利要求15所述的數(shù)據(jù)輸出電路，其中， 所述管線鎖存器模塊包括多個管線鎖存器，以及所述多個管線鎖存器的每個被連接至彼此不相鄰的全局線。
19.如權(quán)利要求15所述的數(shù)據(jù)輸出電路，其中， 所述管線鎖存器模塊包括多個管線鎖存器，以及所述多個管線鎖存器的一半被配置為響應(yīng)于所述第二控制信號對中的一個信號來鎖 存所述第一數(shù)據(jù)組，而所述多個管線鎖存器的另一半被配置為響應(yīng)于所述第二控制信號對 中的另一個信號來鎖存所述第二數(shù)據(jù)組。
20.如權(quán)利要求15所述的數(shù)據(jù)輸出電路，其中，所述控制單元被配置為響應(yīng)于所述地 址信號，來延遲所述第一控制信號對中的一個信號的激活定時和所述第二控制信號對中的 任一個信號的激活定時。
21.如權(quán)利要求15所述的數(shù)據(jù)輸出電路，其中，所述控制單元被配置為響應(yīng)于所述地 址信號，使第一源信號和第二源信號旁通或延遲，來產(chǎn)生所述第一信號對和所述第二信號 對。
22.—種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路中處理數(shù)據(jù)的方法，包括以下步驟 將多個數(shù)據(jù)分組為第一數(shù)據(jù)組和第二數(shù)據(jù)組；響應(yīng)于具有不同激活定時的第一控制信號對，來讀出所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組；經(jīng)由多個全局線將所讀出的所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組傳輸至管線鎖存器模 塊；以及響應(yīng)于具有不同激活定時的第二控制信號對，來鎖存所傳輸?shù)乃龅谝粩?shù)據(jù)組和所述第二數(shù)據(jù)組。
23.如權(quán)利要求22所述的方法，還包括以下步驟利用地址信號產(chǎn)生用于控制所述激 活定時的控制信號。
24.如權(quán)利要求23所述的方法，還包括以下步驟響應(yīng)于所述地址信號，來延遲所述第 一控制信號對中的一個信號的激活定時和所述第二信號對中的一個信號的激活定時。
25.如權(quán)利要求22所述的方法，其中，所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組是基于所述 多個數(shù)據(jù)的順序而被分組的。
26.如權(quán)利要求22所述的方法，其中，讀出所述第一數(shù)據(jù)組和所述第二數(shù)據(jù)組的步驟 包括以下步驟將布置成序列的多個讀出放大器分組為第一組和第二組，其中所述第一組中的讀出放 大器與所述第二組中的讀出放大器在序列中彼此交替，響應(yīng)于所述第一控制信號對中的一個信號，用所述第一組中的讀出放大器讀出所述第一數(shù)據(jù)組，以及響應(yīng)于所述第一控制信號對中的另一個信號，用所述第二組中的讀出放大器讀出所述第二數(shù)據(jù)組。
27.如權(quán)利要求22所述的方法，其中，鎖存所傳輸?shù)乃龅谝粩?shù)據(jù)組和所述第二數(shù)據(jù) 組的步驟包括以下步驟將多個管線鎖存器分類為第一鎖存器組和第二鎖存器組，響應(yīng)于所述第二控制信號對中的一個信號，用所述第一鎖存器組鎖存所述第一數(shù)據(jù) 組，以及響應(yīng)于所述第二控制信號對中的另一個信號，用所述第二鎖存器組鎖存所述第二數(shù)據(jù)組。
28.如權(quán)利要求22所述的方法，還包括以下步驟響應(yīng)于所述地址信號，使第一源信號 和第二源信號旁通或延遲，來產(chǎn)生所述第一控制信號對和所述第二控制信號對。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲器的數(shù)據(jù)輸出電路和相關(guān)方法的各個實施例。在一個示例性實施例中，一種數(shù)據(jù)輸出電路可以包括多個全局線；讀出放大器模塊，被配置為在不同的定時將多個數(shù)據(jù)輸出至所述多個全局線；管線鎖存器模塊，被配置為在不同的定時鎖存經(jīng)由所述多個全局線傳輸?shù)乃龆鄠€數(shù)據(jù)；以及控制單元，被配置為利用地址信號來控制所述多個數(shù)據(jù)從所述讀出放大器模塊輸出的定時和所述管線鎖存器模塊的鎖存定時。
文檔編號G11C7/06GK102142267SQ20101057198
公開日2011年8月3日 申請日期2010年12月3日 優(yōu)先權(quán)日2010年1月29日
發(fā)明者金載鎰 申請人:海力士半導(dǎo)體有限公司