專利名稱：具有可調(diào)整反偏壓的感測放大器電路及其操作方法
技術(shù)領(lǐng)域：
本披露涉及一種感測放大器，尤其涉及具有可調(diào)整反偏壓的感測放大器及其操作方法。
背景技術(shù)：
用于動態(tài)隨機存取存儲器(DRAM)且具有位元線預(yù)充電到一半的操作電壓VDD的傳統(tǒng)感測放大器中，在感測期間柵極過驅(qū)動電壓是相當小，特別是在觀納米工藝以及觀納米以下的半導(dǎo)體工藝科技會減緩感測速度。眾所周知，柵極過驅(qū)動電壓是晶體管的柵極-源極電壓(例如，電壓VGS)與臨界電壓(例如，電壓Vt)之間的電壓差。在一些方法之中，不用超低臨界電壓(ULVt，ultra-low threshold voltage)裝置，感測可能無法達到特定速度需求及/或可能需要增加制造成本的額外掩模。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問題，本發(fā)明提供一種可調(diào)整反偏壓的感測放大器電路，包括一感測電路，包括一對一第一形態(tài)晶體管；一對一第二形態(tài)晶體管；該第一形態(tài)晶體管的每個串聯(lián)該第二形態(tài)晶體管的一個；以及至少一個一第一節(jié)點或一第二節(jié)點，該第一節(jié)點具有一第一電壓且耦接該第一形態(tài)晶體管的每個基板；以及該第二節(jié)點具有一第二電壓且耦接該第二形態(tài)晶體管的每個基板。本發(fā)明還提供一種操作可調(diào)整反偏壓的感測放大器電路的方法，包括設(shè)定一第一位元線、一第二位元線、一第一電源供應(yīng)線及一第二電源供應(yīng)線到一第一電壓電平；使能耦接該第一位元線的一存儲胞以與該第一位元線共用電荷，借此發(fā)展該第一位元線及第二位元線之間的一電壓差；變化在一感測對的一對晶體管的基板的一電壓電平到一第一基板電平，借此變化該對晶體管的一臨界電壓；設(shè)定該第一電源供應(yīng)線與該第二電源供應(yīng)線到一第一供應(yīng)電平及一第二供應(yīng)電平，借此發(fā)展電壓差；以及變化該對晶體管的該基板的該電壓電平到一第二基板電平。本發(fā)明提供一種可調(diào)整反偏壓的感測放大器電路，包括一對數(shù)據(jù)線，具有一第一數(shù)據(jù)線及一第二數(shù)據(jù)線；一感測對，包括一第一 PMOS晶體管，具有一第一 PMOS源極、一第一 PMOS漏極；一第一 PMOS柵極以及一第一 PMOS基板；一第二 PMOS晶體管，具有一第二PMOS源極、一第二 PMOS漏極；一第二 PMOS柵極以及一第二 PMOS基板；一第一 NMOS晶體管，具有一第一 NMOS源極、一第一 NMOS漏極；一第一 NMOS柵極以及一第一 NMOS基板；一第二匪OS晶體管，具有一第二匪OS源極、一第二匪OS漏極；一第二匪OS柵極以及一第二匪OS基板；該第一 PMOS柵極耦接該第一 NMOS柵極與該第一數(shù)據(jù)線；該第一 PMOS漏極耦接該第一 NMOS漏極與該第二數(shù)據(jù)線；該第二 PMOS柵極耦接該第二 NMOS柵極與該第二數(shù)據(jù)線；該第二 PMOS源極耦接該第二 NMOS漏極與該第一數(shù)據(jù)線；一操作電壓源，耦接該第一 PMOS源極與該第二PMOS源極；一接地電壓源，耦接該第一NMOS源極與該第二NMOS源極；一第一節(jié)點，具有一第一電壓且耦接該第一 PMOS基板與該第二 PMOS基板；一第二節(jié)點，具有一第二電壓且耦接該第一 NMOS基板與該第二 NMOS基板；以及一存儲胞，耦接該對數(shù)據(jù)線的一數(shù)據(jù)線。本發(fā)明不需要ULVt裝置也能達到特定速度需求且不需要增加制造成本的額外掩模。為使本發(fā)明的上述目的、特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附附圖，詳細說明如下。


圖1為一示意圖顯示依據(jù)本發(fā)明實施例的用于存儲胞的感測放大器的示范例的電路；圖2為一流程圖依據(jù)實施例說明操作圖1的電路的方法；圖3為一波形圖根據(jù)實施例說明圖1的電路的操作；圖4為一示意圖顯示依據(jù)本發(fā)明實施例的用于存儲胞的感測放大器的示范例的電路；以及圖5為一示意圖顯示依據(jù)本發(fā)明實施例的用于存儲胞的感測放大器的示范例的電路。其中，附圖標記說明如下100、400、500 電路;Ni... N6 晶體管;MC 存儲胞；Pl. ..P2 晶體管；PWPRT 讀寫端口；SENPAIR 感測對；SENAMP 感測放大器；S205、S210、S215、S220 步驟；
具體實施例方式在附圖中說明的實施例或范例以特定語言披露于下?？闪私獾綄嵤├c范例不是要用于限制。在披露的實施例中的任何變化與變更，以及在文件中披露的原理應(yīng)用可被認定為對于本領(lǐng)域技術(shù)人員而言是正常發(fā)生的。附圖標記可能在整體實施例中重復(fù)，但不需要一個實施例的特征應(yīng)用于其他實施例中，即使它們共用相同附圖標記。一些實施例可能具有一個或以下優(yōu)點及/或特征的組合。在一些實施例中，不需要ULVt裝置。在一些技術(shù)，包括觀納米(nm)技術(shù)，移除ULVt裝置避免額外的掩模在工藝中。在一些實施例中，在感測之后，讀取自存儲胞的數(shù)據(jù)快速的重新存儲且寫回存儲胞。相較其他方式，在這些方式中，讀取的數(shù)據(jù)可能被降級為一個點，所以讀取的數(shù)據(jù)變成完全不可回復(fù)。圖1是電路圖，根據(jù)實施例說明被用于存儲胞MC的感測放大器SENAMP。晶體管Nl使能感測放大器SENAMP與存儲胞MC之間的存取。在一些實施例中，存儲胞MC是DRAM的一個胞，但是披露的實施例沒有如此限制。
晶體管P1、P2、N5與N6形成感測放大器SENAMP的感測對SENPA^。晶體管N2、N3與N4連接對應(yīng)的信號EQ，且VREF預(yù)充電及等化位元線BL與BLB。舉例來說，當使動信號EQ(例如，施加高邏輯電平(例如，高電位))，晶體管N2與N3導(dǎo)通，且電壓VREF轉(zhuǎn)移到位元線BL與BLB。換言之，晶體管N2與N3充電(或預(yù)充電)位元線BL與BLB到電壓VREF。預(yù)充電這名詞經(jīng)常使用，因為位元線BL與BLB在讀取及/或?qū)懭胫巴ǔ３潆姷侥骋浑妷弘娖?。此外，因為使動信號EQ，晶體管N4也導(dǎo)通，在其漏極與源極使能電壓(例如，各自的位元線BL與BLB)到相等(例如，等化)。在適當時候(例如，在感測及讀取之前)，電壓VREF作用成預(yù)充電與等化信號BL、BLB、SP與SN的參考點。當使動信號(例如，施加高電位)，導(dǎo)通晶體管N2與N3，允許VREF施加于各自的位元線BL與BLB。在一些實施例中，電壓VREF設(shè)定在電壓VDD的一半用以預(yù)充電。信號EQ等化信號BL與BLB。當使動信號EQ，例如施加高電位時，導(dǎo)通晶體管N4，允許信號BL與BLB在同樣電平(例如，VREF)。字元線WL控制晶體管m以允許存取存儲胞MC。當使動字元線WL，例如施加低電位時，截止晶體管Ni，且因此斷開存儲胞MC與被連接到存儲胞MC的位元線。對比之下，當使動字元線WL，例如施加高電位，導(dǎo)通晶體管m，且因此連接存儲胞MC與位元線，例如位元線BL或位元線BLB。為了說明的目的，圖1顯示位元線BL電連接到存儲胞MC(經(jīng)由晶體管Ni)。依據(jù)在存儲陣列的實施例，一些存儲胞連接到位元線BL，而一些存儲胞連接到位元線BLB。在一些實施例中，存儲胞MC是存儲電荷的電容，且存儲在存儲胞MC的低電位數(shù)據(jù)指示低于電壓VREF的電壓。而高電位數(shù)據(jù)指示高于電壓VREF的電壓。當存儲胞MC連接到位元線，如圖1所示的位元線BL，存儲胞MC與位元線BL共用同樣電荷。依據(jù)表示存儲在存儲胞MC的數(shù)據(jù)的邏輯電平，拉升位元線BL。舉例來說，假如存儲胞MC存儲低電位，則位元線BL拉到接地。相反地，假如存儲胞MC存儲高電位，則位元線BL拉向電壓VDD。因為位元線BL與存儲胞MC共用電荷，位元線BL與位元線BLB在它們之間發(fā)展一個電壓差，稱其為位元線列痕。位元線裂痕的振幅依賴于電荷轉(zhuǎn)移率或存儲胞MC的電容，以及位元線BL的電容。假如位元線BL較長，且連接到許多存儲胞，電荷率變成較小且位元線裂痕降低。相反地，假如位元線BL是較短，且連接到較少存儲胞，電荷率變較高且位元線裂痕增加。位元線BL與BLB作用成感測放大器SENAMP的輸入與輸出(I/O)。通常，除了當拉向VREF以被預(yù)充電及等化外，位元線BL與BLB是互為相反電平。舉例來說，假如位元線BL是低電位，則位元線BLB是高電位，且假如位元線BL是高電位，則位元線BLB是低電位。此外，數(shù)據(jù)被寫入或感測的位元線是稱為其他位元線。舉例來說，施加高電位到位元線BL及低電位到位元線BLB，使能存儲胞MC以高電位寫入。相反地，施加低電位到位元線BL及高電位到位元線BLB，使能存儲胞MC以低電位寫入。此外，在讀取周期，感測(或讀取)在位元線的邏輯電平，例如位元線BL，談到其他位元線，例如位元線BLB，顯示存儲在存儲胞MC的數(shù)據(jù)。舉例來說，假如存儲胞存儲高電位，則感測位元線，例如位元線BL，顯示高電位。相反地，假如存儲胞MC存儲低電位，則感測位元線，例如位元線BL，顯示低電位。信號SP與SN提供感測放大器SENAMP的操作功率，例如導(dǎo)通或截止。在一些實施例中，信號SP與SN，被充電及等化，為求簡化，沒有顯示信號SP與SN的預(yù)充電及等化電路(例如，電路PESPN)。在一些實施例中，電路PESPN類似于位元線BL與BLB的預(yù)充電及等化。舉例來說，電路PESPN包括三個晶體管，例如對應(yīng)于同樣信號EQ與VREF所控制的各自晶體管N2、N3與N4的晶體管N7、N8與N9 (未顯示)。信號SP是操作功率而信號SN作用成接地。通常當信號SP與SN在同樣電平，例如拉向VREF，放大器SENAMP截止。但是當信號SP是高電位(例如，在VDD)且信號SN是低電位(例如，在接地)，感測放大器SENAMP是導(dǎo)通。舉例來說，在一些實施例中，在預(yù)充電及等化層級，當信號SP與SN拉到VREF時，感測放大器SENAMP是截止。當信號SP由VREF上升到VDD，且信號SN是由VREF拉向VSS，感測放大器SENAMP接收適合的電功率而導(dǎo)通。電壓VSSA耦接到匪OS晶體管N5與N6的基板。在一些實施例中，因為在感測放大器SENAMP的NMOS晶體管的基板互相耦接，電壓VSSA實際上耦接到晶體管N2、N3、N4、N5與N6的基板。在一些實施例中，電壓VSSA在感測期間上升(例如當信號SP與SN上升且低于各自電壓VDD與VSS以導(dǎo)通感測對SENPAIR)到大約電壓VDD的三分之一或一半。在一些實施例中，上升的電壓VSSA增加(例如，最佳化)感測放大器SENAMP的速度，因為當電壓VSSA上升，位元線BL與BLB的電壓電平快速拉升且拉低到想低到想要的電平。在一些實施例中，上升的電壓VSSA限制到0. 7V，其是導(dǎo)通各自晶體管的基板中的二極體的正偏壓的振幅。在一些實施例中，公稱的VDD是0.95V。在一些實施例中，使用電壓調(diào)節(jié)器產(chǎn)生電壓VSSA或借由外部電壓源供應(yīng)。當電壓VSSA上升，晶體管N2、N3、N4、N5與N6在感測期間暫時地降低，使得這些晶體管所產(chǎn)生的電流增加。因此，在一些實施例中，感測放大器SENAMP操作在較高頻率，有利于匪OS晶體管N2、N3、N4、N5與N6的基板固定到電平(例如，接地)。因為電壓VSSA偏壓對應(yīng)的晶體管的基板，電壓VSSA也稱為反偏壓。因為電壓VSSA可調(diào)整，電壓VSSA稱為動態(tài)反偏壓。在一些實施例中，PMOS晶體管Pl與P2的基板耦接電壓VDD。共用位元線GBL與GBLB使能本地位元線BL與BLB與其他組件，例如其他階層的感測放大器(未顯示)之間的數(shù)據(jù)轉(zhuǎn)移。信號SSL經(jīng)由讀取端口 RWPRT使能這樣一個轉(zhuǎn)移。讀寫端口 PWPRT作用成轉(zhuǎn)移位元線BL與BLB之間數(shù)據(jù)到其他電路的機制。舉例來說，在一些實施例中，在讀取存取時，因為存儲在存儲胞MC的數(shù)據(jù)被轉(zhuǎn)移到位元線BL與BLB，則數(shù)據(jù)經(jīng)由讀寫端口 RWPRT被轉(zhuǎn)移到提供實際讀取數(shù)據(jù)的讀取電路。相對之下，在寫入存取，來自外部電路的數(shù)據(jù)經(jīng)由讀寫端口 RWPRT放置在位元線BL與BLB，然后轉(zhuǎn)移到存儲胞MC。圖2根據(jù)一些實施例說明操作電路100的方法的流程圖200。在這說明中，存儲胞存儲高電位。在步驟205，位元線BL與BLB，及信號SP與SN是預(yù)充電且等化到VREF，在一些實施例中是設(shè)定在VDD的一半。在步驟210，因為預(yù)充電與等化完成，解使動信號EQ以斷開位元線BL及BLB與晶體管N2及N3。使動字元線WL以連接存儲胞MC到位元線，在圖1的說明，是位元線BL。因此，位元線BL及存儲胞MC共用同樣電荷且在位元線BL與位元線BLB之間發(fā)展差動信號(例如，位元線裂痕)。在步驟215，當位元線裂痕夠大時，信號SP上升到VDD而信號VSS拉到接地以導(dǎo)通感測對SENPA^。在一些實施例中，被認為夠大的位元線裂痕是基于二位元線BL與BLB之間的既定電壓差、既定持續(xù)時間(例如，從感感測對SENPA 被導(dǎo)通的時間起)或模擬模型的其中一個或組合。在大約同樣時間，感測對SENPA^導(dǎo)通，信號VSSA上升到大約VDD的三分之一。相反地，使動感測放大器SENAMP，且放大位元線裂痕，例如使得位元線BL與BLB由電壓VREF (例如一般的VDD)擺動到各自電壓VDD與電壓VSS。在步驟220，放大完成，信號VSSA低于電壓VSS。類似于位元線裂痕，完成放大是基于位元線BL與BLB之間的既定電壓、感測對SENPA^被導(dǎo)通的既定持續(xù)時間或模擬模型的其中一個或組合。在放大完成之后，實施實際讀取或?qū)懭氩僮?。舉例來說，對于讀取操作，在位元線BL與BLB的數(shù)據(jù)讀寫端口 PWPRT轉(zhuǎn)移到外部電路。然而，對于寫入操作，寫入數(shù)據(jù)經(jīng)由讀寫端口 PWPRT轉(zhuǎn)移到位元線BL與BLB以寫入到存儲胞MC。圖3根據(jù)一些實施例說明電路100的操作的波形。在這說明中，存儲胞MC存儲高電位數(shù)據(jù)。在時間tl之前，信號SP、SN, BL與BLB預(yù)充電且等化到VDD的一半。在時間周期tpl期間，使動字元線WL(例如高電位)以感測/讀取存儲在存儲胞MC的數(shù)據(jù)。在一些實施例中，字元線WL的邏輯擺動是高于其他信號的邏輯擺動，例如信號BL、BLB, SP、SN等等。在大約時間t2，信號SP與SN是在足以使動感測對SENPA^的電平。在大約同樣時間，信號VSSA上升到大約三分之一的VDD且維持在那個電平持續(xù)時間周期tp2。因為感測對SENPA^導(dǎo)通，共用存儲胞MC的高電位電荷的位元線BL拉到電壓VDD而位元線BLB拉到電壓VSS。在一些實施例中，因為電壓VSSA上升，晶體管N5與N6的臨界電壓Vt降低。相較于假如電壓VSSA沒有上升，在晶體管N5與N6中產(chǎn)生的電流增加，造成位元線BL與BLB更快被拉到各自的電壓VDD與VSS。此外，存儲胞MC的數(shù)據(jù)是很快地重存儲到高電位(例如，VDD)。因為位元線BL與BLB是快速地拉到它們各自的高電位與低電位，且存儲胞MC的數(shù)據(jù)很快地回存到高電平，字元線WL是高電位的時間周期pi縮短。因此，電路100操作在較高頻率。不用提升電壓VSSA，位元線BL與BLB緩慢地到達各自的VDD與VSS，同樣地，存儲胞MC的數(shù)據(jù)緩慢地回到它的值(例如，高電位)。周期tpl因此更長，或電路操作在較低頻率。不用提升電壓VSSA，被寫回到存儲胞MC的數(shù)據(jù)可能完全地被破壞(例如，轉(zhuǎn)到上述說明的低電位)。圖3顯示在一些實施例中，當轉(zhuǎn)態(tài)到各自的VDD與VSS，位元線BL與BLB經(jīng)歷一個范圍(而不是直線)，指示晶體管N5與N6是符合蒙特卡洛涂布理論(Monte-Carlo spreadtheory)的氧化層厚度變異、工藝摻雜、柵極長度變化。圖4根據(jù)一些實施例顯示電路400的示意圖。電路400，相較于電路100沒有接收信號VSSA但是接收電耦接到PMOS晶體管Pl與P2的基板的信號VDDA。在一些實施例中，因為沒有信號VSSA，NMOS晶體管N5與N6的基板是電耦接電壓VSS。此外，在一些實施例中，因為在感測放大器中的所有NMOS晶體管的基板是耦接一起，NMOS晶體管N2、N3、N4、N5與N6的基板實際上是耦接一起且接到VSS。電路400操作在如電路100的同樣方式，除了當電壓VSSA在電路100中提升，電壓VDDA在電路400是降低的。在一些實施例中，電壓VDDA降低的量等于電壓VSSA上升的量(例如，在感測期間大約三分之一的VDD到一半的VDD)。當電壓VDDA降低，晶體管Pl與P2的臨界電壓Vtp降低，導(dǎo)致晶體管Pl與P2所產(chǎn)生的電流增加，且因此推動位元BL與BLB
8快速到到各自電平，如同當電壓VSSA上升時，電路100作用的同樣方式。圖5根據(jù)一些實施例顯示電路500的示意圖。電路500，相較于電路100，包括電路100所有組件加上耦接到晶體管Pl與P2的基板的信號VDDA。實際上，電路500包括電路100與電路400的所有特征。在一些實施例中，在適當時間，電壓VSSA上升或電壓VDDA降低，或同一時間電壓VSSA上升且電壓VDDA下降。在感測期間提升電壓VSSA或降低電壓VDDA，或同一時間電壓VSSA上升且電壓VDDA下降能使能電路500操作在較高頻率。在上述說明中，信號VSSA與VDA分別上升且降低大約一半VDD，但是披露的實施例不限于此，其他數(shù)值(例如三分之一的VDD)，是在披露的范圍之下。在一些實施例中，選擇上升的信號VSSA及/或降低的信號VDDA以至于感測放大器SENAMP可在模擬時執(zhí)行在最高頻率。已經(jīng)描述許多實施例。可了解到可執(zhí)行各種變更而不脫離披露的精神與范圍。舉例來說，以特定摻雜形態(tài)顯示的各種晶體管(例如NMOS與PMOQ僅作為說明目的，披露的實施例不限于特定形態(tài)，選定給特定晶體管的摻雜形態(tài)是設(shè)計選擇且在實施例的范圍之內(nèi)。用于上述的各種信號的邏輯電平(例如低電位或高電位)也僅用于說明目的，當使動及/或解使動信號，披露的實施例不限于特定電平，但是選擇這樣電平是設(shè)計選擇。舉其他范例，在一些實施例，電路包括感測電路及至少第一節(jié)點與第二節(jié)點的一個。感測電路包括一對第一形態(tài)晶體管及一對第二形態(tài)晶體管。第一形態(tài)晶體管的每個串聯(lián)第二形態(tài)晶體管。第一節(jié)點的至少一個具有第一電壓且耦接第一形態(tài)晶體管的基板。第二節(jié)點的至少一個具有第二電壓且耦接第二形態(tài)晶體管的基板。舉其他范例，在一些實施例，方法包括設(shè)定第一位元線、第二位元線、第一電源供應(yīng)線及第二電源供應(yīng)線到第一電壓電平；使能電耦接到第一位元線的存儲胞以與第一位元線共用電荷，借此發(fā)展第一位元線與第二位元線之間的電壓差；變化在感測對中的一對晶體管的基板的電壓電平到第一基板電平；以及設(shè)定第一電源供應(yīng)線與第二電源供應(yīng)線到第一供應(yīng)電平及第二供應(yīng)電平，借此發(fā)展電壓差；以及變化這對晶體管的基板的電壓電平到第二基板電平。舉其他范例，在一些實施例中，電路包括具有第一數(shù)據(jù)線及第二數(shù)據(jù)線的一對數(shù)據(jù)線、感測對、運算電壓源、接地電壓源、第一節(jié)點、第二節(jié)點及存儲胞。感測對包括第一PMOS晶體管，其具有第一 PMOS源極、第一 PMOS漏極、第一 PMOS柵極，以及第一 PMOS基板；第二 PMOS晶體管，其具有第二 PMOS源極、第二 PMOS漏極、第二 PMOS柵極，以及第二 PMOS基板；第一 NMOS晶體管，其具有第一 NMOS源極、第一 NMOS漏極、第一 NMOS柵極，以及第一NMOS基板；第二 NMOS晶體管，其具有第二 NMOS源極、第二 NMOS漏極、第二 NMOS柵極，以及第二 NMOS基板。第一 PMOS柵極耦接到第一 NMOS柵極與第一數(shù)據(jù)線。第一 PMOS漏極耦接到第一 NMOS漏極與第二數(shù)據(jù)線。第二 PMOS柵極耦接到第二 NMOS柵極與第二數(shù)據(jù)線。第二 PMOS源極耦接到第二 NMOS漏極與第一數(shù)據(jù)線。操作電壓源耦接到第一 PMOS源極與第二 PMOS源極。接地電壓源耦接到第一 NMOS源極與第二 NMOS源極。第一節(jié)點具有第一電壓且耦接到第一 PMOS基板與第二 PMOS基板。第二節(jié)點具有第二電壓且耦接第一 NMOS基板與第二 NMOS基板。存儲胞耦接這對數(shù)據(jù)線的一個數(shù)據(jù)線。雖然本發(fā)明已以優(yōu)選實施例披露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可做些許更動與潤飾，因此本發(fā)明的保護范圍當視所附的權(quán)利要求所界定的范圍為準。
權(quán)利要求
1.一種可調(diào)整反偏壓的感測放大器電路，包括一感測電路，包括一對一第一形態(tài)晶體管；一對一第二形態(tài)晶體管；該第一形態(tài)晶體管的每個串聯(lián)該第二形態(tài)晶體管的一個；以及至少一個一第一節(jié)點或一第二節(jié)點，該第一節(jié)點具有一第一電壓且耦接該第一形態(tài)晶體管的每個基板；以及該第二節(jié)點具有一第二電壓且耦接該第二形態(tài)晶體管的每個基板。
2.如權(quán)利要求1所述的可調(diào)整反偏壓的感測放大器電路，還包括一存儲胞，耦接一對數(shù)據(jù)線的一數(shù)據(jù)線，其中當存取存儲胞時該存儲胞及該數(shù)據(jù)線共用同樣電荷。
3.如權(quán)利要求1所述的可調(diào)整反偏壓的感測放大器電路，其中當感測電路導(dǎo)通，電路在至少以下情況的一種該第一電壓降低或該第二電壓上升。
4.如權(quán)利要求3所述的可調(diào)整反偏壓的感測放大器電路，其中該第一電壓降低與該第二電壓上升大約同樣的量。
5.如權(quán)利要求3所述的可調(diào)整反偏壓的感測放大器電路，其中當該第一電壓是降低及/或該第二電壓上升時，感測電路的一感測放大器是用于執(zhí)行在較高頻率。
6.如權(quán)利要求1所述的可調(diào)整反偏壓的感測放大器電路，其中該第一節(jié)點作為該電路的一操作供應(yīng)電壓源；以及當該感測電路導(dǎo)通，該第二電壓設(shè)定在高于該電路的一接地參考電平的一電平。
7.如權(quán)利要求1所述的可調(diào)整反偏壓的感測放大器電路，其中該第一節(jié)點作為該電路的一接地節(jié)點；以及當該感測電路導(dǎo)通，該第二電壓設(shè)定在低于該電路的一操作電壓電平的一電平。
8.如權(quán)利要求1所述的可調(diào)整反偏壓的感測放大器電路，其中當該感測電路導(dǎo)通，變化該對第一形態(tài)晶體管的至少一臨界電壓或該對第二形態(tài)晶體管的一臨界電壓。
9.一種操作可調(diào)整反偏壓的感測放大器電路的方法，包括設(shè)定一第一位元線、一第二位元線、一第一電源供應(yīng)線及一第二電源供應(yīng)線到一第一電壓電平；使能耦接該第一位元線的一存儲胞以與該第一位元線共用電荷，借此發(fā)展該第一位元線及第二位元線之間的一電壓差；變化在一感測對的一對晶體管的基板的一電壓電平到一第一基板電平，借此變化該對晶體管的一臨界電壓；設(shè)定該第一電源供應(yīng)線與該第二電源供應(yīng)線到一第一供應(yīng)電平及一第二供應(yīng)電平，借此發(fā)展電壓差；以及變化該對晶體管的該基板的該電壓電平到一第二基板電平。
10.如權(quán)利要求9所述的操作可調(diào)整反偏壓的感測放大器電路的方法，其中在感測對之中的一第二對晶體管的基板電耦接具有該第一供應(yīng)電平的供應(yīng)電壓的一源極；以及該第一基板電平高于該第二供應(yīng)電平，且低于該第一供應(yīng)電平；其中該對晶體管是NMOS晶體管且該第二對晶體管是PMOS晶體管。
11.如權(quán)利要求9所述的操作可調(diào)整反偏壓的感測放大器電路的方法，其中在該感測對中的一第二對晶體管的基板電耦接一接地節(jié)點；以及該第一基板電平低于該第一供應(yīng)電平且高于該第二供應(yīng)電平；其中該第二對晶體管是NMOS晶體管且該對晶體管是PMOS晶體管。
12.如權(quán)利要求9所述的操作可調(diào)整反偏壓的感測放大器電路的方法，還包括變化在該感測對的一第二對晶體管的基板的一電壓電平成為一第三基板電平，借此變化該第二對晶體管的一臨界電壓；以及變化該第二對晶體管的該基板的該電壓電平成為一第四基板電平。
13.如權(quán)利要求9所述的操作可調(diào)整反偏壓的感測放大器電路的方法，其中至少達到以下情況之一當發(fā)展該電壓差到一第一既定值時，在一時間之內(nèi)變化在該感測對的該對晶體管的該基板的該電壓電平成為該第一基板電平；以及當發(fā)展該電壓差到一第二既定值時，在一時間內(nèi)變化該對晶體管的該基板的該電壓電平到該第二基板電平。
全文摘要
一種可調(diào)整反偏壓的感測放大器電路及其操作方法，該感測放大器電路包括一感測電路以及一第一節(jié)點與一第二節(jié)點的其中一個。感測電路包括一對一第一形態(tài)晶體管及一對一第二形態(tài)晶體管。第一形態(tài)晶體管的每個串聯(lián)第二形態(tài)晶體管的一個。第一節(jié)點具有第一電壓且耦接第一形態(tài)晶體管的每個晶體管的基板。第二節(jié)點具有一第二電壓且耦接第二形態(tài)晶體管的每個晶體管的基板。本發(fā)明不需要ULVt裝置也能達到特定速度需求且不需要增加制造成本的額外掩模。
文檔編號G11C7/06GK102376340SQ20101056963
公開日2012年3月14日 申請日期2010年11月24日 優(yōu)先權(quán)日2010年8月12日
發(fā)明者歐圖爾·卡圖契 申請人:臺灣積體電路制造股份有限公司