專利名稱：使用串行協(xié)議的存儲(chǔ)器及對(duì)應(yīng)的尋址方法
技術(shù)領(lǐng)域：
本申請(qǐng)涉及存儲(chǔ)器，具體是使用串行協(xié)議操作的存儲(chǔ)器，并且更具體地涉及這種 存儲(chǔ)器在封裝中的布置。本發(fā)明有利地但非限制性地應(yīng)用于電可擦除且可編程類型的非易 失性存儲(chǔ)器(EEPROM)。
背景技術(shù)：
當(dāng)前的目標(biāo)是在盡可能最小的封裝內(nèi)提供最大的存儲(chǔ)器密度。如今已存在容納于 S08N型封裝中的容量為1兆位的存儲(chǔ)器。下一步是提供容納容量為2兆位的存儲(chǔ)器的S08N 封裝。束縛在于使存儲(chǔ)器電路適合于封裝中的可用空間。目前對(duì)于2兆位的存儲(chǔ)器，大 部分面積被存儲(chǔ)板所占據(jù)，存儲(chǔ)板的定線不能像針對(duì)外圍電路所做的那樣進(jìn)行容易的調(diào) 整。確實(shí)，存儲(chǔ)器被組織為具有等于2的冪的行數(shù)和列數(shù)的矩陣。因此存儲(chǔ)板具有給定的 形狀，并且可以選擇性地進(jìn)行外圍電路的定線，以便將電路的形式調(diào)整為期望的封裝?，F(xiàn)有各種版本的給定封裝。它們的特征尤其在于位于封裝中心的、上面粘合有支 撐存儲(chǔ)器電路的微芯片的金屬板的尺寸。該金屬板決定了微芯片的最大尺寸，微芯片的尺 寸小于金屬板，因此具有受限的最小裕量。當(dāng)微芯片的尺寸很大時(shí)，選擇最大可能的金屬板，并且嘗試將存儲(chǔ)器的外圍電路 設(shè)計(jì)為適應(yīng)于該金屬板的尺寸。有時(shí)會(huì)發(fā)生違反裝配規(guī)則，或者使用非標(biāo)準(zhǔn)板的情況，這通 常導(dǎo)致成本超限以及產(chǎn)品和質(zhì)量問題。在所有情況下，運(yùn)作的裕量都很低。由于強(qiáng)制實(shí)行存儲(chǔ)板的X和Y尺寸，因此最壞的例子是面積達(dá)到封裝中的可用最 大面積的大容量存儲(chǔ)器。因此，外圍面積相對(duì)于存儲(chǔ)板面積的低比例使得電路尺寸適應(yīng)于 金屬板形狀的靈活性較低。從而出現(xiàn)不可能性。這對(duì)于諸如被組織為存儲(chǔ)頁(yè)面的EEPROM存儲(chǔ)器之類的頁(yè)面可編程存儲(chǔ)器來說更 加關(guān)鍵。確實(shí)，對(duì)于這種存儲(chǔ)器類型，頁(yè)面是可以被同時(shí)編程的數(shù)據(jù)量(例如字節(jié))。并且， 這種頁(yè)面束縛進(jìn)一步限制了存儲(chǔ)器的架構(gòu)。

發(fā)明內(nèi)容
根據(jù)一種實(shí)施方式，提供一種存儲(chǔ)器，包括物理存儲(chǔ)板，所述物理存儲(chǔ)板包括沿第 一方向延伸的m條第一物理線和沿第二方向延伸的η條第二物理線。所述存儲(chǔ)器進(jìn)一步包 括接收裝置，用于接收指示矩陣邏輯存儲(chǔ)板的第一邏輯線和第二邏輯線的邏輯地址。矩陣 邏輯存儲(chǔ)板具有沿所述第一方向延伸的2Ρ條第一邏輯線和沿第二方向延伸的，條第二邏 輯線。m和η的值各自不同于2的冪，m是2k的倍數(shù)，k小于或等于p，并且m與η的乘積等 于之上的最近整數(shù)。所述存儲(chǔ)器進(jìn)一步包括用于基于所接收的所述邏輯地址的內(nèi)容和所接收的該邏輯地址的一部分內(nèi)容由m/2k除的歐幾里得除法的余數(shù)來對(duì)第一物理線和僅 第二物理線的一部分進(jìn)行尋址的裝置。另一方面，提供一種存儲(chǔ)器，包括具有η行和m列的存儲(chǔ)板，m和η各自不同于2的 冪，m是2k的倍數(shù)，k是正整數(shù)。所述存儲(chǔ)器還包括列譯碼裝置，包括分別分配給2k列的塊 的多個(gè)譯碼塊。所述存儲(chǔ)器進(jìn)一步包括行譯碼裝置，包括各自被配置為訪問所述存儲(chǔ)板的 僅一部分的多個(gè)行譯碼器。再一方面，預(yù)想一種對(duì)存儲(chǔ)器進(jìn)行尋址的方法。所述存儲(chǔ)器包括與矩陣邏輯存儲(chǔ) 板相對(duì)應(yīng)的物理存儲(chǔ)板，所述矩陣邏輯存儲(chǔ)板具有沿第一方向延伸的2P條第一邏輯線和沿 第二方向延伸的條第二邏輯線，所述物理存儲(chǔ)板包括沿所述第一方向延伸的m條第一物 理線和沿所述第二方向延伸的η條第二物理線，m和η各自不同于2的冪，m是2k的倍數(shù)， k小于或等于P，并且m與η的乘積等于之上的最近整數(shù)。所述方法包括接收指示第一 邏輯線和第二邏輯線的邏輯地址，以及基于所述邏輯地址的內(nèi)容和該邏輯地址的一部分內(nèi) 容被m/2k除的歐幾里得除法的余數(shù)對(duì)第一物理線和僅第二物理線的一部分進(jìn)行尋址。


本發(fā)明的其他優(yōu)點(diǎn)和特征將在分析完全非限制性的實(shí)施例和實(shí)施方式的詳細(xì)描 述之后變得顯而易見，并且附圖中圖1示意性示出根據(jù)本發(fā)明的邏輯存儲(chǔ)板和物理存儲(chǔ)板的示例；圖2至圖4示意性地示出根據(jù)本發(fā)明的歐幾里得除法的余數(shù)的示例性計(jì)算；圖fe至圖5d、圖6和圖7示意性地示出根據(jù)本發(fā)明的物理存儲(chǔ)板的示例性尋址；圖8示出根據(jù)本發(fā)明的存儲(chǔ)器的示例性實(shí)施例的框圖；圖9至圖16更詳細(xì)但仍然示意性地示出圖8所示器件的某些部分；圖17至圖19示出與根據(jù)本發(fā)明的器件的三個(gè)運(yùn)算示例相關(guān)的三個(gè)時(shí)序圖；圖20和圖21示意性示出根據(jù)本發(fā)明的存儲(chǔ)器在封裝中的示例性布置；以及圖2 至圖2 和圖23示意性示出根據(jù)本發(fā)明的另一示例性存儲(chǔ)器。
具體實(shí)施例方式在詳細(xì)描述實(shí)施例之前，一般性地描述各種實(shí)施例和實(shí)施例的特征。一般而言， 注意到與可能的基于頁(yè)面的編程有關(guān)的重大架構(gòu)束縛時(shí)，提議存儲(chǔ)器的存儲(chǔ)板的形狀可 以被修改，以便能夠更容易地使存儲(chǔ)器電路的形狀適應(yīng)于封裝的金屬板的尺寸，這在諸如 EEPROM之類的存儲(chǔ)器被組織為頁(yè)面的情況下尤其困難。從而可以將存儲(chǔ)器布置在比通常所 使用的封裝更小的封裝中。根據(jù)具體但非限定性地適應(yīng)于頁(yè)面可編程串行EEPROM存儲(chǔ)器的一個(gè)實(shí)施例，提 供以線(行)數(shù)和列數(shù)不是2的冪的方式對(duì)金屬板的形狀進(jìn)行的修改。此外，通過使用聯(lián) 機(jī)執(zhí)行的歐幾里得除法的極簡(jiǎn)單的尋址譯碼來對(duì)列進(jìn)行尋址，這是串行協(xié)議所允許的。最 后，使用配備有若干個(gè)行譯碼器的存儲(chǔ)板，其中每個(gè)行譯碼器能夠僅訪問存儲(chǔ)板的特定部 分，并且不對(duì)所有行進(jìn)行順序譯碼。更一般地，并且根據(jù)一個(gè)方面，提供一種具體是串行協(xié)議類型的存儲(chǔ)器，包括物理 存儲(chǔ)板，所述物理存儲(chǔ)板包括沿第一方向延伸的m條物理線(例如m列)和沿第二方向延伸的η條第二物理線(例如η行)，所述存儲(chǔ)器還包括接收裝置，用于接收指明矩陣邏輯存 儲(chǔ)板的第一邏輯線和第二邏輯線的邏輯地址，其中所述矩陣邏輯存儲(chǔ)板具有沿所述第一方 向延伸的2Ρ條第一邏輯線和沿所述第二方向延伸的條第二邏輯線；m和η各自不同于2的冪，m是2k的倍數(shù)，或者k是小于或等于ρ的整數(shù)，并且m與 η的乘積等于2Ρ+<1之上的最近的整數(shù)；所述器件進(jìn)一步包括用于對(duì)物理存儲(chǔ)板進(jìn)行尋址的裝置，其被配置為基于所接收 的所述邏輯地址的內(nèi)容和所接收的該邏輯地址的一部分內(nèi)容由m/2k除的歐幾里得除法的 余數(shù)來對(duì)第一物理線(例如列)和僅第二物理線(例如行)的一部分進(jìn)行尋址。因此，對(duì)于具有256個(gè)邏輯列(p = 8)和IOM個(gè)邏輯行(q = 10)的存儲(chǔ)器，并 且如果我們選擇k = 7 (2k = 128)，則可以采用包括384個(gè)物理列(m = 384 ；m = 3x 27)和 683個(gè)物理行的物理存儲(chǔ)板。存儲(chǔ)板的尋址可以使用僅兩個(gè)行譯碼器具體基于由3(384/128)除的歐幾里得除 法的余數(shù)來執(zhí)行，這在后面可以詳細(xì)看到，其中行譯碼器中的每一個(gè)僅對(duì)邏輯行的三分之二進(jìn)行譯碼。所接收的邏輯地址包括與所述第一邏輯線相關(guān)聯(lián)的第一域，例如列域，和與所述 第二邏輯線相關(guān)聯(lián)的第二域，例如行域。根據(jù)與使用串行協(xié)議的存儲(chǔ)器兼容的實(shí)施例，所述 尋址裝置包括第一譯碼裝置和第一選擇裝置，所述第一譯碼裝置包括被配置為聯(lián)機(jī)執(zhí)行所 述第二域的內(nèi)容被m/2k除的歐幾里得除法的計(jì)算裝置，并且所述第一選擇裝置被配置為基 于所述第一域的內(nèi)容和所述歐幾里得除法的余數(shù)來選擇所述第一物理線。串行協(xié)議確實(shí)使得可以聯(lián)機(jī)執(zhí)行歐幾里得除法，也就是說例如以接收地址位的速 度執(zhí)行，換言之，以與位的到達(dá)同步的方式以位為單位執(zhí)行歐幾里得除法。所述尋址裝置此外還包括第二譯碼裝置，其被配置為基于所述第二域的內(nèi)容對(duì)所 述第二物理線的所述部分進(jìn)行尋址。根據(jù)一個(gè)實(shí)施例，所述計(jì)算裝置包括余數(shù)寄存器和邏輯電路，所述余數(shù)寄存器旨 在順序接收第二域的位，首先接收高階位，所述邏輯電路回送到所述余數(shù)寄存器，并且被配 置為向所述余數(shù)寄存器順序傳送由余數(shù)寄存器中鏈接在從第二域接收的當(dāng)前位右邊的內(nèi) 容所形成的被除數(shù)被m/2k除的歐幾里得除法的余數(shù)的二進(jìn)制值。換言之，余數(shù)寄存器同時(shí) 用于存儲(chǔ)連續(xù)的被除數(shù)和歐幾里得除法的最終余數(shù)。因此，余數(shù)寄存器具有例如nb+Ι級(jí)，其中nb指與所述歐幾里得除法的余數(shù)的最大 二進(jìn)制值兼容的數(shù)目(在余數(shù)的二進(jìn)制最大值等于10的情況下，對(duì)于由3除的歐幾里得除 法，nb = 2),并且邏輯電路具有連接至寄存器的nb+Ι級(jí)的nb+Ι個(gè)輸入端和連接至余數(shù)寄 存器的前nb級(jí)的nb個(gè)輸出端。所述接收裝置有利地包括被配置為存儲(chǔ)所述第一域的內(nèi)容的第一地址寄存器，例 如列地址寄存器，和被配置為存儲(chǔ)所述第二域的內(nèi)容的第二地址寄存器，例如行寄存器。所 述第一地址寄存器具有連接至所述第二地址寄存器的增量輸入端的進(jìn)位輸出端。根據(jù)具體允許存儲(chǔ)器的順序讀取的一個(gè)實(shí)施例，所述余數(shù)寄存器包括增量輸入 端，所述第二地址寄存器包括進(jìn)位輸出端，并且所述第一譯碼裝置包括控制裝置，所述控制 裝置具有控制輸入端，用于接收順序讀取的控制信號(hào)，
第一輸入端，連接至所述第一地址寄存器的進(jìn)位輸出端，第二輸入端，連接至所述第二地址寄存器的進(jìn)位輸出端，和控制輸出端，連接至所述余數(shù)寄存器的增量輸入端，并且用于傳送增量控制信號(hào)， 所述增量控制信號(hào)的邏輯值由順序讀取的控制信號(hào)的值以及出現(xiàn)在所述第一輸入端和所 述第二輸入端處的信號(hào)的值來調(diào)節(jié)。此外，所述余數(shù)寄存器有利地包括管理裝置，所述管理裝置被配置為授權(quán)所述余 數(shù)寄存器的值在零二進(jìn)制值與πι/2Η所對(duì)應(yīng)的二進(jìn)制值之間進(jìn)行順序且循環(huán)增量。因此， 所述余數(shù)寄存器永遠(yuǎn)不會(huì)達(dá)到作為禁止值的值m/2k。盡管在某些應(yīng)用中可以使用歐幾里得除法的商數(shù)來對(duì)例如行的第二邏輯線進(jìn)行 譯碼，但尤其簡(jiǎn)單的是第二譯碼裝置包括能夠?qū)λ械诙壿嬀€進(jìn)行譯碼的若干個(gè)第二譯 碼器，每個(gè)第二譯碼器被配置為僅譯碼第二邏輯線中的特定第二邏輯線，并且被分配給接 收到的所述邏輯地址中第二域的內(nèi)容所指示的第二邏輯線的譯碼器或各個(gè)譯碼器，被配置 為訪問僅第二物理線的一部分。這種實(shí)施例另外還與存儲(chǔ)器的順序讀取和以頁(yè)面模式對(duì)存 儲(chǔ)器的編程相兼容。盡管可以使用例如能夠授權(quán)第二譯碼器僅訪問第二物理線的僅僅一部分的電子 編程裝置，但比較簡(jiǎn)單的是提供限制第二譯碼器訪問部分第二物理線的物理硬布線。盡管 可以使用兩個(gè)以上的第二譯碼器，但尤其簡(jiǎn)單的是僅使用兩個(gè)第二譯碼器。因此，在這種情況下，第二譯碼器中的一個(gè)第二譯碼器可以被配置為能夠從第一 條第二邏輯線開始對(duì)第二邏輯線進(jìn)行順序譯碼，而省略對(duì)每m/2k條邏輯線中的一條邏輯線 進(jìn)行譯碼，并且另一第二譯碼器可以被配置為能夠從第二條第二邏輯線開始對(duì)邏輯線進(jìn)行 順序譯碼，而省略對(duì)每m/2k條邏輯線中的一條邏輯線進(jìn)行譯碼。根據(jù)一個(gè)實(shí)施例，m等于2p+2k，k是正整數(shù)或零，并且小于或等于p_l。根據(jù)例如存儲(chǔ)器被組織為存儲(chǔ)頁(yè)面所對(duì)應(yīng)的一個(gè)實(shí)施例，邏輯存儲(chǔ)板的條第二 邏輯線對(duì)應(yīng)于個(gè)邏輯頁(yè)面，每個(gè)邏輯頁(yè)面包括被配置為分別存儲(chǔ)2P個(gè)數(shù)據(jù)的2P個(gè)邏輯存 儲(chǔ)位置，并且物理存儲(chǔ)板包括η個(gè)物理頁(yè)面，每η個(gè)物理頁(yè)面中的η-1個(gè)物理頁(yè)面各自包括 2p+2k個(gè)物理存儲(chǔ)位置且各自對(duì)應(yīng)于邏輯頁(yè)面以及相鄰存儲(chǔ)體的邏輯頁(yè)面的一部分，所述物 理頁(yè)面中的一個(gè)物理頁(yè)面包括2P個(gè)物理存儲(chǔ)位置且對(duì)應(yīng)于邏輯頁(yè)面的至少一部分。根據(jù)一個(gè)實(shí)施例，所述第一選擇裝置包括l+2p_k個(gè)譯碼塊，每個(gè)譯碼塊被配置為基于第一域的k低階位以2k個(gè)數(shù)據(jù)的塊對(duì) 物理存儲(chǔ)板進(jìn)行尋址，并且連接至2k條第一物理線的塊，選擇模塊，被配置為基于所述歐幾里得除法的余數(shù)和所述第一域的p_k高階位從 l+2p_k個(gè)譯碼塊中選擇譯碼塊。第二譯碼器，例如行譯碼器，可以被布置在2k條第一物理線的塊中的至少一些塊 之間。作為變體，當(dāng)提供使用兩個(gè)第二譯碼器時(shí)，后者可以分別被布置在物理存儲(chǔ)板的 兩端處。存儲(chǔ)板可以是非易失性、電可擦除且可編程類型。根據(jù)另一方面，提議一種容納諸如以上所限定的存儲(chǔ)器的封裝，該裝置可以是例 如由JEDEC標(biāo)準(zhǔn)定義的S08N型，或者是TSS0P8型的封裝，并且容納容量大于1兆位，例如 2兆位的存儲(chǔ)器。9
根據(jù)另一方面，提議一種對(duì)存儲(chǔ)器，具體是串行協(xié)議類型的存儲(chǔ)器進(jìn)行尋址的方 法，所述存儲(chǔ)器包括與矩陣邏輯存儲(chǔ)板相對(duì)應(yīng)的物理存儲(chǔ)板，所述矩陣邏輯存儲(chǔ)板具有沿 第一方向延伸的2P條第一邏輯線和沿第二方向延伸的211條第二邏輯線，所述物理存儲(chǔ)板包 括沿所述第一方向延伸的m條第一物理線和沿所述第二方向延伸的η條第二物理線，m和η 各自不同于2的冪，m是2k的倍數(shù)，k小于或等于p，并且m與η的乘積等于2Ρ+<1之上的最近 整數(shù)，所述方法包括第一模式的尋址，包括接收指示第一邏輯線和第二邏輯線的邏輯地址， 以及基于所述邏輯地址的內(nèi)容和該邏輯地址的一部分內(nèi)容被m/2k除的歐幾里得除法的余 數(shù)對(duì)第一物理線和僅第二物理線的一部分進(jìn)行尋址。根據(jù)一個(gè)實(shí)施方式，所述邏輯地址包括與所述第一邏輯線相關(guān)聯(lián)的第一域和與所 述第二邏輯線相關(guān)聯(lián)的第二域，并且所述尋址包括計(jì)算所述第二域的內(nèi)容由m/2k除的歐幾 里得除法的余數(shù)，有利的是聯(lián)機(jī)執(zhí)行，以及基于所述第一域的內(nèi)容和歐幾里得除法的所述 余數(shù)的內(nèi)容來選擇所述第一物理線，并且基于所述第二域的內(nèi)容對(duì)所述第二物理線的所述 部分進(jìn)行尋址。根據(jù)一個(gè)實(shí)施方式，所述余數(shù)的計(jì)算包括在余數(shù)寄存器中順序存儲(chǔ)第二域的位， 首先存儲(chǔ)高階位，計(jì)算并向所述余數(shù)寄存器順序傳送由余數(shù)寄存器中鏈接在從第二域接收 的當(dāng)前位右邊的當(dāng)前內(nèi)容所形成的被除數(shù)被m/2k除的歐幾里得除法的余數(shù)的二進(jìn)制值。根據(jù)一個(gè)實(shí)施方式，所述方法還包括順序讀取模式，包括在接收邏輯地址和計(jì)算 歐幾里得除法的余數(shù)的第一值之后，從所述第一值開始并且在零二進(jìn)制值和與m/2k-l對(duì)應(yīng) 的二進(jìn)制值之間順序并循環(huán)增加余數(shù)寄存器的內(nèi)容的值。根據(jù)一個(gè)實(shí)施方式，第二物理線的部分的尋址使用若干個(gè)第二譯碼器來執(zhí)行，所 述第二譯碼器能夠?qū)λ械诙壿嬀€進(jìn)行譯碼，并且每個(gè)第二譯碼器被配置為僅對(duì)第二邏 輯線的特定第二邏輯線進(jìn)行譯碼，并且使用譯碼器或被分配給所接收的所述邏輯地址的第 二域的內(nèi)容所指示的第二邏輯線的各個(gè)譯碼器來訪問僅第二物理線的一部分。根據(jù)一個(gè)實(shí)施方式，僅使用兩個(gè)第二譯碼器。根據(jù)一個(gè)實(shí)施方式，第二譯碼器中的一個(gè)第二譯碼器被配置為能夠從第一條邏輯 線開始對(duì)所述邏輯線進(jìn)行順序譯碼，而省略對(duì)每m/2k條邏輯線中的一條邏輯線進(jìn)行譯碼， 并且另一第二譯碼器被配置為能夠從第二條邏輯線開始對(duì)所述邏輯線進(jìn)行順序譯碼，而省 略對(duì)每m/2k條邏輯線中的一條邏輯線進(jìn)行譯碼。根據(jù)一個(gè)實(shí)施方式，所述方法適用于對(duì)m等于2p+2k的存儲(chǔ)板進(jìn)行尋址，其中k是 正整數(shù)或零，并且小于或等于P-I。所述方法還極有利地適用于頁(yè)面可編程的存儲(chǔ)器，并且還尤其適用于邏輯存儲(chǔ)板 的211條第二邏輯線對(duì)應(yīng)于211個(gè)邏輯頁(yè)面的存儲(chǔ)板的尋址，其中每個(gè)邏輯頁(yè)面包括被配置為 分別存儲(chǔ)2P個(gè)數(shù)據(jù)的2P個(gè)邏輯存儲(chǔ)位置，并且物理存儲(chǔ)板包括η個(gè)物理頁(yè)面，每η個(gè)物理 頁(yè)面中的η-1個(gè)物理頁(yè)面各自包括2p+2k個(gè)物理存儲(chǔ)位置且各自對(duì)應(yīng)于邏輯頁(yè)面以及相鄰 存儲(chǔ)體的邏輯頁(yè)面的一部分，所述物理頁(yè)面中個(gè)一個(gè)物理頁(yè)面包括2P個(gè)物理存儲(chǔ)位置且對(duì) 應(yīng)于邏輯頁(yè)面的至少一部分。在這種情況下，根據(jù)一種實(shí)施方式，基于所述第一域的內(nèi)容和歐幾里得除法的所 述余數(shù)對(duì)所述第一物理線的選擇包括基于所述歐幾里得除法的余數(shù)和所述第一域的P_k 個(gè)高階位來 選擇個(gè)2k條第一物理線的塊，并且基于第一域的k個(gè)低階位來選擇所述第一物理線?，F(xiàn)在 轉(zhuǎn)到圖1所示的實(shí)施例，標(biāo)記PML指示邏輯存儲(chǔ)板，即由用戶看到的存儲(chǔ)板， 其包括2P條第一邏輯線RGli (在該示例中為列)和211條第二邏輯線RG2j (在該示例中為 行)。在該示例中，邏輯存儲(chǔ)板包括256個(gè)邏輯列(ρ = 8)和1024 (q = 10)個(gè)邏輯行。 此外由用戶看到的存儲(chǔ)器被組織為頁(yè)面，即每個(gè)邏輯行對(duì)應(yīng)于存儲(chǔ)器的邏輯頁(yè)面PGLj。這 里，每個(gè)頁(yè)面包括128個(gè)存儲(chǔ)位置的兩個(gè)組或者對(duì)應(yīng)于128字節(jié)的兩個(gè)組的“列”。確實(shí)，存 儲(chǔ)器的每個(gè)存儲(chǔ)位置能夠存儲(chǔ)八位的數(shù)據(jù)項(xiàng)。因此，頁(yè)面表示可以同時(shí)被編程的字節(jié)數(shù)量 (這里是256)。所以，這里，存儲(chǔ)器是具有2兆位的容量的存儲(chǔ)器。在該示例中，該存儲(chǔ)器是使用 與I2C或SPI串行總線兼容的串行協(xié)議的EEPR0M。為了能夠?qū)⒋鎯?chǔ)器布置在S08N型的封裝中，存儲(chǔ)板在物理上被實(shí)施為例如圖1的 右部所示。更精確地說，物理存儲(chǔ)板PMP包括m條第一物理線或列RGPli和η條第二物理 線或行RGP2j。在該示例中，m等于384，而η等于683。因此，注意m和η均不同于2的冪。 此外，m是128(2k，k = 7)的倍數(shù)。最后，這里m乘以η的乘積等于256X 1024之上的最近整數(shù)。這里，物理存儲(chǔ)板PMP還被組織為頁(yè)面LPj。物理頁(yè)面包括384字節(jié)，并且每個(gè)物 理頁(yè)面LPj對(duì)應(yīng)于1. 5個(gè)邏輯頁(yè)面PGLj，PGL j+1。由用戶看，邏輯面相板PML可以使用包括第一地址域CHl (列域)和第二地址域 CH2(行域)的邏輯地址ADR(圖2)來尋址。因此，邏輯地址ADR指示邏輯存儲(chǔ)板PML的邏 輯行和邏輯列。在這里所述的示例中，列域包括八位A0-A7，而行域包括10位A8-A17。這里，存儲(chǔ) 器是串行協(xié)議型，即存儲(chǔ)器串行地與時(shí)鐘信號(hào)同步地接收數(shù)據(jù)(不管這些數(shù)據(jù)是數(shù)據(jù)位還 是地址位)。地址ADR的各個(gè)位因此與時(shí)鐘信號(hào)同步地順序存儲(chǔ)在就這一點(diǎn)作為移位寄存器 操作的列寄存器RAC和行寄存器RAL中。列寄存器RAC的最后一級(jí)C7鏈接至行寄存器RAL 的第一級(jí)RO。此外，聯(lián)機(jī)執(zhí)行行域CH2的內(nèi)容被m/2k，即在該示例中為3除的歐幾里得除法(圖 2的步驟100)。該歐幾里得除法的余數(shù)存儲(chǔ)在余數(shù)寄存器RRS的級(jí)ETl和ET2中。聯(lián)機(jī)執(zhí)行歐幾里得除法，即歐幾里得除法與地址的接收同步，該接收首先實(shí)施高 階位。歐幾里得除法的計(jì)算更詳細(xì)地示于圖3中。因此，在第一時(shí)鐘周期，第二域CH2的位A17存儲(chǔ)于寄存器RRS的級(jí)ETO中，并且 沒有執(zhí)行運(yùn)算(nil)。在一下時(shí)鐘周期，位A17被傳送至級(jí)ETl，并且級(jí)ETO接收位A16。計(jì)算被3 ( 二進(jìn) 制的11)除的歐幾里得除法的余數(shù)R17、R16，并且在下一時(shí)鐘周期，寄存器RRS在其級(jí)ET2、 ETl和ETO中包含將構(gòu)成被11 ( 二進(jìn)制)除的下一除法的被除數(shù)的值rl7、rl6和A15，以便 獲得中間余數(shù)rl5和rl4。因此，在除法期間，余數(shù)寄存器RRS還使得可以存儲(chǔ)中間被除數(shù)。在每個(gè)時(shí)鐘周 期，根據(jù)圖3的右部所示的表格計(jì)算由3除的除法的新余數(shù)。
除法的新余數(shù)使用所接收的下一地址位進(jìn)行存儲(chǔ)。在接收第二域CH2的位結(jié)束 時(shí)，余數(shù)寄存器RRS的級(jí)ET2和ETl包括位rl和rO，即歐幾里得除法的余數(shù)的值，因此提供 以3為模的同余。除余數(shù)寄存器RRS之外，計(jì)算余數(shù)的裝置還包括 回送到余數(shù)寄存器RRS的邏輯電 路 MCLR0更精確地說，如下面還會(huì)更詳細(xì)返回的圖14所示，這里余數(shù)寄存器RRS包括三級(jí) ETO、ETl和ET2，分別由諸如圖15中示意性示出的寄存器RGl構(gòu)成。該寄存器RGl本質(zhì)上 包括標(biāo)記為BSD的由邏輯元件包圍的D觸發(fā)器，這里邏輯元件包括由并聯(lián)安裝的N型MOS 晶體管和P型MOS晶體管構(gòu)成的邏輯門PL、反相器INV和開關(guān)器INT。邏輯電路MCLR(圖4)包括分別連接至余數(shù)寄存器RRS的級(jí)ETO、ETl和ET2的輸 出端的三個(gè)輸入端DO、Dl和D2以及分別回送到級(jí)ETl和ET2的兩個(gè)輸入端Dili和Dil2 的兩個(gè)輸出端QO和Q1。在這里所示的被3除的示例中，邏輯電路MCLR由邏輯門和反相器組成，使得可以 根據(jù)圖4左部所示的真值表TBl連續(xù)計(jì)算歐幾里得除法的余數(shù)。除128列(這里是128字節(jié))的三個(gè)塊之外，諸如圖5a至圖5c所示物理存儲(chǔ)板的 架構(gòu)還包括分別被分配給每個(gè)塊的128列的譯碼的三個(gè)譯碼塊(或存儲(chǔ)體)BCDO、BCDl和 B⑶2。因此物理存儲(chǔ)板的尋址以2k(這里是128)字節(jié)的塊進(jìn)行。這些譯碼塊構(gòu)成第一譯 碼裝置的一部分，使得可以對(duì)存儲(chǔ)板的列進(jìn)行譯碼。從下文可以看出，這些第一譯碼裝置還 包括選擇模塊MSEL(圖8和圖9)，使得可以從三個(gè)譯碼塊B⑶O-B⑶2中選擇譯碼塊B⑶i。除了第一譯碼裝置之外，存儲(chǔ)器還包括第二譯碼裝置，這里第二譯碼裝置由也可 以稱為第二譯碼器且標(biāo)記為DCD20和DCD21的兩個(gè)行譯碼器組成。在圖5所示的示例中，這兩個(gè)第二譯碼器被布置在物理存儲(chǔ)板的128個(gè)物理列的 塊之間。假設(shè)物理存儲(chǔ)板的物理頁(yè)面可以存儲(chǔ)邏輯存儲(chǔ)板的1. 5個(gè)邏輯頁(yè)面，則有三種不 同類型的頁(yè)面尋址。這些不同類型的尋址示于圖5a、圖5b和圖5c中。更精確地，邏輯頁(yè)面 0 (第一邏輯頁(yè)面)存儲(chǔ)在物理行或物理頁(yè)面LPO的前256字節(jié)中(圖5a)。邏輯頁(yè)面1 (圖5b)部分存儲(chǔ)在物理頁(yè)面LPO中，部分存儲(chǔ)在物理頁(yè)面LPl中。更 精確地，邏輯頁(yè)面1的前128字節(jié)存儲(chǔ)在邏輯頁(yè)面LPO的后128字節(jié)中，而邏輯頁(yè)面1的后 128字節(jié)存儲(chǔ)在物理頁(yè)面LPl的前128字節(jié)中。最后，如圖5c所示，邏輯頁(yè)面2的兩個(gè)128 字節(jié)存儲(chǔ)在物理頁(yè)面LPl的后兩組128字節(jié)中。另一方面，如圖5d所示，邏輯頁(yè)面3的尋址以類型于邏輯頁(yè)面0的方式執(zhí)行，但是 存儲(chǔ)在第三物理頁(yè)面P2中。因此，在該示例中，有三種不同類型的頁(yè)面尋址，即圖5a所示的頁(yè)面0類型的尋 址、圖5b所示的頁(yè)面1類型的尋址以及圖5c所示的頁(yè)面2類型的尋址。在頁(yè)面0類型的尋址中，邏輯頁(yè)面由左邊的第二譯碼器D⑶20來譯碼，左邊的第二 譯碼器DCD20被配置為訪問對(duì)應(yīng)的物理頁(yè)面或行的僅僅一部分，在當(dāng)前例子中即訪問該物 理頁(yè)面的128字節(jié)的第一塊和128字節(jié)的第二塊。在頁(yè)面1類型的尋址中，邏輯頁(yè)面由左邊的第二譯碼器D⑶20和右邊的第二譯碼 器D⑶21來譯碼。更精確地，右邊的譯碼器D⑶21會(huì)對(duì)邏輯頁(yè)面的前128字節(jié)進(jìn)行譯碼并且被硬布線，以便訪問對(duì)應(yīng)物理頁(yè)面的僅僅右128字節(jié)。更精確地，左邊的譯碼器D⑶20會(huì) 對(duì)邏輯頁(yè)面的另一 128字節(jié)進(jìn)行譯碼并且被硬布線，以便訪問對(duì)應(yīng)物理頁(yè)面LPl的僅僅前 128字節(jié)。最后，在頁(yè)面2類型的尋址中，邏輯頁(yè)面的兩個(gè)128字節(jié)塊由被硬布線的右邊的第 二譯碼器DCD21來譯碼，從而訪問對(duì)應(yīng)物理頁(yè)面LPl的僅僅右邊的兩個(gè)塊。當(dāng)然，在這些類型的尋址的每一種尋址中，譯碼塊B DCi之一使得可以與相應(yīng)的第 二譯碼器結(jié)合起來選擇所考慮的物理頁(yè)面的特定列?，F(xiàn)在參見圖6，可以看出并不是第二譯碼器D⑶20和D⑶21中的每一個(gè)都對(duì)邏輯 存儲(chǔ)板的所有邏輯頁(yè)面或行進(jìn)行譯碼。更精確地，第二譯碼器的每一個(gè)省略了對(duì)每三個(gè)邏 輯頁(yè)面中的一個(gè)邏輯頁(yè)面進(jìn)行譯碼。左邊的第二譯碼器D⑶20被配置為從第一個(gè)邏輯頁(yè)面 (編號(hào)為0)開始直到最后一個(gè)邏輯頁(yè)面(編號(hào)為1023)對(duì)邏輯頁(yè)面進(jìn)行譯碼，同時(shí)省略對(duì) 三個(gè)中的一個(gè)邏輯頁(yè)面即編號(hào)為2，5，8，11，.....，1022的邏輯頁(yè)面進(jìn)行譯碼。另一方面，右邊的第二譯碼器D⑶21被配置為開始對(duì)第二邏輯頁(yè)面(編號(hào)為1)直 到倒數(shù)第二個(gè)邏輯頁(yè)面(編號(hào)為1022)進(jìn)行譯碼，同時(shí)也省略對(duì)每三個(gè)邏輯頁(yè)面中的一個(gè)
邏輯頁(yè)面即編號(hào)為0,3,6,9,12,.....，1020的邏輯頁(yè)面進(jìn)行譯碼。此外，如圖6所示，每個(gè)
第二譯碼器都是硬布線，以便訪問物理頁(yè)面的僅僅一部分。如圖7所示，譯碼塊或存儲(chǔ)體BOTi的選擇基于行域以3為模的同余，即歐幾里得 除法的余數(shù)的值以及列域CHl的高階位A7的值來執(zhí)行。因此，當(dāng)余數(shù)等于零時(shí)，尋址是頁(yè)面0類型，并且如果位A7等于零，則選擇的是譯 碼塊B⑶0，而如果位A7等于1，則選擇的是譯碼塊B⑶1。如果余數(shù)等于1，則尋址是頁(yè)面1類型，并且如果位A7等于零，則選擇的是譯碼塊 B⑶2，而如果位A7等于1，則選擇的是譯碼塊B⑶0。量后，如果余數(shù)等于2，則頁(yè)面尋址是2類型，并且如果位A7等于零，則選擇的是塊 B⑶1，而如果位A7等于1，則選擇的是塊B⑶2?，F(xiàn)在更具體地參見圖8和圖9，可以看出，選擇模塊MSEL實(shí)際上連接至余數(shù)寄存器 中容納余數(shù)的位RO和Rl的兩級(jí)Dl和D2，并且連接至列寄存器RAC中容納高階位A7的級(jí) C7。因此，選擇模塊MSEL根據(jù)圖9左部所示的真值表TB2傳送三個(gè)位SO、Sl和S2作為輸 出。這三個(gè)位分別被傳送給譯碼塊B⑶0、B⑶1和B⑶2，用于根據(jù)這些位S0-S2的邏輯值的 函數(shù)來選擇譯碼塊。此外，存儲(chǔ)在列寄存器RAC的級(jí)CO至C6中的列域CHl的七個(gè)低階位A0-A6被傳 送給譯碼塊B⑶0、BOTl和BCD2。然后，這些傳送128位的字，使得可以在所選擇的列的組 中選擇相應(yīng)的列。此外，分別存儲(chǔ)在行地址寄存器RAL的級(jí)RO至R9中的行域CH2的10位A8-A17 被提供給兩個(gè)第二譯碼器DCD20和DCD21，使得可以對(duì)相應(yīng)的邏輯頁(yè)面進(jìn)行譯碼，并且根據(jù) 圖6中所示對(duì)作為其硬布線功能的相應(yīng)的物理頁(yè)面部分進(jìn)行尋址。這里，如圖11所示，列地址寄存器RAC包括形成列地址寄存器RAC的八級(jí)的八個(gè) 寄存器RG2。示例性寄存器RG2示于圖12中。正與寄存器RGl相同，寄存器RG2圍繞標(biāo)記 為BS的D觸發(fā)器架構(gòu)，并且包括邏輯電路，其中邏輯電路具體包括邏輯門PL、反相器INV和 開關(guān)器INT。
列地址寄存器RAC由時(shí)鐘信號(hào)Clk來調(diào)節(jié)，并且在信號(hào)SRA取例如邏輯值1時(shí)作 為移位寄存器操作。這種操作模式具體在填滿邏輯地址的位時(shí)使用。寄存器RAC也可以不 作為移位寄存器操作，而是僅僅用作存儲(chǔ)寄存器，以便能夠?qū)⑵渌菁{的八位傳送給選擇 模塊MSEL以及譯碼塊B⑶i。列地址寄存器還包括增量輸入端Inc、數(shù)據(jù)輸入端Di和復(fù)位 輸入端Rst。其具有進(jìn)位輸出端Carry。行地址寄存器RAL或第二地址寄存器在該示例中包括形成寄存器RAL的十級(jí)的十 個(gè)寄存器，如圖10所示。這些寄存器中的九個(gè)是RG2型寄存器，而作為輸入寄存器的第十 個(gè)寄存器是RG3型寄存器。 再一次說明，這里，這種寄存器由時(shí)鐘信號(hào)Clk來調(diào)節(jié)，并且根據(jù)信號(hào)SRA的邏輯 值而作為移位寄存器操作。這種作為移位寄存器的操作具體在存儲(chǔ)邏輯地址時(shí)使用。寄存器RG3的示例性實(shí)施例示于圖13中。這里再次說明，存在標(biāo)記為BS的具有邏 輯電路的D觸發(fā)器，其中邏輯電路包括邏輯門PL、反相器INV和開關(guān)器INT。行地址寄存器 RAL也可以不作為移位寄存器操作，而是作為簡(jiǎn)單的存儲(chǔ)寄存器，以便能夠?qū)⑿械刂酚虻氖?位R傳送給兩個(gè)行譯碼器D⑶20和D⑶21。行地址寄存器RAL也包括連接至列地址寄存器RAC的進(jìn)位輸出端的增量輸入端 Inc以及連接至列地址寄存器RAC的最后一級(jí)C7的數(shù)據(jù)輸入端Di。行地址寄存器還具有復(fù)位輸入端Rst以及用于接收順序讀取的控制信號(hào)En_tog 的控制輸入端En_tog。下文將更詳細(xì)地回述這種操作模式。行地址寄存器RAL還具有進(jìn)位 輸出端Carry2。除以上已經(jīng)描述的裝置之外，圖8的器件DIS的框圖還包括余數(shù)寄存器RRS，余數(shù) 寄存器RRS具有回送到余數(shù)寄存器RRS的計(jì)算裝置MCLR。該余數(shù)寄存器還包括復(fù)位為零的 輸入端Rst、增量輸入端Inc、數(shù)據(jù)輸入端Di、用于接收邏輯信號(hào)SRR的輸入端SR，其中邏輯 信號(hào)SRR用于作為移位寄存器的余數(shù)寄存器的運(yùn)算操作。當(dāng)然，余數(shù)寄存器RRS也由時(shí)鐘 信號(hào)CLK調(diào)節(jié)，并且包括用于接收取消選擇的信號(hào)的輸入端Dsel。邏輯信號(hào)InR由控制裝置MCDM傳送至余數(shù)寄存器的增量輸入端，其中控制裝置 的功能下文會(huì)更詳細(xì)地回述。這些控制裝置接收順序讀取的控制信號(hào)En_tog、進(jìn)位信號(hào) Carry和進(jìn)位信號(hào)Carry2作為輸入。此外，狀態(tài)機(jī)AUT接收時(shí)鐘信號(hào)Clk并傳送邏輯信號(hào)Dsel、用于增加列地址寄存器 的邏輯信號(hào)InA、信號(hào)En_tog以及用于操作為移位寄存器SRA和SRR的控制信號(hào)。最后，本身作為GEN已知的傳統(tǒng)裝置生成數(shù)據(jù)信號(hào)Di (其可以是數(shù)據(jù)真或者是地 址數(shù)據(jù))以及時(shí)鐘信號(hào)CLK，以便滿足串行協(xié)議的需求?，F(xiàn)在更具體地參見圖17，圖17是示出以隨機(jī)讀取模式傳入地址階段或者在以順 序讀取模式或以頁(yè)面編程模式傳入第一地址的情況下的時(shí)序圖，在隨機(jī)讀取模式中，數(shù)據(jù) 項(xiàng)以任意地址讀取。圖17的時(shí)序圖使用就這一點(diǎn)來說通常使用的傳統(tǒng)示出。因此，位于邏輯信號(hào)的名 稱之下的長(zhǎng)劃表示該邏輯信號(hào)為零。因此，在圖17的時(shí)序圖中看出，有地址位串行傳入列地址寄存器RAC和行地址寄 存器RAL，然后存儲(chǔ)這些位。此外，還存在行數(shù)以3為模的同余的實(shí)時(shí)計(jì)算，然后存儲(chǔ)該同
ο
圖18是示出在例如頁(yè)面編程模式下傳入用于寫入的數(shù)據(jù)的階段。數(shù)據(jù)以字節(jié)傳輸。

每八個(gè)時(shí)鐘周期存在列地址的周期性增量，并且行地址不增加。此外，由于寫入相 同的頁(yè)面，因此余數(shù)的值被凍結(jié)(頁(yè)面尋址的類型被凍結(jié))，所以不增加余數(shù)寄存器。并且， 僅位A7的值使得可以從余數(shù)的值所指示的兩個(gè)譯碼塊BCDi中選擇必需工作的譯碼塊。當(dāng)然，在頁(yè)面模式編程階段，每八個(gè)時(shí)鐘周期存在列地址的周期性增量，第一地址 的歐幾里得除法僅計(jì)算一次，之后由于列地址被增加，因此不再計(jì)算該歐幾里得除法。在僅針對(duì)錄入的第一地址執(zhí)行歐幾里得除法之后順序讀取存儲(chǔ)器的情況下，地址 也周期性地增加。由于在順序讀取命令下可以讀取存儲(chǔ)器的所有字節(jié)，因此這時(shí)余數(shù)寄存 器也順序增加。該增量會(huì)以0 ；1 ；2 ；0的順序進(jìn)行。余數(shù)寄存器在順序讀取模式(En_tog = 1)下 和頁(yè)面的結(jié)束(所有的列位等于1，因此對(duì)應(yīng)于Carry = 1)時(shí)增加(InR = 1)，并且在最后 一個(gè)頁(yè)面(Carry2 = 0)時(shí)不增加。確實(shí)，在最后一個(gè)頁(yè)面時(shí)，余數(shù)寄存器不會(huì)被增加。同 樣，余數(shù)寄存器在頁(yè)面編程模式下(En_tog = 0)的數(shù)據(jù)階段也不增加。用于余數(shù)寄存器的增量控制信號(hào)InR的公式由控制裝置MCDM在圖16所示邏輯電 路的幫助下執(zhí)行。該邏輯電路包括分別接收信號(hào)En_tog和Carry的兩個(gè)反相器INV，以及邏輯門 PL2 (這里為NOR門)，邏輯門PL2的兩個(gè)輸入端分別鏈接至兩個(gè)反相器INV的兩個(gè)輸出端， 并且邏輯門PL2的第三輸入端接收信號(hào)Carry2。邏輯門PL2的輸出端傳送信號(hào)InR。此外，為了使余數(shù)寄存器在不丟失禁止值3 (m/2k)或二進(jìn)制的11的情況下以0 ； 1 ；2 ；0即二進(jìn)制00 ；01 ；10 ；00的順序增加，提供了包括由邏輯門和反相器形成的邏輯電路 的管理裝置MCTRL。管理裝置MCTRL接收余數(shù)寄存器的兩級(jí)Dl和D2的兩個(gè)值以及信號(hào)Inc 作為輸入，并且標(biāo)記為PL3的NAND邏輯門的輸出充當(dāng)形成余數(shù)寄存器RRS的三級(jí)ET0、ET1 和ET2的寄存器RGl的Rst輸入。因此，在D2 = 1且D 1=0的情況下增量命令(Inc = 1)設(shè)置觸發(fā)器，觸發(fā)在時(shí) 鐘信號(hào)Clk切換為1時(shí)即與余數(shù)寄存器同步復(fù)位，從而可以得到序列00 ；01 ；1,0 ；00(狀態(tài) 1，1對(duì)應(yīng)于先前被示為禁止態(tài)的余數(shù)3)。現(xiàn)在返回圖19，其中示出的時(shí)序圖示出向非最后頁(yè)面的下一頁(yè)面的示例性切換 (余數(shù)寄存器增加)。因此，數(shù)據(jù)以字節(jié)讀取，并且每八個(gè)時(shí)鐘周期存在列地址的周期性增 量，行地址在列的末端條件性地增加。實(shí)際上存在余數(shù)寄存器以順序0，1，2，0的增加，而在 頁(yè)面結(jié)束處和最后頁(yè)面上(Carry = 1和Carry2 = 1)不存在增加。在該示例中可以是2兆位存儲(chǔ)器的存儲(chǔ)器DIS因此可以適合于S08N型的封裝BT 腔(圖21)。該腔具有例如2. 5mmX4mm級(jí)的尺寸，這目前代表在工業(yè)上以可靠方式可獲得的 最大腔。已經(jīng)描述的具有683行和384列的物理存儲(chǔ)板的器件DIS與高電壓發(fā)生電路HVG 和邏輯電路LG —起呈現(xiàn)出與S08N封裝兼容的尺寸(圖20)?，F(xiàn)在返回到圖6，這里應(yīng)當(dāng)注意，在實(shí)踐中，右邊的第二譯碼器D⑶21實(shí)際上也包 含在內(nèi)，直到其達(dá)到物理行LP682和硬布線，以便能夠也訪問位于圖6中物理存儲(chǔ)板右面的 128字節(jié)的塊。
盡管不是必需的，但這種硬布線通常以不破壞物理存儲(chǔ)板的對(duì)稱性的方式實(shí)現(xiàn)。 這些存儲(chǔ)位置可以用于例如存儲(chǔ)用戶不可訪問的測(cè)試參數(shù)。此外，為了限制邊緣效應(yīng)，圖20的物理存儲(chǔ)板PMP實(shí)際上通過在存儲(chǔ)板的任一側(cè) 增加作為虛擬行的一個(gè)或兩個(gè)附加行來補(bǔ)充。圖22a至圖22e示出根據(jù)本發(fā)明的存儲(chǔ)器的另一實(shí)施例。在該示例中，依然存在 假設(shè)具有256個(gè)邏輯列和1024個(gè)邏輯行的2兆位存儲(chǔ)器。然而，這次每個(gè)邏輯頁(yè)面包括64 位(2k = 64;k = 6)的塊。因此，如這些圖22a至22e所示，每個(gè)邏輯頁(yè)面有四分之五的物 理頁(yè)面。因此得到具有320個(gè)物理列和820個(gè)物理行的物理存儲(chǔ)板。這次，執(zhí)行由5 (m/2k) 除的歐幾里得除法，因此存在五種可能的不同類型的頁(yè)面尋址。這里再次說明，存儲(chǔ)器包括兩個(gè)第二譯碼器D⑶20和D⑶21，兩個(gè)第二譯碼器 D⑶20和D⑶21這次被布置在物理存儲(chǔ)板的兩端。這次，譯碼裝置包括五個(gè)譯碼塊B⑶O-B⑶4。這里再次說明，從五個(gè)選擇一個(gè)譯碼 塊使用余數(shù)的值以及行地址域的兩個(gè)高階位A7和A6來執(zhí)行。這次，每個(gè)第二譯碼器省略 了對(duì)每五個(gè)中的一個(gè)邏輯行的譯碼，而不是如先前所述的每三個(gè)中的一個(gè)邏輯行。余數(shù)寄 存器包括四級(jí)，而不是三級(jí)，并且余數(shù)的值可以從0到4，而不是從0到2。用于計(jì)算余數(shù)的真值表較大，并且用于選擇與圖23的表TB3相對(duì)應(yīng)的譯碼塊BCDi 的真值表也較大。更精確地，在頁(yè)面0型尋址中，該頁(yè)面的256字節(jié)存儲(chǔ)在物理頁(yè)面LPO的前四個(gè)64 字節(jié)的塊中，并且由譯碼器D⑶20結(jié)合譯碼塊B⑶O-B⑶3來訪問。在頁(yè)面1型尋址中，該邏輯頁(yè)面的前64字節(jié)存儲(chǔ)在物理頁(yè)面LPO的后64列中，并 且由譯碼器D⑶21訪問，而該邏輯頁(yè)面1的其它三個(gè)64字節(jié)的塊位于物理頁(yè)面LPl的前三 個(gè)64列的塊中，并且由譯碼器D⑶20訪問。關(guān)于頁(yè)面2型尋址，這種頁(yè)面的字節(jié)在兩個(gè)物理頁(yè)面LPl和LP2之間共享，如圖 22c所示，并且由DCD21和DCD20訪問。在頁(yè)面3類型的尋址(圖22d)中，四分之三的邏輯頁(yè)面分布在物理頁(yè)面LP2上， 并且最后四分之一分布在物理頁(yè)面LP3上。前四分之三由右譯碼器D⑶21訪問，而后四分 之一由左譯碼器D⑶20訪問。最后，對(duì)于頁(yè)面4型尋址，該頁(yè)面的所有字節(jié)存儲(chǔ)于物理頁(yè)面LP3的后四個(gè)塊中， 并且僅由右譯碼器D⑶21訪問。本領(lǐng)域技術(shù)人員會(huì)了解如何修改用于計(jì)算余數(shù)的裝置以及選擇模塊來適合該新 的配置。當(dāng)然，電路的容量可以不同于2兆位，并且邏輯頁(yè)面的尺寸可以不同于256位。因 此，可以考慮4兆位存儲(chǔ)器和512位的頁(yè)面。以更具體的方式，在存儲(chǔ)器被組織為頁(yè)面的情 況下，其頁(yè)面包括2P列(或存儲(chǔ)位置，例如字節(jié))，物理頁(yè)面包括2p+2k字節(jié)，k從0變化到
p-lo除了較小的最后一個(gè)物理頁(yè)面(其包括2P字節(jié))之外，這是真的，盡管為了以上 所述的原因可以進(jìn)行人工補(bǔ)充。第一物理頁(yè)面包括邏輯頁(yè)面O和邏輯頁(yè)面1的前2k字節(jié)。 第二物理頁(yè)面包括邏輯頁(yè)面1的剩余2p-2k字節(jié)以及物理頁(yè)面2的前2k+1字節(jié)。第三物理頁(yè)面包括邏輯頁(yè)面2的剩余2p-2k+1字節(jié)以及物理頁(yè)面3的前3x2k字節(jié)。第η物理頁(yè)面終 止于物理頁(yè)面η的前n. 2k字節(jié)。如果η等于2p_k，則下一物理頁(yè)面被組織為與第一物理頁(yè) 面相同。 因此，如果ρ = 8并且k = 7，則第三頁(yè)面被組織為與第一頁(yè)面相同，而如果k等于 p-2，并且2p_k等于4，則第五頁(yè)面被組織為與第一頁(yè)面相同。物理存儲(chǔ)板的尋址以2k字節(jié) 的塊進(jìn)行。地址譯碼使用由l+2p/2k除的歐幾里得除法。使用邏輯地址由〃 l+2p/2k〃除的 歐幾里得除法的余數(shù)來確定被尋址的2k字節(jié)的塊。以上在先前實(shí)施例中描述的架構(gòu)是類似的，但當(dāng)然作為ρ的值和k的值的函數(shù)，行 /列地址寄存器和余數(shù)寄存器的級(jí)數(shù)改變。譯碼塊BCDi的數(shù)目改變。用于余數(shù)計(jì)算和選擇 模塊MSEL的真值表不同。最后，本發(fā)明不限于串行協(xié)議EEPROM型的存儲(chǔ)器，而是可以應(yīng)用于其它類型的存 儲(chǔ)器，例如具有頁(yè)面模式并且以“突發(fā)”模式讀取的RAM或SRAM存儲(chǔ)器，同樣應(yīng)用于具有“突 發(fā)”模式的ROM 存儲(chǔ)器。
權(quán)利要求
1.一種存儲(chǔ)器，包括物理存儲(chǔ)板，包括沿第一方向延伸的m條第一物理線和沿第二方向延伸的η條第二物 理線；接收裝置，用于接收指示矩陣邏輯存儲(chǔ)板的第一邏輯線和第二邏輯線的邏輯地址，所 述矩陣邏輯存儲(chǔ)板具有沿所述第一方向延伸的2Ρ條第一邏輯線和沿所述第二方向延伸的 2q條第二邏輯線，其中m和η各自不同于2的冪，m是2k的倍數(shù)，k小于或等于p，并且m與 η的乘積等于2Ρ+<1之上的最近整數(shù)；以及用于對(duì)所述物理存儲(chǔ)器板進(jìn)行尋址的裝置，被配置為基于所接收的所述邏輯地址的內(nèi) 容和所接收的該邏輯地址的一部分內(nèi)容由m/2k除的歐幾里得除法的余數(shù)來對(duì)第一物理線 和僅第二物理線的一部分進(jìn)行尋址。
2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中所接收的邏輯地址包括與所述第一邏輯線相關(guān)聯(lián)的第一域和與所述第二邏輯線相關(guān) 聯(lián)的第二域；并且所述尋址裝置包括第一譯碼裝置、第一選擇裝置和第二譯碼裝置，所述第一譯碼裝置 包括被配置為執(zhí)行所述第二域的內(nèi)容被m/2k除的歐幾里得除法的計(jì)算裝置，所述第一選擇 裝置被配置為基于所述第一域的內(nèi)容和所述歐幾里得除法的所述余數(shù)來選擇所述第一物 理線，并且所述第二譯碼裝置被配置為基于所述第二域的內(nèi)容對(duì)所述第二物理線的所述部 分進(jìn)行尋址。
3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其中所述存儲(chǔ)器采用串行協(xié)議，并且其中所述計(jì)算 裝置被配置為聯(lián)機(jī)執(zhí)行所述歐幾里得除法。
4.根據(jù)權(quán)利要求3所述的存儲(chǔ)器，其中所述計(jì)算裝置包括余數(shù)寄存器和邏輯電路，所 述余數(shù)寄存器旨在順序接收所述第二域的位，首先接收高階位，所述邏輯電路回送到所述 余數(shù)寄存器，并且被配置為向所述余數(shù)寄存器順序傳送由所述余數(shù)寄存器中鏈接在從所述 第二域接收的當(dāng)前位右邊的內(nèi)容所形成的被除數(shù)被m/2k除的歐幾里得除法的余數(shù)的二進(jìn) 制值。
5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器，其中所述余數(shù)寄存器具有nb+Ι級(jí)，其中nb指示與所 述歐幾里得除法的余數(shù)的最大二進(jìn)制值兼容的數(shù)目，并且所述邏輯電路具有連接至所述寄 存器的nb+Ι級(jí)的nb+Ι個(gè)輸入端和連接至所述余數(shù)寄存器的前nb級(jí)的nb個(gè)輸出端。
6.根據(jù)權(quán)利要求4所述的存儲(chǔ)器，其中所述接收裝置包括被配置為存儲(chǔ)所述第一域的 內(nèi)容的第一地址寄存器和被配置為存儲(chǔ)所述第二域的內(nèi)容的第二地址寄存器，所述第一地 址寄存器具有連接至所述第二地址寄存器的增量輸入端的進(jìn)位輸出端。
7.根據(jù)權(quán)利要求6所述的存儲(chǔ)器，其中所述余數(shù)寄存器包括增量輸入端，所述第二地 址寄存器包括進(jìn)位輸出端，并且所述第一譯碼裝置包括控制裝置，所述控制裝置具有被配 置為接收順序讀取的控制信號(hào)的控制輸入端、連接至所述第一地址寄存器的進(jìn)位輸出端的 第一輸入端、連接至所述第二地址寄存器的進(jìn)位輸出端的第二輸入端、以及連接至所述余 數(shù)寄存器的增量輸入端并進(jìn)一步被配置為傳送增量控制信號(hào)的控制輸出端，所述增量控制 信號(hào)的邏輯值由順序讀取的控制信號(hào)的值以及出現(xiàn)在所述第一輸入端和所述第二輸入端 處的信號(hào)的值來調(diào)節(jié)。
8.根據(jù)權(quán)利要求4所述的存儲(chǔ)器，其中所述余數(shù)寄存器包括增量輸入端和管理裝置，所述增量輸入端被配置為接收增量控制信號(hào)，所述管理裝置被配置為授權(quán)所述余數(shù)寄存器 的內(nèi)容的值在零二進(jìn)制值和與m/2k_l對(duì)應(yīng)的二進(jìn)制值之間進(jìn)行順序且循環(huán)增量。
9.根據(jù)權(quán)利要求2所述的存儲(chǔ)器，其中所述第二譯碼裝置包括能夠?qū)λ械牡诙壿?線進(jìn)行譯碼的多個(gè)第二譯碼器，每個(gè)第二譯碼器被配置為僅對(duì)所述第二邏輯線中的特定第 二邏輯線進(jìn)行譯碼，并且被分配給所接收的邏輯地址中第二域的內(nèi)容所指示的第二邏輯線 的每個(gè)第二譯碼器，被配置為訪問僅第二物理線的一部分。
10.根據(jù)權(quán)利要求9所述的存儲(chǔ)器，包括僅兩個(gè)第二譯碼器。
11.根據(jù)權(quán)利要求10所述的存儲(chǔ)器，其中所述第二譯碼器中的一個(gè)第二譯碼器被配置 為從第一條第二邏輯線開始對(duì)所述第二邏輯線進(jìn)行順序譯碼，而省略對(duì)每m/2k條邏輯線中 的一條邏輯線進(jìn)行譯碼，并且另一第二譯碼器被配置為從第二條第二邏輯線開始對(duì)所述第 二邏輯線進(jìn)行順序譯碼，而省略對(duì)每m/2k條邏輯線中的一條邏輯線進(jìn)行譯碼。
12.根據(jù)權(quán)利要求9所述的存儲(chǔ)器，其中所述接收裝置包括被配置為存儲(chǔ)所述第一域 的內(nèi)容的第一地址寄存器和被配置為存儲(chǔ)所述第二域的內(nèi)容的第二地址寄存器，所述第一 地址寄存器具有連接至所述第二地址寄存器的增量輸入端的進(jìn)位輸出端，并且其中所有的 第二譯碼器連接至所述第二地址寄存器。
13.根據(jù)權(quán)利要求1所述的存儲(chǔ)器，其中m等于2p+2k，k是正整數(shù)或零，并且小于或等 于 P-1。
14.根據(jù)權(quán)利要求13所述的存儲(chǔ)器，其中所述邏輯存儲(chǔ)板的條第二邏輯線對(duì)應(yīng)于 個(gè)邏輯頁(yè)面，每個(gè)邏輯頁(yè)面包括被配置為分別存儲(chǔ)2P個(gè)數(shù)據(jù)的2P個(gè)邏輯存儲(chǔ)位置，并且所 述物理存儲(chǔ)板包括η個(gè)物理頁(yè)面，每η個(gè)物理頁(yè)面中的η-1個(gè)物理頁(yè)面各自包括2p+2k個(gè)物 理存儲(chǔ)位置且各自對(duì)應(yīng)于邏輯頁(yè)面以及相鄰存儲(chǔ)體的邏輯頁(yè)面的一部分，所述物理頁(yè)面中 的一個(gè)物理頁(yè)面包括2P個(gè)物理存儲(chǔ)位置且對(duì)應(yīng)于邏輯頁(yè)面的至少一部分。
15.根據(jù)權(quán)利要求14所述的存儲(chǔ)器，其中所述第一選擇裝置包括選擇模塊和l+2p_k個(gè) 譯碼塊，每個(gè)譯碼塊被配置為基于所述第一域的k個(gè)低階位以2k個(gè)數(shù)據(jù)的塊對(duì)所述物理存 儲(chǔ)板進(jìn)行尋址，且連接至2k條第一物理線的塊，所述選擇模塊被配置為基于所述歐幾里得 除法的余數(shù)和所述第一域的P_k個(gè)高階位從所述l+2p_k個(gè)譯碼塊中選擇譯碼塊。
16.根據(jù)權(quán)利要求15所述的存儲(chǔ)器其中所接收的邏輯地址包括與所述第一邏輯線相關(guān)聯(lián)的第一域和與所述第二邏輯線 相關(guān)聯(lián)的第二域；并且進(jìn)一步包括第一譯碼裝置；第二譯碼裝置，包括多個(gè)譯碼器，并且被配置為基于所述第二域的內(nèi)容對(duì)所述第二物 理線的所述部分進(jìn)行尋址；并且其中所述多個(gè)第二譯碼器被布置在2k條第一物理線的塊中的至少一些塊之間。
17.—種容納根據(jù)權(quán)利要求1所述的存儲(chǔ)器的封裝器件。
18.根據(jù)權(quán)利要求17所述的封裝器件，其中所述封裝是S08N或TSS0P8類型，容納容量 大于1兆位的存儲(chǔ)器。
19.一種存儲(chǔ)器，包括存儲(chǔ)板，包括η行和m列，m和η各自不同于2的冪，m是2k的倍數(shù)，k是正整數(shù)；列譯碼裝置，包括分別分配給2k列的塊的多個(gè)譯碼塊；以及行譯碼裝置，包括各自被配置為訪問僅所述存儲(chǔ)板的一部分的多個(gè)行譯碼器。
20.根據(jù)權(quán)利要求19所述的存儲(chǔ)器，其中所述行譯碼裝置包括僅兩個(gè)行譯碼器。
21.根據(jù)權(quán)利要求19所述的存儲(chǔ)器，其中所述行譯碼器被布置在所述譯碼塊的至少一 些譯碼塊之間。
22.根據(jù)權(quán)利要求20所述的存儲(chǔ)器，其中所述兩個(gè)行譯碼器分別被布置在所述存儲(chǔ)板 的兩端。
23.根據(jù)權(quán)利要求19所述的存儲(chǔ)器，其中所述存儲(chǔ)板是被組織為存儲(chǔ)頁(yè)面的非易失 性、電可擦除且可編程類型。
24.一種容納根據(jù)權(quán)利要求19所述的存儲(chǔ)器的封裝。
25.根據(jù)權(quán)利要求M所述的封裝，所述封裝是S08N或TSS0P8類型，容納容量大于1兆 位的存儲(chǔ)器。
26.—種對(duì)存儲(chǔ)器進(jìn)行尋址的方法，所述存儲(chǔ)器包括與矩陣邏輯存儲(chǔ)板相對(duì)應(yīng)的物理 存儲(chǔ)板，所述矩陣邏輯存儲(chǔ)板具有沿第一方向延伸的2P條第一邏輯線和沿第二方向延伸的 2q條第二邏輯線，所述物理存儲(chǔ)板包括沿所述第一方向延伸的m條第一物理線和沿所述第 二方向延伸的η條第二物理線，m和η各自不同于2的冪，m是2k的倍數(shù)，k小于或等于p， 并且m與η的乘積等于2Ρ+<1之上的最近整數(shù)，所述方法包括接收指示第一邏輯線和第二邏輯線的邏輯地址；以及基于所述邏輯地址的內(nèi)容和該邏輯地址的一部分內(nèi)容被m/2k除的歐幾里得除法的余 數(shù)來對(duì)第一物理線和僅第二物理線的一部分進(jìn)行尋址。
27.根據(jù)權(quán)利要求沈所述的方法，其中所述邏輯地址包括與所述第一邏輯線相關(guān)聯(lián)的第一域和與所述第二邏輯線相關(guān)聯(lián)的 第二域；并且所述尋址包括計(jì)算所述第二域的內(nèi)容被m/2k除的歐幾里得除法的余數(shù)，基于所述第一域的內(nèi)容和所述歐幾里得除法的所述余數(shù)選擇所述第一物理線，以及基于所述第二域的內(nèi)容對(duì)所述第二物理線的所述部分進(jìn)行尋址。
28.根據(jù)權(quán)利要求27所述的方法，適用于串行協(xié)議類型的存儲(chǔ)器，其中所述歐幾里得 除法的余數(shù)的計(jì)算聯(lián)機(jī)執(zhí)行。
29.根據(jù)權(quán)利要求觀所述的方法，其中所述余數(shù)的計(jì)算包括在余數(shù)寄存器中順序存儲(chǔ)所述第二域的位，首先存儲(chǔ)高階位；計(jì)算并向所述余數(shù)寄存器順序傳送由所述余數(shù)寄存器中鏈接在從所述第二域接收的 當(dāng)前位右邊的當(dāng)前內(nèi)容所形成的被除數(shù)被m/2k除的歐幾里得除法的余數(shù)的二進(jìn)制值。
30.根據(jù)權(quán)利要求四所述的方法，進(jìn)一步包括順序讀取模式，包括在接收邏輯地址和計(jì)算歐幾里得除法的余數(shù)的第一值之后，從所述第一值開始并且在 零二進(jìn)制值和與m/2k-l對(duì)應(yīng)的二進(jìn)制值之間順序并循環(huán)增加所述余數(shù)寄存器的內(nèi)容的值。
31.根據(jù)權(quán)利要求27所述的方法，進(jìn)一步包括對(duì)多條第二物理線的各部分的尋址，其 中對(duì)多條第二物理線的部分的尋址使用被配置為對(duì)所有第二邏輯線進(jìn)行譯碼的多個(gè)第二 譯碼器來執(zhí)行，其中每個(gè)第二譯碼器被配置為僅對(duì)所述第二邏輯線的特定第二邏輯線進(jìn)行 譯碼，并且使用被分配給所接收的所述邏輯地址的第二域的內(nèi)容所指示的第二邏輯線的譯碼器或各個(gè)譯碼器來訪問僅第二物理線的一部分。
32.根據(jù)權(quán)利要求31所述的方法，其中使用僅兩個(gè)第二譯碼器。
33.根據(jù)權(quán)利要求32所述的方法，其中所述第二譯碼器中的一個(gè)第二譯碼器被配置為 從第一條邏輯線對(duì)所述邏輯線進(jìn)行順序譯碼，而省略對(duì)每m/2k條邏輯線中的一條邏輯線進(jìn) 行譯碼，并且另一第二譯碼器被配置為從第二條邏輯線對(duì)所述邏輯線進(jìn)行順序譯碼，而省 略對(duì)每m/2k條邏輯線中的一條邏輯線進(jìn)行譯碼。
34.根據(jù)權(quán)利要求沈所述的方法，用于對(duì)m等于2p+2k的存儲(chǔ)板進(jìn)行尋址，k是正整數(shù) 或零，并且小于或等于P-I。
35.根據(jù)權(quán)利要求34所述的方法，用于對(duì)以下這種存儲(chǔ)板進(jìn)行尋址其中所述邏輯存 儲(chǔ)板的，條第二邏輯線對(duì)應(yīng)于個(gè)邏輯頁(yè)面，每個(gè)邏輯頁(yè)面包括被配置為分別存儲(chǔ)2P個(gè)數(shù) 據(jù)的2P個(gè)邏輯存儲(chǔ)位置，并且所述物理存儲(chǔ)板包括η個(gè)物理頁(yè)面，每η個(gè)物理頁(yè)面中的η-1 個(gè)物理頁(yè)面各自包括2p+2k個(gè)物理存儲(chǔ)位置且各自對(duì)應(yīng)于邏輯頁(yè)面以及相鄰存儲(chǔ)體的邏輯 頁(yè)面的一部分，所述物理頁(yè)面中的一個(gè)物理頁(yè)面包括2P個(gè)物理存儲(chǔ)位置且對(duì)應(yīng)于邏輯頁(yè)面 的至少一部分。
36.根據(jù)權(quán)利要求35所述的方法，其中基于所述第一域的內(nèi)容和歐幾里得除法的所述 余數(shù)對(duì)所述第一物理線的選擇包括基于所述歐幾里得除法的余數(shù)和所述第一域的P_k個(gè) 高階位來選擇2k條第一物理線的塊，并且基于所述第一域的k個(gè)低階位來選擇所述第一物理線。
37.根據(jù)權(quán)利要求沈所述的方法，其中所述存儲(chǔ)板是被具體組織為存儲(chǔ)頁(yè)面的非易失 性、電可擦除且可編程類型。
全文摘要
本發(fā)明提供一種使用串行協(xié)議的存儲(chǔ)器及對(duì)應(yīng)的尋址方法。該存儲(chǔ)器包括物理存儲(chǔ)板(PMP)，包括沿第一方向延伸的m條第一物理線(RGP1i)和沿第二方向延伸的n條第二物理線(RGP2j)；接收裝置，用于接收指示矩陣邏輯存儲(chǔ)板(PML)的第一邏輯線(RG1i)和第二邏輯線(RG2j)的邏輯地址(ADR)，具有沿第一方向延伸的2p條第一邏輯線和沿第二方向延伸的2q條第二邏輯線，其中m和n均不同于2的冪，m是2k的倍數(shù)，k小于或等于p，并且m與n的乘積等于2p+q之上的最近整數(shù)，并且該存儲(chǔ)器包括用于對(duì)物理存儲(chǔ)板(PMP)尋址的裝置，被配置為基于所接收的邏輯地址的內(nèi)容和該邏輯地址的一部分內(nèi)容由m/2k除的歐幾里得除法的余數(shù)來對(duì)第一物理線和僅第二物理線的一部分尋址。
文檔編號(hào)G11C16/02GK102044296SQ20101052622
公開日2011年5月4日 申請(qǐng)日期2010年10月13日 優(yōu)先權(quán)日2009年10月13日
發(fā)明者弗朗索瓦·塔耶特 申請(qǐng)人:St微電子(魯塞)有限公司