專利名稱：具有片內(nèi)終結(jié)結(jié)構(gòu)的半導(dǎo)體設(shè)備和在其中執(zhí)行的終結(jié)方法
技術(shù)領(lǐng)域：
發(fā)明構(gòu)思涉及半導(dǎo)體設(shè)備，并且更具體地，涉及具有減小電流消耗的片內(nèi)終結(jié) (on-die termination,0DT)結(jié)構(gòu)的半導(dǎo)體設(shè)備，以及在該半導(dǎo)體設(shè)備中執(zhí)行的終結(jié)方法。
背景技術(shù)：
半導(dǎo)體設(shè)備包括用于經(jīng)由輸入墊片(pad)從外部電路接收信號的輸入電路，以及 用于向外部電路提供內(nèi)部信號的輸出電路。當(dāng)數(shù)字產(chǎn)品的操作速度增加時，在半導(dǎo)體設(shè)備 之間通過接口連接的信號的擺幅減小。擺幅減小的原因是為了使傳輸信號花費的時間最小 化。然而，當(dāng)擺幅減小時，半導(dǎo)體設(shè)備受外部噪聲影響，并且由阻抗失配生成的反射信號影 響半導(dǎo)體設(shè)備之間的接口。當(dāng)阻抗失配發(fā)生時，很難達到高速數(shù)據(jù)傳輸，并且從半導(dǎo)體設(shè)備 的輸出端輸出的數(shù)據(jù)可能失真。在該情況下，接收側(cè)的半導(dǎo)體設(shè)備可能接收到失真的輸出 信號，并導(dǎo)致諸如建立/保持失敗和誤判決之類的問題。為了解決這些問題，要求快速操作 的半導(dǎo)體設(shè)備包括安裝在集成電路芯片內(nèi)靠近墊片的阻抗匹配電路。

發(fā)明內(nèi)容
本發(fā)明構(gòu)思提供了包括用于減小電流消耗的片內(nèi)終結(jié)器的半導(dǎo)體設(shè)備。本發(fā)明構(gòu)思還提供了包括半導(dǎo)體設(shè)備的存儲器模塊。本發(fā)明構(gòu)思還提供了包括半導(dǎo)體設(shè)備的系統(tǒng)。本發(fā)明構(gòu)思還提供了在半導(dǎo)體設(shè)備中執(zhí)行的終結(jié)方法。根據(jù)本發(fā)明構(gòu)思的方面，提供了一種半導(dǎo)體設(shè)備，包括校準(zhǔn)電路，用于響應(yīng)于參 考電壓和與外部電阻器相連的校準(zhǔn)端的電壓來生成校準(zhǔn)代碼；以及片內(nèi)終結(jié)器，用于響應(yīng) 于校準(zhǔn)代碼和片內(nèi)終結(jié)控制信號來控制數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻。數(shù)據(jù)輸入/輸出 墊片的終結(jié)電阻大于校準(zhǔn)端的電阻。根據(jù)本發(fā)明構(gòu)思的示例實施例，可以根據(jù)半導(dǎo)體設(shè)備的用戶的意圖來設(shè)置片內(nèi)終 結(jié)控制信號。根據(jù)本發(fā)明構(gòu)思的示例實施例，可以通過合并從半導(dǎo)體設(shè)備的外部接收的片內(nèi)終 結(jié)信號、在模式寄存器中設(shè)置的片內(nèi)終結(jié)控制地址信號以及根據(jù)用戶意圖設(shè)置的片內(nèi)終結(jié) 電流減小信號，來生成片內(nèi)終結(jié)控制信號。根據(jù)本發(fā)明構(gòu)思的示例實施例，可以在半導(dǎo)體設(shè)備的模式寄存器中設(shè)置片內(nèi)終結(jié) 電流減小信號，或者可以使用熔絲切割(fuse cutting)方法來設(shè)置片內(nèi)終結(jié)電流減小信號。根據(jù)本發(fā)明構(gòu)思的示例實施例，可以通過減小包括在片內(nèi)終結(jié)器的晶體管中的柵極手指的數(shù)量、或者通過增大晶體管的柵極厚度，來控制數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻。 可替代地，可以通過增大片內(nèi)終結(jié)器的電阻來控制數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻。 根據(jù)本發(fā)明構(gòu)思的示例實施例，片內(nèi)終結(jié)器可以包括控制單元，用于響應(yīng)于片內(nèi) 終結(jié)控制信號來控制被接通的片內(nèi)終結(jié)單元的數(shù)量；以及多個片內(nèi)終結(jié)單元，與數(shù)據(jù)輸入 /輸出墊片相連，并具有與外部電阻器的電阻的N倍相應(yīng)的電阻。N表示等于或大于1的自 然數(shù)。根據(jù)本發(fā)明構(gòu)思的示例實施例，片內(nèi)終結(jié)單元可以包括上拉電阻單元，用于響應(yīng) 于上拉校準(zhǔn)代碼來終結(jié)具有與外部電阻器的電阻的兩倍相應(yīng)的電阻的數(shù)據(jù)輸入/輸出墊 片；以及下拉電阻單元，用于響應(yīng)于下拉校準(zhǔn)代碼來終結(jié)具有與外部電阻器的電阻的兩倍 相應(yīng)的電阻的數(shù)據(jù)輸入/輸出墊片。根據(jù)本發(fā)明構(gòu)思的示例實施例，片內(nèi)終結(jié)器可以包括控制單元，用于響應(yīng)于片內(nèi) 終結(jié)控制信號來控制被接通的第一和第二片內(nèi)終結(jié)單元的數(shù)量；至少N個第一片內(nèi)終結(jié)單 元，與數(shù)據(jù)輸入/輸出墊片相連，并具有與外部電阻器的電阻的N倍相應(yīng)的電阻，其中N表 示等于或大于1的自然數(shù)；以及多個第二片內(nèi)終結(jié)單元，與數(shù)據(jù)輸入/輸出墊片相連，并具 有與外部電阻器的電阻一半相應(yīng)的電阻。根據(jù)本發(fā)明構(gòu)思的示例實施例，第一片內(nèi)終結(jié)單元可以包括上拉電阻單元，用于 響應(yīng)于上拉校準(zhǔn)代碼來終結(jié)具有與外部電阻器的電阻的2N倍相應(yīng)的電阻的數(shù)據(jù)輸入/輸 出墊片；以及下拉電阻單元，用于響應(yīng)于下拉校準(zhǔn)代碼來終結(jié)具有與外部電阻器的電阻的 2N倍相應(yīng)的電阻的數(shù)據(jù)輸入/輸出墊片。根據(jù)本發(fā)明構(gòu)思的示例實施例，第二片內(nèi)終結(jié)單元可以包括上拉電阻單元，用于 響應(yīng)于上拉校準(zhǔn)代碼來終結(jié)具有外部電阻器的電阻的數(shù)據(jù)輸入/輸出墊片；以及下拉電阻 單元，用于響應(yīng)于下拉校準(zhǔn)代碼來終結(jié)具有外部電阻器的電阻的數(shù)據(jù)輸入/輸出墊片。根據(jù)本發(fā)明構(gòu)思的示例實施例，校準(zhǔn)電路可以包括第一比較單元，用于將校準(zhǔn)端 的電壓與參考電壓相比較以輸出上拉校準(zhǔn)代碼；第一上拉電阻單元，與校準(zhǔn)端相連，并響應(yīng) 于上拉校準(zhǔn)代碼來控制第一上拉電阻單元的電阻以等于外部電阻器的電阻；第二上拉電阻 單元，與第一節(jié)點相連，并響應(yīng)于上拉校準(zhǔn)代碼來控制第二上拉電阻單元的電阻以等于第 一上拉電阻單元的電阻；第二比較單元，用于將第一節(jié)點的電壓與參考電壓相比較以輸出 下拉校準(zhǔn)代碼；以及下拉電阻單元，與第一節(jié)點相連，并響應(yīng)于下拉校準(zhǔn)代碼來控制下拉電 阻單元的電阻以等于第二上拉電阻單元的電阻。根據(jù)本發(fā)明構(gòu)思的示例實施例，第一和第二上拉電阻單元以及下拉電阻單元中的 每一個具有如下結(jié)構(gòu)N個電阻相互并聯(lián)，N個電阻中的每一個具有外部電阻器的電阻的N 倍的電阻。根據(jù)本發(fā)明構(gòu)思的示例實施例，半導(dǎo)體設(shè)備是從包括隨機存取存儲器(RAM)、同 步動態(tài) RAM (SDRAM)、雙數(shù)據(jù)率(DDR) SDRAM、直接 RAMBUS (RD) RAM、視頻 RAM (VRAM)、靜態(tài) RAM(SRAM)、閃存存儲器、可擦除可編程只讀存儲器(EPROM)、電EPROM(EEPROM)和相位改變 RAM(PRAM)的集合中選擇的存儲器設(shè)備。根據(jù)本發(fā)明構(gòu)思的另一方面，提供了一種存儲器模塊，包括印刷電路板；安裝在 印刷電路板上的至少一個存儲器芯片；以及至少兩個堆疊的半導(dǎo)體設(shè)備。每個半導(dǎo)體設(shè)備 包括校準(zhǔn)電路，用于響應(yīng)于參考電壓和與外部電阻器相連的校準(zhǔn)端的電壓來生成上拉校準(zhǔn)代碼和下拉校準(zhǔn)代碼；以及片內(nèi)終結(jié)器，用于響應(yīng)于上拉校準(zhǔn)代碼、下拉校準(zhǔn)代碼和片內(nèi) 終結(jié)控制信號來控制數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻。數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻大 于校準(zhǔn)端的電阻。根據(jù)本發(fā)明構(gòu)思的另一方面，提供了一種系統(tǒng)，包括半導(dǎo)體設(shè)備；以及控制器， 用于經(jīng)由總線控制半導(dǎo)體設(shè)備。半導(dǎo)體設(shè)備包括校準(zhǔn)電路，用于響應(yīng)于參考電壓和與外 部 電阻器相連的校準(zhǔn)端的電壓來生成上拉校準(zhǔn)代碼和下拉校準(zhǔn)代碼；以及片內(nèi)終結(jié)器，用于 響應(yīng)于上拉校準(zhǔn)代碼、下拉校準(zhǔn)代碼和片內(nèi)終結(jié)控制信號來控制數(shù)據(jù)輸入/輸出墊片的終 結(jié)電阻。數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻大于校準(zhǔn)端的電阻。根據(jù)本發(fā)明構(gòu)思的另一方面，提供了一種在半導(dǎo)體設(shè)備中執(zhí)行的終結(jié)方法，包括 響應(yīng)于在校準(zhǔn)端上由校準(zhǔn)操作提供的上拉校準(zhǔn)代碼和下拉校準(zhǔn)代碼來終結(jié)具有第一終結(jié) 電阻的數(shù)據(jù)輸入/輸出墊片；以及響應(yīng)于上拉和下拉校準(zhǔn)代碼以及根據(jù)用戶意圖設(shè)置的片 內(nèi)終結(jié)控制信號來終結(jié)數(shù)據(jù)輸入/輸出墊片以具有第二終結(jié)電阻。第二終結(jié)電阻大于第一 終結(jié)電阻。根據(jù)本發(fā)明構(gòu)思的示例實施例，校準(zhǔn)操作可以包括比較校準(zhǔn)端的電壓和參考電 壓以輸出上拉校準(zhǔn)代碼；響應(yīng)于上拉校準(zhǔn)代碼，控制與校準(zhǔn)端相連的第一上拉電阻單元的 電阻以等于與校準(zhǔn)端相連的外部電阻器的電阻；響應(yīng)于上拉校準(zhǔn)代碼，控制與第一節(jié)點相 連的第二上拉電阻單元的電阻以等于第一上拉電阻單元的電阻；比較第一節(jié)點的電壓和參 考電壓以輸出下拉校準(zhǔn)代碼；以及響應(yīng)于下拉校準(zhǔn)代碼，控制與第一節(jié)點相連的下拉電阻 單元的電阻以等于第二上拉電阻單元的電阻。


從下面結(jié)合附圖進行的詳細描述中，將更加清楚地理解發(fā)明構(gòu)思的示例實施例， 其中圖1是根據(jù)示例實施例的半導(dǎo)體設(shè)備的框圖；圖2圖示了包括在圖1所示的半導(dǎo)體設(shè)備中的ZQ(zero-quotient，零商)校準(zhǔn)電 路；圖3是圖1所示的ZQ校準(zhǔn)電路的上拉電阻單元的電路圖；圖4是圖1所示的ZQ校準(zhǔn)電路的下拉電阻單元的電路圖；圖5圖示了根據(jù)上拉和下拉校準(zhǔn)操作的結(jié)果的ZQ引腳和第一節(jié)點的電壓變化；圖6圖示了與圖1所示的半導(dǎo)體設(shè)備的數(shù)據(jù)輸入/輸出墊片相連的輸出驅(qū)動器；圖7A圖示了根據(jù)本發(fā)明構(gòu)思的示例實施例的具有片內(nèi)終結(jié)(ODT)結(jié)構(gòu)的數(shù)據(jù)輸 入/輸出墊片；圖7B至7E圖示了改變圖3的PMOS晶體管的電阻和上拉電阻單元的電阻的示例；圖8圖示了根據(jù)發(fā)明構(gòu)思的另一示例實施例的具有ODT結(jié)構(gòu)的數(shù)據(jù)輸入/輸出墊 片；圖9A圖示了根據(jù)本發(fā)明構(gòu)思的另一示例實施例的具有ODT結(jié)構(gòu)的數(shù)據(jù)輸入/輸 出墊片；圖9B至圖9D圖示了改變圖3的PMOS晶體管的電阻和上拉電阻單元的電阻的示 例；
圖IOA圖示了根據(jù)本發(fā)明構(gòu)思的示例實施例的用于根據(jù)工藝_電壓-溫度(PVT) 變化執(zhí)行校準(zhǔn)的校準(zhǔn)電路；圖IOB至圖IOE圖示了改變PMOS晶體管的電阻和上拉電阻單元的電阻的示例；圖11圖示了根據(jù)本發(fā)明構(gòu)思的使用存儲器芯片的存儲器模塊；圖12圖示了根據(jù)本發(fā)明構(gòu)思的具有ODT結(jié)構(gòu)的半導(dǎo)體設(shè)備的雙芯片封裝(DDP) 的封裝件；圖13圖示了根據(jù)本發(fā)明構(gòu)思的具有ODT結(jié)構(gòu)的半導(dǎo)體設(shè)備的硅穿孔(TSV)封裝 件；以及

圖14是根據(jù)本發(fā)明構(gòu)思的使用作為具有ODT結(jié)構(gòu)的半導(dǎo)體設(shè)備實現(xiàn)的隨機存取 存儲器(RAM)的基于處理器的系統(tǒng)的框圖。
具體實施例方式在下文中，將參考在其中示出了 一些示例實施例的附圖來更全面地描述各種各樣 的示例實施例。然而，本發(fā)明構(gòu)思可以以許多不同形式來體現(xiàn)，并且不應(yīng)該被解釋為限制于 在此提出的示例實施例。相反，提供這些示例實施例，使得本公開將是全面和完整的，并且 將向本領(lǐng)域技術(shù)人員完全傳達本發(fā)明構(gòu)思的范圍。在圖中，為了清楚起見，元件的尺寸和相 對尺寸可能是夸張的。貫穿全文，相同的附圖標(biāo)記表示相同的元件。將理解的是，雖然可能在此使用術(shù)語第一、第二、第三等來描述各種元件，但是不 應(yīng)該由這些術(shù)語來限制這些元件。這些術(shù)語用于將一個元件與另一個元件區(qū)分開。從而， 下面討論的第一元件可以被稱為第二元件而不脫離本發(fā)明構(gòu)思的教導(dǎo)。如在此使用的，術(shù) 語“和/或”包括任何的一個或多個關(guān)聯(lián)列出的項及其所有組合。將理解的是，當(dāng)元件被稱為與另一元件“相連”或“耦連”時，它可以直接與另一元 件相連或耦連，或者可以存在居間元件。相反，當(dāng)元件被稱為與另一元件“直接相連”或“直 接耦連”時，不存在居間元件。應(yīng)該以相似的方式來解釋用于描述元件之間關(guān)系的其他詞語 (例如，“之間”相對于“直接之間”、“相鄰”相對于“直接相鄰”等)。在此使用的術(shù)語僅僅是為了描述具體示例實施例的目的，而不試圖限制本發(fā)明構(gòu) 思。如在此使用的，單一形式“一”、“一個”和“該”也試圖包括復(fù)數(shù)形式，除非上下文清楚 地表示不包括復(fù)數(shù)形式。將進一步理解的是，術(shù)語“包括”和/或“包含”當(dāng)在該說明書中 使用時，明確所陳述的特征、整數(shù)、步驟、操作、元件和/或部件的存在，但不排除一個或多 個其他特征、整數(shù)、步驟、操作、元件、部件和/或其集合的存在或添加。除非定義其他情況，在此使用的所有術(shù)語(包括技術(shù)和科技術(shù)語)具有與本發(fā)明 構(gòu)思所屬技術(shù)領(lǐng)域的普通技術(shù)人員普遍理解相同的含義。將進一步理解的是，諸如在普遍 使用的字典中定義的那些之類的術(shù)語應(yīng)該被解釋為具有與它們在相關(guān)技術(shù)領(lǐng)域的背景下 的含義相一致的含義，并且將不以理想或過度形式意義來解釋，除非在此明確地如此定義 了。在系統(tǒng)的發(fā)送側(cè)和接收側(cè)之間的阻抗匹配中，通常由輸出電路在發(fā)送側(cè)執(zhí)行源 終結(jié)，以及通常由與連接到輸入墊片的輸入電路并聯(lián)的終結(jié)電路在接收側(cè)執(zhí)行平行終結(jié) (parallel termination)?；诠に?電壓-溫度(PVT)變化提供用于終結(jié)的上拉和下拉 代碼的過程涉及ZQ校準(zhǔn)。ZQ校準(zhǔn)代表使用ZQ節(jié)點執(zhí)行的校準(zhǔn)。對于半導(dǎo)體設(shè)備，使用由ZQ校準(zhǔn)生成的代碼來控制數(shù)據(jù)輸入/輸出墊片(或DQ墊片)的終結(jié)電阻。例如，半導(dǎo)體設(shè)備包括作為ZQ校準(zhǔn)端的ZQ引腳，從而從外部源接收ZQ校準(zhǔn)命令 ZQCS和ZQCL。當(dāng)輸入外部ZQ校準(zhǔn)命令ZQCS和ZQCL時，在外部ZQ校準(zhǔn)命令ZQCS和ZQCL 中規(guī)定的持續(xù)期內(nèi)執(zhí)行ZQ校準(zhǔn)。因為在ZQ校準(zhǔn)期間不使用輸出電路，所以禁止訪問芯片， 并且不輸入下一命令。在外部ZQ校準(zhǔn)命令ZQCS和ZQCL中規(guī)定的持續(xù)期是ZQ校準(zhǔn)時段， 并且需要在ZQ校準(zhǔn)時段內(nèi)完成ZQ校準(zhǔn)。通過將ZQ校準(zhǔn)與外部安裝的終結(jié)電阻器相匹配 來執(zhí)行ZQ校準(zhǔn)。圖1是根據(jù)示例實施例的半導(dǎo)體設(shè)備100的框圖。圖2圖示了包括在圖1所示的 半導(dǎo)體設(shè)備100中的ZQ校準(zhǔn)電路110。圖3是圖1所示的ZQ校準(zhǔn)電路110的第一上拉電 阻單元116的電路圖。應(yīng)該理解的是，第二上拉電阻單元118可以具有與圖3所示的第一 上拉電阻單元116相同的結(jié)構(gòu)。參考圖1，半導(dǎo)體設(shè)備100包括包含ZQ引腳112、并與片內(nèi) 終結(jié)器130和150相連的ZQ校準(zhǔn)電路110，每個片內(nèi)終結(jié)器130和150與數(shù)據(jù)輸入/輸出 墊片DQO-QDN相連，其中η是大于或等于1的自然數(shù)。ZQ校準(zhǔn)電路110包括ZQ引腳112、第一比較單元114、第一上拉電阻單元116、第 二上拉電阻單元118、第二比較單元120和下拉電阻單元122，并且執(zhí)行上拉校準(zhǔn)和下拉校
準(zhǔn)。 第一比較單元114將ZQ引腳112的電壓與參考電壓Vref相比較，并輸出上拉校準(zhǔn) 代碼ZQbitp<m-l:0>，其中m是正整數(shù)?？梢詫⒖茧妷篤ref設(shè)置為具有與電源電壓的一 半相應(yīng)的電壓電平。例如，可以由參考電壓生成電路(未示出)生成參考電壓Vref，參考電 壓生成電路用于從在電源電壓和地電壓之間串聯(lián)的兩個電阻的連接點輸出參考電壓Vref。 如圖2所示，第一比較單元114包括用于將ZQ引腳112的電壓與參考電壓Vref相比較并 輸出上/下信號UP/DN的比較器202，以及用于根據(jù)上/下信號UP/DN計數(shù)以生成上拉校準(zhǔn) 代碼ZQbitp<m-l:0>的計數(shù)器204。在圖1中，第一上拉電阻單元116與ZQ引腳112相連。如圖3所示，第一上拉電 阻單元116包括具有分別向其輸入上拉校準(zhǔn)代碼ZQbitp<m-l:0>的柵極的PMOS晶體管 300-303，以及在電源電壓Vdd和ZQ引腳112之間分別與PMOS晶體管300-303串聯(lián)的電 阻器R0-R3。第一上拉電阻單元116響應(yīng)于上拉校準(zhǔn)代碼ZQbitp<m-l:0>來控制它自己的 阻抗。第一比較單元114和第一上拉電阻單元116將ZQ引腳112的電壓與參考電壓Vref 相比較直到它們彼此相等，并生成上拉校準(zhǔn)代碼ZQbitp<m-l:0>。用于生成上拉校準(zhǔn)代碼 ZQbitp<m-l:0>的重復(fù)操作是上拉校準(zhǔn)。例如，240 Ω的外部電阻器10可以與ZQ引腳112 相連。因為參考電壓Vref具有與電源電壓VDD的一半相應(yīng)的電壓電平，所以第一比較單元 114生成上拉校準(zhǔn)代碼ZQbitp<m-l :0>，使得第一上拉電阻單元116的電阻變?yōu)榈扔谕獠侩?阻器10的電阻240 Ω。第二上拉電阻單元118與第一節(jié)點ZQ_N相連，并響應(yīng)于上拉校準(zhǔn)代碼 ZQbitp<m-l:0>來控制它的阻抗。等效于圖2的第一上拉電阻單元116來創(chuàng)建第二上 拉電阻單元118，從而第二上拉電阻單元118包括具有分別向其輸入上拉校準(zhǔn)代碼 ZQbitp<m-l:0>的柵極的PMOS晶體管，以及在電源電壓VDD和第一節(jié)點ZQ_N之間分別與 PMOS晶體管串聯(lián)的電阻。第二上拉電阻單元118具有與第一上拉電阻單元116相同的電 阻，例如具有240 Ω的電阻。
第二比較單元120將第一節(jié)點ZQ_N的電壓與參考電壓Vref相比較，并輸出下拉 校準(zhǔn)代碼ZQbitrKm-1:0>。如圖2所示，第二比較單元120包括用于將第一節(jié)點ZQ_N的電 壓與參考電壓Vref相比較并輸出上/下信號UP/DN的比較器212、用于根據(jù)上/下信號UP/ DN計數(shù)的計數(shù)器214、以及用于接收計數(shù)器214的輸出并生成下拉校準(zhǔn)代碼ZQbitn<m-l:0> 的反相器216。下拉電阻單元122與第一節(jié)點ZQ_N相連，并響應(yīng)于下拉校準(zhǔn)代碼ZQbitrKm-I 0> 來控制第二下拉電阻單元118的阻抗。圖4是圖1所示的ZQ校準(zhǔn)電路110的下拉電阻單 元122的電路圖。如圖4所示，下拉電阻單元122包括具有分別向其輸入下拉校準(zhǔn)代碼 ZQbitrKm-1:0>的柵極的NMOS晶體管400-403，以及在第一節(jié)點ZQ_N和地電壓VSS之間分 別與NMOS晶體管400-403串聯(lián)的電阻器R0-R3。第二比較單元120和下拉電阻單元122將 第一節(jié)點ZQ_N的電壓與參考電壓Vref相比較，并生成下拉校準(zhǔn)代碼ZQbitrKm-I 0>，使得 下拉電阻單元122具有與第二上拉電阻單元118相同的電阻，例如240Ω的電阻。用于生 成下拉校準(zhǔn)代碼ZQbitrKm-1:0>的重復(fù)操作是下拉校準(zhǔn)。圖5圖示了根據(jù)上拉和下拉校準(zhǔn)操作的ZQ引腳112和第一節(jié)點ZQ_N的電壓變 化。參考圖5，隨著時間消逝，ZQ引腳112和第一節(jié)點ZQ_N的電壓分別從l/2VDD+ci和 1/2VDD+^收斂1/2VDD，其中α和β是變量。返回參考圖1，分別通過上拉和下拉校準(zhǔn)生成的上拉校準(zhǔn)代碼ZQbitp<m-l:0>和 下拉校準(zhǔn)代碼ZQbitrKm-1:0>確定數(shù)據(jù)輸入/輸出墊片DQO-DQN的片內(nèi)終結(jié)器130和150 的電阻。數(shù)據(jù)輸入/輸出墊片DQO-DQN的片內(nèi)終結(jié)器130和150分別包括多個上拉電阻單 元131-137和多個上拉電阻單元151-157，并且分別包括多個下拉電阻單元141-147和多個 下拉電阻單元161-167。應(yīng)該理解的是，數(shù)據(jù)輸入/輸出墊片DQO-DQN具有相同的結(jié)構(gòu)。為了說明的方便， 現(xiàn)在將說明數(shù)據(jù)輸入/輸出墊片DQ0。數(shù)據(jù)輸入/輸出墊片DQO的片內(nèi)終結(jié)器130內(nèi)的每 個上拉電阻單元131-137可以具有與ZQ校準(zhǔn)電路110的第一和第二上拉電阻單元116或 118相同的結(jié)構(gòu)(示意性地)，并且數(shù)據(jù)輸入/輸出墊片DQO的片內(nèi)終結(jié)器130內(nèi)的每個下 拉電阻單元141-147可以具有與ZQ校準(zhǔn)電路110的下拉電阻單元122相同的結(jié)構(gòu)(示意 性地)。因此，響應(yīng)于上拉校準(zhǔn)代碼ZQbitp<m-l:0>，上拉電阻單元131的電阻是240Ω，以 及響應(yīng)于下拉校準(zhǔn)代碼ZQbitrKm-I 0>，下拉電阻單元141的電阻是240 Ω。從而，包括上拉 電阻單元131和下拉電阻單元141對的片內(nèi)終結(jié)器130的有效電阻是120 Ω。當(dāng)片內(nèi)終結(jié) 器130的上拉電阻單元131和下拉電阻單元141對被稱為具有120 Ω有效電阻的終結(jié)單元 Μ120時，將數(shù)據(jù)輸入/輸出墊片DQO與每個具有120 Ω有效電阻的7個片內(nèi)終結(jié)單元Μ120 相連，如圖6所示。圖6圖示了與數(shù)據(jù)輸入/輸出墊片DQO相連的輸出驅(qū)動器600。參考圖6，輸出驅(qū) 動器600包括響應(yīng)于控制信號DOP、DON和0DT_CTRL來確定是否使用7個片內(nèi)終結(jié)單元 M120中的每個的控制單元610，以及與數(shù)據(jù)輸入/輸出墊片DQO相連的片內(nèi)終結(jié)器130。根據(jù)在控制單元610中使能的比特數(shù)，確定將被接通的片內(nèi)終結(jié)單元M120的數(shù) 量。如果在控制單元610中僅僅使能一個比特，則接通具有120 Ω有效電阻的一個片內(nèi)終 結(jié)單元Μ120。因此，數(shù)據(jù)輸入/輸出墊片DQO的片內(nèi)終結(jié)器130的電阻是120 Ω。如果在 控制單元610中使能兩個比特，則接通每個具有120 Ω有效電阻的兩個片內(nèi)終結(jié)單元Μ120，從而形成并聯(lián)結(jié)構(gòu)。從而，數(shù)據(jù)輸入/輸出墊片DQO的片內(nèi)終結(jié)器130的電阻是60Ω。如 果在控制單元610中使能三個比特，則數(shù)據(jù)輸入/輸出墊片DQO的片內(nèi)終結(jié)器130的電阻 是30 Ω。如果在控制單元610中使能六個比特，則數(shù)據(jù)輸入/輸出墊片DQO的片內(nèi)終結(jié)器 130的電阻是20 Ω。換言之，輸出驅(qū)動器600可以選擇性地接通由ZQ校準(zhǔn)電路110生成的上拉校準(zhǔn) 代碼ZQbitp<m-l:0>和下拉校準(zhǔn)代碼ZQbitn<m-l:0>操作的片內(nèi)終結(jié)單元M120，從而可以 取決于半導(dǎo)體設(shè)備所應(yīng)用的系統(tǒng)的類型，來有差別地設(shè)置終結(jié)電阻。數(shù)據(jù)輸入/輸出墊片 DQO的終結(jié)電阻可以是120 Ω、60 Ω、400、300或200。還可以將設(shè)置數(shù)據(jù)輸入/輸出墊 片DQO的終結(jié)電阻的上述方法應(yīng)用到其他數(shù)據(jù)輸入/輸出墊片，從而數(shù)據(jù)輸入/輸出墊片 DQO-DQN的終結(jié)電阻可以是120Ω、60Ω、40Ω、30Ω或20 Ω。這可以是DDR3 SDRAM的片內(nèi) 終結(jié)(ODT)。為了在圖1的半導(dǎo)體設(shè)備100的操作中減小電流消耗，將ODT設(shè)置為具有比數(shù) 據(jù)輸入/輸出墊片DQO-DQN的120 Ω最大終結(jié)電阻高的電阻。將輸入緩存器(未示出)與輸出驅(qū)動器600 —起連接到數(shù)據(jù)輸入/輸出墊片 DQ0-DQN。當(dāng)向數(shù)據(jù)輸入/輸出墊片DQO-DQN輸入數(shù)據(jù)時，輸出驅(qū)動器600的大小充當(dāng)數(shù)據(jù) 輸入/輸出墊片DQO-DQN的輸入電容。輸入電容對于輸入到數(shù)據(jù)輸入/輸出墊片DQO-DQN 的數(shù)據(jù)的信號特性具有負面影響。當(dāng)由于半導(dǎo)體制造工藝的發(fā)展、輸出驅(qū)動器600的大小 減小時，數(shù)據(jù)輸入/輸出墊片DQO-DQN的輸入電容也減小。因此，信號特性改善，從而可以 增大數(shù)據(jù)輸入/輸出墊片DQO-DQN的終結(jié)電阻。圖7Α圖示了根據(jù)發(fā)明構(gòu)思的示例實施例的具有ODT結(jié)構(gòu)的輸出驅(qū)動器。參考圖 7Α,每個具有240 Ω有效電阻的多個片內(nèi)終結(jié)單元Μ240與數(shù)據(jù)輸入/輸出墊片DQO相連， 并且響應(yīng)于控制信號DOP和D0N(在下文中，被稱為讀出控制信號DOP和DON)以及控制信 號0DT_CTRL(在下文中，被稱為ODT控制信號0DT_CTRL)來確定是否使用每個片內(nèi)終結(jié)單 元M240的控制單元710與片內(nèi)終結(jié)單元M240相連?？梢酝ㄟ^加倍圖3的第一上拉電阻單 元116的電阻和圖4的下拉電阻單元122的電阻來實現(xiàn)具有240 Ω有效電阻的每個片內(nèi)終 結(jié)單元Μ240。圖7Β至圖7Ε圖示了改變來自圖3的第一上拉電阻單元116或第二上拉電阻 單元118的PMOS晶體管300-303和電阻器R0-R3中的PMOS晶體管300 (在下文中，被稱為 第一 PMOS晶體管300)和電阻器RO(在下文中，被稱為第一電阻器R0)的電阻的示例。圖7Β圖示了如下布局與第一上拉校準(zhǔn)代碼ZQbitp<0>相連的第一 PMOS晶體管 300包括每個具有寬度W的四個柵極手指(gate fingers)，并具有導(dǎo)通電阻Ron即1 X Ron， 以及第一電阻器RO具有長度Ll和寬度L2以及電阻RES即IX RES。 圖7C-7E和圖9B-9D圖示了 PMOS晶體管的其他示例實施例。相比于圖7B，圖7C 圖示了如下布局與第一上拉校準(zhǔn)代碼ZQbitp<0>相連的第一 PMOS晶體管300’包括減小 數(shù)量的柵極手指即每個具有寬度W的2個柵極手指，并具有導(dǎo)通電阻即2XRon，以及第一 電阻器R0，具有增大的長度2XL1和寬度L2以具有電阻即2XRES。相比于圖7B，圖7D圖 示了如下布局與第一上拉校準(zhǔn)代碼ZQbitp<0>相連的第一 PMOS晶體管300”包括每個具 有一半寬度W/2的四個柵極手指，并具有導(dǎo)通電阻2XRon，以及第一電阻器RO具有增大的 長度2XL1和寬度L2以具有電阻2XRES。相比于圖7B，圖7E圖示了如下布局與第一上 拉校準(zhǔn)代碼ZQbitp<0>相連的第一 PMOS晶體管300”’包括每個具有一半寬度W/2的四個 柵極手指，并具有導(dǎo)通電阻2XRon，以及第一電阻器R0”’具有減小的寬度L2/2以具有電阻2XRES0如圖7C至7E所示，允許第一 PMOS晶體管和第一電阻具有高電阻的布局占據(jù)比圖 7的布局小的面積?；谶@些布局，雖然將圖3的第一上拉電阻單元116和圖4的下拉電阻 單元122的電阻 加倍來得到240Ω有效電阻的片內(nèi)終結(jié)單元M240，但是240 Ω有效電阻的 片內(nèi)終結(jié)單元Μ240的布局面積小于120 Ω有效電阻的片內(nèi)終結(jié)單元Μ120的布局面積。返回參考圖7Α，每個具有240 Ω有效電阻的片內(nèi)終結(jié)單元Μ240的數(shù)量是每個具有 120 Ω有效電阻的片內(nèi)終結(jié)單元Μ120的數(shù)量的兩倍。換言之，每個具有240 Ω有效電阻的 14個片內(nèi)終結(jié)單元Μ240與數(shù)據(jù)輸入/輸出墊片DQO相連。從半導(dǎo)體設(shè)備100的內(nèi)部電路 (未示出)生成讀出控制信號DOP和DON，以及通過合并從半導(dǎo)體設(shè)備100的外部接收的片 內(nèi)終結(jié)信號0DT、在模式寄存器(MRS)中設(shè)置的例如信號A9、A6和A2之類的ODT控制地址 信號以及根據(jù)用戶意圖設(shè)置的ODT電流減小信號，來得到ODT控制信號0DT_CTRL?？梢栽?模式寄存器MRS中設(shè)置ODT電流減小信號，類似于ODT控制地址信號，或者根據(jù)熔絲切割方 法設(shè)置ODT電流減小信號。響應(yīng)于讀出控制信號DOP和DON以及ODT控制信號0DT_CTRL，在控制單元710中 使能比特，并根據(jù)所使能的比特數(shù)量來確定接通片內(nèi)終結(jié)單元M240的數(shù)量。如果在控制單 元710中僅僅使能一個比特，則接通240 Ω有效電阻的一個片內(nèi)終結(jié)單元Μ240。因此，數(shù)據(jù) 輸入/輸出墊片DQO的終結(jié)電阻是240 Ω。這表明雖然通過ZQ校準(zhǔn)將終結(jié)電阻校準(zhǔn)到了 120 Ω的有效電阻，但是根據(jù)用戶意圖將終結(jié)電阻增大到240Ω，以減小在半導(dǎo)體設(shè)備100 的操作期間所消耗的電流量。如果在控制單元710中使能兩個比特，則接通每個具有240 Ω有效電阻的兩個片 內(nèi)終結(jié)單元Μ240。因此，數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是120Ω。這表明根據(jù)到與 ZQ校準(zhǔn)目標(biāo)相一致的120Ω有效電阻的終結(jié)電阻的ZQ校準(zhǔn)結(jié)果，將終結(jié)電阻維持到120Ω 而不考慮PVT變化。當(dāng)取決于半導(dǎo)體設(shè)備100所應(yīng)用的系統(tǒng)的類型來有差別地設(shè)置終結(jié)電阻時，如果 在控制單元710中使能4個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是60 Ω。如果在 控制單元710中使能6個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是40 Ω。如果在控 制單元710中使能8個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是30 Ω。如果在控制 單元710中使能12個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是20 Ω。雖然在本實施 例中描述了數(shù)據(jù)輸入/輸出墊片DQ0，但是關(guān)于數(shù)據(jù)輸入/輸出墊片DQO的描述同樣可以 應(yīng)用到其他數(shù)據(jù)輸入/輸出墊片。從而，數(shù)據(jù)輸入/輸出墊片DQO-DQN的終結(jié)電阻可以是 240 Ω ,120 Ω ,60 Ω ,40 Ω ,30 Ω 或 20 Ω。圖8圖示了根據(jù)發(fā)明構(gòu)思的另一示例實施例的具有ODT結(jié)構(gòu)的輸出驅(qū)動器。參考圖8，每個具有360 Ω有效電阻的多個片內(nèi)終結(jié)單元Μ360與數(shù)據(jù)輸入/輸出 墊片DQO相連，以及響應(yīng)于讀出控制信號DOP和DON以及ODT控制信號0DT_CTRL來確定是 否使用每個片內(nèi)終結(jié)單元M360的控制單元810與片內(nèi)終結(jié)單元M360相連。如圖8所示， 每個片內(nèi)終結(jié)單元M360可以具有360 Ω的有效電阻。可以通過將圖3的第一上拉電阻單 元116的晶體管300-303的寬度和圖4的下拉電阻單元122的晶體管400-403的寬度減小 到三分之一、并將圖3的第一上拉電阻單元116和圖4的下拉電阻單元122的電阻器R0-R3 的電阻增大到三倍，來實現(xiàn)具有360 Ω有效電阻的每個片內(nèi)終結(jié)單元Μ360。每個具有360 Ω 有效電阻的片內(nèi)終結(jié)單元Μ360的數(shù)量是圖6的每個具有120 Ω有效電阻的片內(nèi)終結(jié)單元M120的數(shù)量的三倍。換言之，每個具有360 Ω有效電阻的21個片內(nèi)終結(jié)單元Μ360與數(shù)據(jù) 輸入/輸出墊片DQO相連。響應(yīng)于讀出 制信號DOP和DON以及ODT控制信號0DT_CTRL，在控制單元810中 使能比特，并根據(jù)被使能的比特數(shù)來確定接通片內(nèi)終結(jié)單元M360的數(shù)量。如果在控制單元 810中僅僅使能一個比特，則接通360 Ω有效電阻的一個片內(nèi)終結(jié)單元Μ360。因此，數(shù)據(jù)輸 入/輸出墊片DQO的終結(jié)電阻是360 Ω。如果在控制單元810中使能兩個比特，則接通每個 具有360Ω有效電阻的兩個片內(nèi)終結(jié)單元Μ360。因此，數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電 阻是180Ω。這些情況表明雖然通過ZQ校準(zhǔn)將終結(jié)電阻校準(zhǔn)到了 120 Ω的有效電阻，但是 根據(jù)用戶意圖將終結(jié)電阻增加到360 Ω或180 Ω，以減小在半導(dǎo)體設(shè)備100的操作期間所消 耗的電流量。如果在控制單元810中使能三個比特，則接通每個具有360 Ω有效電阻的三個片 內(nèi)終結(jié)單元Μ360。因此，數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是120Ω。這表明根據(jù)到與ZQ 校準(zhǔn)目標(biāo)相一致的120Ω有效電阻的終結(jié)電阻的ZQ校準(zhǔn)結(jié)果，將終結(jié)電阻維持到120Ω而 不考慮PVT變化。當(dāng)取決于半導(dǎo)體設(shè)備100所應(yīng)用的系統(tǒng)的類型來有差別地設(shè)置終結(jié)電阻 時，如果在控制單元810中使能6個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是60 Ω。 如果在控制單元810中使能9個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是40 Ω。如 果在控制單元810中使能12個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是30 Ω。如果 在控制單元810中使能18個比特，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是20 Ω。雖然在本實施例中描述了數(shù)據(jù)輸入/輸出墊片DQ0，但是可以將關(guān)于數(shù)據(jù)輸入/ 輸出墊片DQO的描述同樣應(yīng)用到其他數(shù)據(jù)輸入/輸出墊片。從而，數(shù)據(jù)輸入/輸出墊片 DQO-DQN 的終結(jié)電阻可以是 360Ω、180Ω、120Ω、60Ω、40Ω、30Ω 或 20 Ω。圖9Α圖示了根據(jù)發(fā)明構(gòu)思的另一示例實施例的具有ODT結(jié)構(gòu)的輸出驅(qū)動器。參 考圖9Α，將每個具有120 Ω有效電阻的多個片內(nèi)終結(jié)單元Μ120和每個具有240 Ω有效電阻 的至少兩個片內(nèi)終結(jié)單元Μ240與數(shù)據(jù)輸入/輸出墊片DQO相連，以及響應(yīng)于讀出控制信號 DOP和DON以及ODT控制信號0DT_CTRL來確定是否使用每個片內(nèi)終結(jié)單元M120和M240的 控制單元910與片內(nèi)終結(jié)單元M120和M240相連。響應(yīng)于讀出控制信號DOP和DON以及ODT控制信號0DT_CTRL，如果在控制單元910 中接通240 Ω有效電阻的一個片內(nèi)終結(jié)單元Μ240，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻 是240 Ω。如果在控制單元910中接通每個具有240 Ω有效電阻的兩個片內(nèi)終結(jié)單元Μ240 或者具有120 Ω有效電阻的一個片內(nèi)終結(jié)單元Μ120，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電 阻是120 Ω。如果接通每個具有120 Ω有效電阻的兩個片內(nèi)終結(jié)單元Μ120，則數(shù)據(jù)輸入/ 輸出墊片DQO的終結(jié)電阻是60 Ω。如果接通每個具有120 Ω有效電阻的三個片內(nèi)終結(jié)單 元Μ120，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是40 Ω。如果接通每個具有120 Ω有效 電阻的四個片內(nèi)終結(jié)單元Μ120，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電阻是30 Ω。如果接通 每個具有120Ω有效電阻的六個片內(nèi)終結(jié)單元Μ120，則數(shù)據(jù)輸入/輸出墊片DQO的終結(jié)電 阻是20 Ω。雖然在本示例實施例中描述了數(shù)據(jù)輸入/輸出墊片DQ0，但是關(guān)于數(shù)據(jù)輸入/輸 出墊片DQO的描述同樣可以應(yīng)用到其他數(shù)據(jù)輸入/輸出墊片。從而，數(shù)據(jù)輸入/輸出墊片 DQO-DQN的終結(jié)電阻可以是240 Ω、120 Ω、60 Ω、40 Ω、30 Ω或20 Ω。相比于圖7Α的實施例，在本實施例中，通過減小每個具有240 Ω有效電阻、并占據(jù)比具有120Ω有效電阻的每個片 內(nèi)終結(jié)單元Μ120大的面積的片內(nèi)終結(jié)單元Μ240的數(shù)量，可以減小半導(dǎo)體設(shè)備100的布局 面積。圖9Α圖示了每個具有120Ω有效電阻的多個片內(nèi)終結(jié)單元Μ120和每個具有 240 Ω有效電阻的至少兩個片內(nèi)終結(jié)單元Μ240與數(shù)據(jù)輸入/輸出墊片DQO相連的示例?？?以通過加倍如圖7C至圖7Ε所示的圖3的第一上拉電阻單元116和圖4的下拉電阻單元122 的電阻，來實現(xiàn)具有240Ω有效電阻的兩個片內(nèi)終結(jié)單元Μ240中的每一個。在圖9Α中，可 以使用每個具有比每個片內(nèi)終結(jié)單元Μ120的120Ω有效電阻大的有效電阻的片內(nèi)終結(jié)單 元，而不是每個具有240 Ω有效電阻的至少兩個片內(nèi)終結(jié)單元Μ240。具有比每個片內(nèi)終結(jié)單元Μ120的120Ω有效電阻大的有效電阻的每個片內(nèi)終結(jié) 單元可以被實現(xiàn)為具有比圖3的第一上拉電阻單元116和圖4的下拉電阻單元122的電阻 大的電阻。圖9Β至圖9D圖示了改變來自圖3的PMOS晶體管300-303和電阻器R0-R3中 的第一 PMOS晶體管300IV和第一電阻器ROiv的電阻的示例?，F(xiàn)在將相對于圖7Β的布局來 描述圖9Β至圖9D的布局。與圖7Β相比，圖9Β圖示了如下布局與第一上拉校準(zhǔn)代碼ZQbitp<0>相連的第一 PMOS晶體管300IV包括相同數(shù)量的柵極手指即4個柵極手指，每個具有相同寬度W以具有 相同的導(dǎo)通電阻即lXRon，以及第一電阻器ROiv具有比長度Ll長的增大長度L以具有增 大的電阻。相比于圖7B，圖9C圖示了如下布局與第一上拉校準(zhǔn)代碼ZQbitp<0>相連的第 一 PMOS晶體管300v包括其數(shù)量減小一的柵極手指，每個具有相同寬度W以具有增大的導(dǎo) 通電阻，以及第一電阻器ROv具有相同長度Ll和相同寬度L2。與圖7B相比，圖9D圖示了 如下布局與第一上拉校準(zhǔn)代碼ZQbitp<0>相連的第一 PMOS晶體管300 VI包括其數(shù)量減小 一的柵極手指，每個具有相同寬度W以具有增大的導(dǎo)通電阻，以及第一電阻器ROvi具有比 長度Ll長的增大長度L以具有增大的電阻?？商娲兀趫D9B至圖9D中，可以通過增加 柵極的厚度來增大導(dǎo)通電阻Ron。如圖9B至圖9D所示，允許第一 PMOS晶體管300IV_300VI 和第一電阻器ROiv-Rvi具有高電阻的布局占據(jù)比圖7B的布局小的面積?；谶@些布局，雖 然每個具有比120 Ω大的有效電阻的片內(nèi)終結(jié)單元中的每一個可以被實現(xiàn)為具有比圖3的 第一上拉電阻單元116大的電阻和比圖4的下拉電阻單元122大的電阻，但是每個具有比 120 Ω大的有效電阻的片內(nèi)終結(jié)單元的布局面積小于每個具有120 Ω有效電阻的片內(nèi)終結(jié) 單元Μ120的布局面積。因為校準(zhǔn)了圖7Α、圖8和圖9Α的ODT結(jié)構(gòu)，使得圖1的ZQ校準(zhǔn)電路110的第一上 拉電阻單元116的電阻等于圖1的外部電阻器10的240 Ω電阻，所以ZQ引腳112的電阻是 120Ω，其是外部電阻器10的電阻的一半。ZQ校準(zhǔn)電路110提供根據(jù)PVT變化改變的上拉 和下拉校準(zhǔn)代碼ZQbitp<m-l 0>和ZQbitn<m-l 0>。為了對于PVT變化靈敏地執(zhí)行校準(zhǔn)，可 以用如下結(jié)構(gòu)實現(xiàn)ZQ校準(zhǔn)電路110 每個具有外部電阻器10的240 Ω電阻的兩倍的480 Ω 電阻的兩個第一上拉電阻單元116相互并聯(lián)。可以通過將圖3的第一上拉電阻單元116的 每個晶體管300-303的寬度減半、并將其電阻器R0-R3的電阻加倍，來實現(xiàn)具有480 Ω電阻 的每個第一上拉電阻單元116?？商娲兀梢杂萌缦陆Y(jié)構(gòu)來實現(xiàn)ZQ校準(zhǔn)電路110 每個具 有480 Ω電阻的兩個第二上拉電阻單元118相互并聯(lián)，以及每個具有480 Ω電阻的兩個下 拉電阻單元122相互并聯(lián)。因此，ZQ校準(zhǔn)電路110通過根據(jù)PVT變化控制在第一上拉電阻單元116、第二上拉電阻單元118和下拉電阻單元122中流過的電流，可以提供上拉和下拉 校準(zhǔn)代碼 ZQbitp<m_l:0> 和 ZQbitn<m_l 0>。圖IOA圖示了根據(jù)發(fā)明構(gòu)思的示例實施例的用于根據(jù)PVT變化來更靈敏地執(zhí)行校 準(zhǔn)的ZQ校準(zhǔn)電路110a。參考圖10A，與圖1的ZQ校準(zhǔn)電路110相比較，ZQ校準(zhǔn)電路IOa 包括 第一上拉電阻單元116a和第二上拉電阻單元118a，其中每個具有外部電阻器10的 240 Ω電阻的N倍(其中N表示等于或大于2的自然數(shù))的電阻的N個電阻單元PU_R1和 PU_RN相互并聯(lián)；以及下拉電阻單元122a，其中每個具有外部電阻器10的240Ω電阻的N倍 的電阻的N個電阻單元PD_R1至PD_RN相互并聯(lián)(其中N表示等于或大于2的自然數(shù))?？梢愿魇礁鳂拥貙崿F(xiàn)ZQ校準(zhǔn)電路110a，使得第一上拉電阻單元116a、第二上拉電 阻單元118a和下拉電阻單元122a的電阻大于外部電阻器10的電阻。圖IOB至圖IOE圖 示了晶體管300Χ-300ΧΠΙ，其是改變圖3的第一上拉電阻單元116或第二上拉電阻單元118 的PMOS晶體管300-303和電阻器R0-R3的電阻的示例。在圖IOB的示例中，與第一上拉校準(zhǔn)代碼ZQbitp<0>相連的第一 PMOS晶體管300x 包括每個具有寬度W的四個柵極手指以具有導(dǎo)通電阻Ron即1 XRon，第一電阻器ROx具有 長度Ll和寬度L2以具有電阻RES即1乂1 5，與第二上拉校準(zhǔn)代碼2013^ <1>相連的第二 PMOS晶體管301x包括每個具有寬度W以具有導(dǎo)通電阻即2XRon的兩個柵極手指，第二電 阻器Rl具有長度Ll和寬度L2以具有電阻RES即1父1 5，與第三上拉校準(zhǔn)代碼2013^ <2> 相連的第三PMOS晶體管302x包括具有寬度W以具有導(dǎo)通電阻即4XRon的一個柵極手指， 以及第三電阻R2具有第一電阻器ROx的寬度L2—半的寬度L2/2以具有電阻即2XRES。除 了如下之外，圖IOC的示例與圖IOB相同，其例外在于第二電阻器Rlxi具有減半的長度L2/2 以具有電阻即2XRES，以及第三電阻R2XI具有四分之一的長度L2/4以具有電阻即4XRes。 圖IOD的示例與圖IOB相同，其例外在于第一電阻器ROxn具有減半的長度L2/2以具有電 阻即2XRES。圖IOE的示例與圖IOB相同，其例外在于通過將第一 PMOS晶體管300的柵 極手指數(shù)量減小一，第一 PMOS晶體管300ΧΠΙ包括每個具有寬度W的4個柵極手指，從而具 有增大的導(dǎo)通電阻。ZQ校準(zhǔn)電路IlOa中的第一比較單元114和第二比較單元120與圖2所示的那些 相同，從而將省略其詳細描述。ZQ校準(zhǔn)電路IlOa根據(jù)PVT變化，通過控制在第一上拉電阻 單元116a、第二上拉電阻單元118a和下拉電阻單元122a中流動的電流，可以提供上拉和下 拉校準(zhǔn)代碼 ZQbitp<m_l:0> 和 ZQbitn<m_l :0>。圖11圖示了使用存儲器芯片1101至1104的存儲器模塊1100，每個存儲器芯片 包括根據(jù)本發(fā)明構(gòu)思的具有ODT結(jié)構(gòu)的半導(dǎo)體設(shè)備。每個存儲器芯片1101至1104包括圖 7A至圖9D中至少一個所示的具有ODT結(jié)構(gòu)的半導(dǎo)體設(shè)備以及圖1和圖IOA至圖IOE所示 的ZQ校準(zhǔn)電路110或110a。存儲器模塊1100是具有在印刷電路板(PCB) 1110的一個表面 上布置的四個存儲器芯片1101-1104的單列直插式存儲器模塊(SIMM)。在SIMM中布置的 存儲器芯片的數(shù)量可以至少是一個，意味著一個或更多。PCB 1110具有靠近于縱向邊緣形 成的、并允許PCB 1110被插入到計算機主板上的存儲器槽中的邊緣連接器1120。雖然未在 圖11中示出，但是在PCB 1110上形成布線圖案，并將組成邊緣連接器1120的端或?qū)Ь€經(jīng) 由布線圖案(未示出)連接到存儲器芯片1101-1104。為了使存儲器密度加倍，每個存儲 器芯片1101-1104可以具有如下結(jié)構(gòu)使用如圖12所示的雙芯片封裝(DDP)技術(shù)或者如圖13所示的硅穿孔(TSV)封裝技術(shù)來堆疊兩個半導(dǎo)體設(shè)備IOOa和100b。雖然堆疊了兩個半 導(dǎo)體設(shè)備IOOa和100b，但是本發(fā)明構(gòu)思不限于此，并且可以堆疊多個半導(dǎo)體設(shè)備。圖14是根據(jù)本發(fā)明構(gòu)思的基于處理器并使用被實現(xiàn)為具有ODT結(jié)構(gòu)的半導(dǎo)體設(shè) 備的隨機存取存儲器(RAM) 1412的系統(tǒng)1404的框圖。換言之，RAM 1412使用圖7A至圖9D 至少之一所示的ODT結(jié)構(gòu)以及圖IOA至圖IOE所示的ZQ校準(zhǔn)電路100或110a。系統(tǒng)1404 可以是計算機系統(tǒng)、處理器控制系統(tǒng)或者使用與處理器相關(guān)聯(lián)的存儲器的任何其他系統(tǒng)。 系統(tǒng)1404包括經(jīng)由總線1411與RAM 1412以及輸入/輸出(I/O)設(shè)備1408和1410通信 的諸如微處理器之類的CPU 1405。系統(tǒng)1404包括只讀存儲器(ROM) 1414和經(jīng)由總線1411 與CPU 1405通信的諸如⑶ROM驅(qū)動器1409之類的外圍設(shè)備。
雖然在RAM 1412中實現(xiàn)根據(jù)本發(fā)明構(gòu)思的具有ODT結(jié)構(gòu)的半導(dǎo)體設(shè)備，但是可以 在任何各種存儲器設(shè)備中實現(xiàn)所述半導(dǎo)體設(shè)備，例如SDRAM、DDR SDRAM、RDRAM、VRAM、SRAM、 閃存存儲器、DPROM、EEPROM或PRAM。雖然具體示出了本發(fā)明構(gòu)思并參考其示例實施例描述 了發(fā)明構(gòu)思，但是將理解的是，可以在此進行形式和細節(jié)上的各種改變而不脫離如下權(quán)利 要求的精神和范圍。
權(quán)利要求
1.一種半導(dǎo)體設(shè)備，包括校準(zhǔn)電路，被配置為響應(yīng)于參考電壓和與外部電阻器相連的校準(zhǔn)端的電壓來生成校準(zhǔn) 代碼；以及片內(nèi)終結(jié)器，被配置為響應(yīng)于所述校準(zhǔn)代碼和片內(nèi)終結(jié)控制信號來控制數(shù)據(jù)輸入/輸 出墊片的終結(jié)電阻，其中所述數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻大于所述校準(zhǔn)端的電阻。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述片內(nèi)終結(jié)器被配置為基于包括在所述 片內(nèi)終結(jié)器的晶體管中的柵極手指的數(shù)量來控制所述數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述片內(nèi)終結(jié)器被配置為基于所述片內(nèi)終 結(jié)器的電阻來控制所述數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述片內(nèi)終結(jié)器包括多個片內(nèi)終結(jié)單元，與所述數(shù)據(jù)輸入/輸出墊片相連，并具有與所述外部電阻器的電 阻的N倍相應(yīng)的電阻，其中N表示等于或大于1的自然數(shù)；以及控制單元，被配置為響應(yīng)于所述片內(nèi)終結(jié)控制信號來激活多個片內(nèi)終結(jié)單元。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體設(shè)備，其中所述多個片內(nèi)終結(jié)單元中的至少一個包括上拉電阻單元，被配置為響應(yīng)于上拉校準(zhǔn)代碼而具有與所述外部電阻器的電阻的兩倍 相應(yīng)的電阻；以及下拉電阻單元，被配置為響應(yīng)于下拉校準(zhǔn)代碼而具有與所述外部電阻器的電阻的兩倍 相應(yīng)的電阻。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述片內(nèi)終結(jié)器包括至少N個第一片內(nèi)終結(jié)單元，與所述數(shù)據(jù)輸入/輸出墊片相連，并具有與所述外部電阻 器的電阻的N倍相應(yīng)的電阻，其中N表示等于或大于1的自然數(shù)；多個第二片內(nèi)終結(jié)單元，與所述數(shù)據(jù)輸入/輸出墊片相連，并具有與所述外部電阻器 的電阻的一半相應(yīng)的電阻；以及控制單元，被配置為響應(yīng)于所述片內(nèi)終結(jié)控制信號來激活多個第一和第二片內(nèi)終結(jié)單元。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體設(shè)備，其中所述第一片內(nèi)終結(jié)單元中的至少一個包括上拉電阻單元，被配置為響應(yīng)于上拉校準(zhǔn)代碼而具有與所述外部電阻器的電阻的2N 倍相應(yīng)的電阻；以及下拉電阻單元，被配置為響應(yīng)于下拉校準(zhǔn)代碼而具有與所述外部電阻器的電阻的2N 倍相應(yīng)的電阻。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體設(shè)備，其中所述第二片內(nèi)終結(jié)單元中的至少一個包括上拉電阻單元，被配置為響應(yīng)于上拉校準(zhǔn)代碼而具有所述外部電阻器的電阻；以及 下拉電阻單元，被配置為響應(yīng)于下拉校準(zhǔn)代碼而具有所述外部電阻器的電阻。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述校準(zhǔn)電路包括第一比較單元，被配置為將所述校準(zhǔn)端的電壓與所述參考電壓相比較，并基于所述校 準(zhǔn)端的電壓與所述參考電壓的比較來輸出所述校準(zhǔn)代碼的上拉校準(zhǔn)代碼；第一上拉電阻單元，與所述校準(zhǔn)端相連，并被配置為響應(yīng)于所述上拉校準(zhǔn)代碼來控制 所述第一上拉電阻單元的電阻以等于所述外部電阻器的電阻；第二上拉電阻單元，與第一節(jié)點相連，并被配置為響應(yīng)于所述上拉校準(zhǔn)代碼來控制所 述第二上拉電阻單元的電阻以等于所述第一上拉電阻單元的電阻；第二比較單元，被配置為將第一節(jié)點的電壓與所述參考電壓相比較，并基于所述第一 節(jié)點的電壓與所述參考電壓的比較來輸出所述校準(zhǔn)代碼的下拉校準(zhǔn)代碼；以及下拉電阻單元，與所述第一節(jié)點相連，并被配置為響應(yīng)于所述下拉校準(zhǔn)代碼來控制所 述下拉電阻單元的電阻以等于所述第二上拉電阻單元的電阻。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體設(shè)備，其中第一和第二上拉電阻單元以及所述下拉 電阻單元中的每一個具有N個電阻器，N個電阻器中的每一個具有所述外部電阻器的電阻 的N倍的電阻并且相互并聯(lián)。
11.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)備，其中所述半導(dǎo)體設(shè)備是存儲器設(shè)備。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體設(shè)備，其中所述存儲器設(shè)備是從包括RAM、SDRAM、 DDR SDRAM、RDRAM、VRAM、SRAM、閃存存儲器、EPROM, EEPROM 和 PRAM 的集合中選擇的一個。
13.一種存儲器模塊，包括 印刷電路板；以及至少一個存儲器芯片，安裝在所述印刷電路板上，并包括至少兩個堆疊的半導(dǎo)體設(shè)備， 其中所述至少兩個堆疊的半導(dǎo)體設(shè)備中的每一個包括校準(zhǔn)電路，被配置為響應(yīng)于參考電壓和校準(zhǔn)端的電壓來生成上拉校準(zhǔn)代碼和下拉校準(zhǔn) 代碼；以及片內(nèi)終結(jié)器，用于響應(yīng)于所述上拉校準(zhǔn)代碼、所述下拉校準(zhǔn)代碼和片內(nèi)終結(jié)控制信號 來控制數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻，所述數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻大于所述校 準(zhǔn)端的電阻。
14.一種系統(tǒng)，包括 半導(dǎo)體設(shè)備；以及控制器，被配置為經(jīng)由總線控制所述半導(dǎo)體設(shè)備， 其中所述半導(dǎo)體設(shè)備包括校準(zhǔn)電路，被配置為響應(yīng)于參考電壓和校準(zhǔn)端的電壓來生成上拉校準(zhǔn)代碼和下拉校準(zhǔn) 代碼；以及片內(nèi)終結(jié)器，被配置為響應(yīng)于所述上拉校準(zhǔn)代碼、所述下拉校準(zhǔn)代碼和片內(nèi)終結(jié)控制 信號來控制數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻，所述數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻大于所 述校準(zhǔn)端的電阻。
15.一種在半導(dǎo)體設(shè)備中執(zhí)行的終結(jié)方法，包括響應(yīng)于上拉校準(zhǔn)代碼和下拉校準(zhǔn)代碼來第一調(diào)節(jié)第一終結(jié)電阻；以及 響應(yīng)于上拉和下拉校準(zhǔn)代碼以及片內(nèi)終結(jié)控制信號來第二調(diào)節(jié)第二終結(jié)電阻， 其中所述第二終結(jié)電阻大于所述第一終結(jié)電阻。
16.根據(jù)權(quán)利要求15所述的終結(jié)方法，其中所述第二調(diào)節(jié)將所述第二終結(jié)電阻調(diào)節(jié)到 與校準(zhǔn)端相連的外部電阻器的電阻的N倍，其中N表示等于或大于2的自然數(shù)。
17.根據(jù)權(quán)利要求15所述的終結(jié)方法，其中所述終結(jié)方法還包括第一比較校準(zhǔn)端的電壓和參考電壓，以輸出所述上拉校準(zhǔn)代碼； 響應(yīng)于所述上拉校準(zhǔn)代碼，第一控制與所述校準(zhǔn)端相連的第一上拉電阻單元的電阻以 等于與所述校準(zhǔn)端相連的外部電阻器的電阻；響應(yīng)于所述上拉校準(zhǔn)代碼，第二控制與第一節(jié)點相連的第二上拉電阻單元的電阻以等 于所述第一上拉電阻單元的電阻；第二比較所述第一節(jié)點的電壓和所述參考電壓，以輸出所述下拉校準(zhǔn)代碼；以及 響應(yīng)于所述下拉校準(zhǔn)代碼，第三控制與所述第一節(jié)點相連的下拉電阻單元的電阻以等 于所述第二上拉電阻單元的電阻。
18.根據(jù)權(quán)利要求17所述的終結(jié)方法，其中第一和第二上拉電阻單元以及所述下拉電 阻單元中的每一個包括N個電阻，該N個電阻中的每個電阻具有所述外部電阻器的電阻的 N倍的電阻并且相互并聯(lián)。
全文摘要
示例實施例公開了減小電流消耗的具有片內(nèi)終結(jié)(ODT)結(jié)構(gòu)的半導(dǎo)體設(shè)備以及在所述半導(dǎo)體設(shè)備中執(zhí)行的終結(jié)方法。所述半導(dǎo)體設(shè)備包括校準(zhǔn)電路，用于響應(yīng)于參考電壓和與外部電阻器相連的校準(zhǔn)端的電壓來生成校準(zhǔn)代碼；以及片內(nèi)終結(jié)器，用于響應(yīng)于校準(zhǔn)代碼和片內(nèi)終結(jié)控制信號來控制數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻。數(shù)據(jù)輸入/輸出墊片的終結(jié)電阻大于校準(zhǔn)端的電阻。
文檔編號G11C16/06GK102097124SQ20101052619
公開日2011年6月15日 申請日期2010年11月1日 優(yōu)先權(quán)日2009年11月11日
發(fā)明者崔楨煥, 崔英, 金梁基 申請人:三星電子株式會社