專利名稱：一種刷新操作方法以及基于該刷新操作方法的psram的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)技術(shù)領(lǐng)域，具體涉及一種增益單元(feiin Cell, GC)存儲(chǔ)陣列的刷新操作方法，尤其涉及基于具有兩組獨(dú)立字線和兩組獨(dú)立位線的 GainCell (增益單元)的操作分段并行刷新操作方法、以及使用該刷新操作方法的基于 DRAM的I^seudo SRAM(PSRAM，偽靜態(tài)隨機(jī)存儲(chǔ)器)存儲(chǔ)器。
背景技術(shù)：
(一)DRAM 刷新DRAM的存儲(chǔ)器單元是電容器，它所包括的電荷可隨時(shí)間泄露掉，導(dǎo)致數(shù)據(jù)丟失。為防止這一現(xiàn)象發(fā)生，必須對(duì)DRAM刷新，即必須周期性地在各個(gè)存儲(chǔ)器單元上再存儲(chǔ)電荷。 DRAM刷新頻率(Refresh Frequency)取決于制造工藝技術(shù)和存儲(chǔ)器單元本身結(jié)構(gòu)的設(shè)計(jì)。 讀或?qū)懭氪鎯?chǔ)器單元的過(guò)程對(duì)選中的單元有刷新作用。然而，因?yàn)樵谝?guī)定的時(shí)間限制范圍內(nèi)并不是所有的單元都被讀或都被寫入，所以陣列中的每一單元在刷新間隔期間必須被存取并在存儲(chǔ)電荷。在大多數(shù)情況下，刷新周期包含在特定的刷新間隔內(nèi)逐一遍歷所有行，且每一行都被存取并在存儲(chǔ)電荷。圖1所示為現(xiàn)有技術(shù)DRAM的三種常用刷新方式。如圖1所示，常用的刷新方式大致有三種集中式刷新、分散式刷新和異步式刷新。下面分別解釋和比較這三種不同的方式(1)集中式刷新方式(如圖1(a)所示)——正常讀/寫操作與刷新操作分開(kāi)進(jìn)行， 刷新集中完成。特點(diǎn)在整個(gè)刷新周期內(nèi)，前一段時(shí)間重復(fù)讀/寫周期或維持周期(在維持周期內(nèi)，不進(jìn)行讀/寫，存儲(chǔ)單元保持原有存儲(chǔ)內(nèi)容)，后一段時(shí)間進(jìn)行刷新操作時(shí)，便暫停讀/ 寫周期或維持周期，而逐行進(jìn)行刷新；缺點(diǎn)在集中刷新的這一段時(shí)間內(nèi)不能進(jìn)行存取訪問(wèn)，存在一段停止讀/寫操作的死時(shí)間。例如如圖1 (a)所示，某動(dòng)態(tài)存儲(chǔ)器芯片的容量為16KX 1位，對(duì)U8X 1 存儲(chǔ)矩陣進(jìn)行刷新時(shí)，刷新的時(shí)間相當(dāng)于1 個(gè)讀周期，設(shè)讀周期為0. 5us，刷新周期為ans，則共有4000個(gè)周期。其中3872個(gè)周期(共1936US)用于讀/寫或維持信息；當(dāng)?shù)?781個(gè)周期結(jié)束，便開(kāi)始進(jìn)行64us的刷新操作。(2)分散式刷新方式(如圖1 (b)所示)——將一個(gè)存儲(chǔ)系統(tǒng)周期分成兩個(gè)時(shí)間片， 分時(shí)進(jìn)行正常讀/寫操作和刷新操作。特點(diǎn)不存在停止讀/寫操作的死時(shí)間，但系統(tǒng)運(yùn)行速度降低；在這種刷新方式中定義系統(tǒng)對(duì)存儲(chǔ)器的存取周期是存儲(chǔ)器本身的存取周期的兩倍，把系統(tǒng)的存取周期平均分成兩個(gè)操作階段，前一個(gè)階段用于對(duì)存儲(chǔ)器的正常訪問(wèn)，后一個(gè)階段用于刷新操作，每次刷新一行；缺點(diǎn)顯然這種刷新方式?jīng)]有“死區(qū)”，但由于沒(méi)有充分利用所允許的最大的刷新時(shí)間間隔，以致刷新過(guò)于頻繁，人為降低了存儲(chǔ)器的速度。例如如圖1(b)所示，對(duì)U8X128存儲(chǔ)矩陣進(jìn)行刷新時(shí)，刷新的時(shí)間相當(dāng)于1 個(gè)讀周期，設(shè)讀周期為0. 5us，則每經(jīng)過(guò)1 個(gè)系統(tǒng)周期時(shí)間，即128us，整個(gè)存儲(chǔ)器便全部刷新一遍。而系統(tǒng)周期時(shí)間則變?yōu)閘us，可見(jiàn)整個(gè)系統(tǒng)的速度降低了。(3)異步式刷新方式(如圖1(c)所示)——前兩種方式的折中，每隔一段時(shí)間刷新一次，保證在刷新周期內(nèi)對(duì)整個(gè)存儲(chǔ)器刷新一遍；特點(diǎn)在2ms時(shí)間內(nèi)，分散地將1 行刷新一遍。首先將時(shí)間2ms分割成1 段， 然后將已經(jīng)分割的每段時(shí)間分為兩部分。前段時(shí)間用于讀/寫/維持操作，后一小段時(shí)間用于刷新。這樣的好處是即充分利用了所允許的最大時(shí)間間隔，保持了存儲(chǔ)器的應(yīng)有速度， 又大大縮短了 “死區(qū)”時(shí)間，所以是一種常用的刷新方式。例如，如圖1(c)所示，2ms內(nèi)分散地把1 行刷新一遍，2000除以128(行)為 15. 5us,即每隔15. 5us刷新一行，在每個(gè)15. 5us中前15us (即30個(gè)存取周期)用于正常的存儲(chǔ)器訪問(wèn)，后0. 5us刷新一行，時(shí)間分配情況如圖1 (c)所示。(二)PSRAM過(guò)去在一般性的嵌入式設(shè)計(jì)上，其內(nèi)存部分多是使用SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)，之后由于計(jì)算機(jī)等電子數(shù)據(jù)設(shè)備的成長(zhǎng)，使設(shè)備內(nèi)部所用的內(nèi)存容量大幅增加，這時(shí)就難以使用SRAM來(lái)實(shí)現(xiàn)大容量的內(nèi)存系統(tǒng)，而必須使用DRAM，DRAM每個(gè)位的記憶電路一般是以1 個(gè)晶體管與1個(gè)電容所構(gòu)成，相對(duì)于SRAM每個(gè)位需要4到6個(gè)晶體管才能構(gòu)成，DRAM擁有比SRAM高4到6倍的記憶密度。雖然DRAM在記憶密度、電路成本等方面優(yōu)于SRAM，但DRAM也有不如SRAM的地方，SRAM是以持續(xù)供電的方式來(lái)記憶數(shù)據(jù)，所以運(yùn)作上相當(dāng)耗電，相對(duì)地，DRAM實(shí)行刷新(Refresh)方式來(lái)保留住記憶內(nèi)容的方式雖比較省電，但記憶數(shù)據(jù)的存取速度就不如 SRAM。此外，DRAM因?yàn)樗⑿码娐?、存取電路等設(shè)計(jì)，使得其系統(tǒng)接口的線路較SRAM復(fù)雜，SRAM沒(méi)有刷新電路且接口設(shè)計(jì)單純、直覺(jué)，如此對(duì)電子工程師而言，除非真有SRAM無(wú)法滿足的高容量、低用電等設(shè)計(jì)要求，否則都盡可能使用SRAM，因?yàn)镾RAM的外部電路設(shè)計(jì)比 DRAM簡(jiǎn)潔、容易。正因?yàn)镾RAM與DRAM有諸多特性方面是相左右的，以致多年來(lái)的應(yīng)用范疇也各不相同，SRAM多用在少數(shù)容量的高速存取應(yīng)用上，例如高速處理器的高速緩存、高速網(wǎng)絡(luò)設(shè)備 (如路由器、交換機(jī))的內(nèi)存等。而DRAM就用在大量記憶需求的應(yīng)用上，如激光打印機(jī)、
高清晰數(shù)字電視等。不過(guò)，隨著手持終端的快速發(fā)展，在手持式應(yīng)用的設(shè)計(jì)上，就同時(shí)需要DRAM與 SRAM的特性，既需要SRAM的電路簡(jiǎn)潔特性(因?yàn)橛∷㈦娐钒迕娣e小，需盡量減少線路數(shù)量)，又需要DRAM的低耗電特性(因使用電池供電)。此外芯片數(shù)量也多在1、2個(gè)芯片左右，所以也不易同時(shí)使用DRAM芯片與SRAM芯片，只能擇一而用(否則芯片數(shù)量過(guò)多)。既然只能擇一而用，真正權(quán)衡取舍的結(jié)果是使用DRAM，但必須將DRAM的存取接口加以簡(jiǎn)化，作法是將刷新電路改成自行刷新(Self-Refresh)，然后接口簡(jiǎn)化成兼容或近似原有SRAM的接口，如此就成了 PSRAM，有時(shí)也稱PSDRAM。PSRAM就是偽SRAM，內(nèi)部的內(nèi)存顆粒跟DRAM的顆粒相似，但外部的接口跟SRAM相似，不需要DRAM那樣復(fù)雜的控制器和刷新機(jī)制，PSRAM的接口跟SRAM的接口是一樣的。PSRAM具有下特點(diǎn)大的內(nèi)存容量、高的頻率速度、較小的芯片尺寸(Die size)、 較低的功耗(Power consumption)、相容于DRAM工藝以及片內(nèi)刷新電路(On-chip refreshingcircuit)。(三)PSRAM的隱式刷新方法PSRAM中，內(nèi)部的DRAM刷新操作是必不可少的，通常改為自刷新操作，其為了與 PSRAM的接口相兼容，必須運(yùn)用隱式刷新方法。美國(guó)專利號(hào)為US6，751，157的專利中介紹了時(shí)鐘分段方案(Clock Division Scheme)的隱式刷新方法。圖2所示為現(xiàn)有技術(shù)的時(shí)鐘分段式隱式刷新技術(shù)。如圖2所示， 即將外部時(shí)鐘周期劃分成兩個(gè)階段(例如以Tl和T2分別為兩個(gè)時(shí)鐘周期的分界點(diǎn))，時(shí)鐘周期的前半階段進(jìn)行外部訪問(wèn)操作，同一周期的后半階段進(jìn)行內(nèi)部刷新操作，這一點(diǎn)類似于傳統(tǒng)DRAM刷新方式中的第( 種，即分散式刷新。具體地，這里的前半階段與后半階段的時(shí)長(zhǎng)可以相等，也可以不等，但兩階段操作都要在一個(gè)時(shí)鐘周期內(nèi)依次完成。繼續(xù)如圖2所示，一個(gè)時(shí)鐘周期對(duì)應(yīng)一次完整的存取操作周期，即包括外部訪問(wèn)操作和內(nèi)部刷新操作、或者外部訪問(wèn)操作和保持操作、或者均為保持操作。即對(duì)于圖2中操作(Operation)的A時(shí)段，表示預(yù)留的外部訪問(wèn)操作時(shí)間，可為讀操作、寫操作或保持操作中的一種；對(duì)于圖2中操作(Operation)的B時(shí)段，表示預(yù)留的內(nèi)部刷新操作時(shí)間，可為刷新操作、或保持操作中的一種對(duì)于上述刷新方式，可以看到存取操作周期CT(Cycle Time) = TA+TB，即外部訪問(wèn)操作時(shí)間和內(nèi)部刷新操作時(shí)間之和，為了滿足PSRAM隱式刷新的要求，使得不得不在每個(gè)存取操作周期預(yù)留當(dāng)次可能發(fā)生的刷新時(shí)間，因而相比同樣以DRAM應(yīng)用的存取操作周期增大了接近一倍的時(shí)間(一般刷新時(shí)間只是略短于外部訪問(wèn)時(shí)間)，嚴(yán)重影響了 PSRAM的連續(xù)操作的性能，降低了操作的速度。另外，其他的隱式刷新操作方法(例如，多方塊方案(Multi-banking Scheme)、爆發(fā)模式(Burst Mode)、雙接口模式(Dual Port))由于存在各種各樣的缺點(diǎn)，在此不作一一介紹。(四)Gain Gell DRAM另外，現(xiàn)有技術(shù)中，DRAM中包括一種讀操作破壞性小的增益單元?jiǎng)討B(tài)隨機(jī)存儲(chǔ)器 (GainCell DRAM)。請(qǐng)參閱圖3，圖3所示為現(xiàn)有技術(shù)的帶兩個(gè)MOS管的增益單元DRAM單元結(jié)構(gòu)示意圖及其操作電壓表。該DRAM是由Intel公司在美國(guó)專利US7120072中提出的， 如圖3所示，該Gain Cell DRAM 100包括寫MOS晶體管101、讀MOS晶體管102、寫字線 (ffritefford Line，WffL) 105、讀字線(Read Word Line，RWL) 106、寫位線(Write Bit Line, WBL)107、讀位線(Read Bit Line，RBL) 108以及等效寄生電容104。其中，寫MOS晶體管101 的源區(qū)連接于讀MOS晶體管102的柵極，103為存儲(chǔ)節(jié)點(diǎn)，等效寄生電容104 —端與103連接，另一端接地，因此，存儲(chǔ)節(jié)點(diǎn)的電位的高低能控制讀MOS晶體管102的導(dǎo)通與關(guān)斷；例如，電容104存儲(chǔ)電荷時(shí)，代表存儲(chǔ)“1”，存儲(chǔ)節(jié)點(diǎn)103為高電位，可以控制讀MOS晶體管102 關(guān)斷。讀MOS晶體管102的一端接RBL，另一端接RWL ；寫MOS晶體管101的一端接WBL，另一端接讀MOS晶體管102的柵極。在該實(shí)施例中，等效寄生電容104為寫MOS晶體管101 的有源區(qū)寄生電容或讀MOS晶體管102的柵電容，也或者是兩者的結(jié)合。以下結(jié)合操作列表具體說(shuō)明其操作過(guò)程(1)寫操作(Write)寫“0”時(shí)，RWL、RBL置0電位讀MOS晶體管102不工作；WffL 置-400mV，寫MOS晶體管101導(dǎo)通，WBL置0V，從而等效寄生電容104放電，存儲(chǔ)節(jié)點(diǎn)103電位為0。寫“ 1 ”時(shí)，RWL、RBL置0電位讀MOS晶體管102不工作；WffL置_600mV，寫MOS晶體管101導(dǎo)通，WBL置IV，從而等效寄生電容104充電，存儲(chǔ)節(jié)點(diǎn)103電位為高電位。(2)數(shù)據(jù)保持時(shí)(Hold) :RWL、RBL置0電位讀MOS晶體管102不工作，WffL置IV， 寫MOS晶體管101關(guān)斷，存儲(chǔ)節(jié)點(diǎn)103的電位不受外界影響。(3)讀操作(Read)讀 “0” 時(shí)，WffL 置 IV，WBL 置 0V，寫 MOS 晶體管 101 關(guān)斷；RWL 偏置小于IV，RBL置0V，此時(shí)讀MOS晶體管102導(dǎo)通，RWL通過(guò)讀MOS晶體管對(duì)RBL充電， 由于讀出電路具有鉗位作用，RBL的電位能達(dá)到250mV，從而可以讀出數(shù)據(jù)“0”。讀“1”時(shí)， WWL置IV，WBL置0V，寫MOS晶體管101關(guān)斷；RWL偏置小于IV，此時(shí)讀MOS晶體管102關(guān)斷，RffL不會(huì)通過(guò)讀MOS晶體管對(duì)RBL充電，RBL維持OV電位，從而可以讀出數(shù)據(jù)“1”。圖3中所示的feiin Cell DRAM單元不需要另外制造電容，采用標(biāo)準(zhǔn)CMOS工藝，并且其結(jié)構(gòu)相對(duì)SRAM更簡(jiǎn)單，可以實(shí)現(xiàn)高密度的嵌入式存儲(chǔ)。但是我們可以從中借鑒的是既然可以將時(shí)鐘分段分別依次進(jìn)行不同的操作(外部訪問(wèn)和內(nèi)部刷新)，那么根據(jù)GC特殊的單元結(jié)構(gòu)及讀寫特點(diǎn)，我們是否可以將操作分段分別依次進(jìn)行不同的子操作以實(shí)現(xiàn)一些目的？

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是，提供一種基于kin Cell的具有兩組相互獨(dú)立的寫字線和讀字線、以及兩組相互獨(dú)立寫位線和讀位線的特點(diǎn)，解決同一存儲(chǔ)陣列不同行之間不能同時(shí)進(jìn)行訪問(wèn)操作和刷新操作的問(wèn)題。為解決以上技術(shù)問(wèn)題，本發(fā)明提供一種增益單元存儲(chǔ)陣列的刷新操作方法，所述增益單元包括兩組相互獨(dú)立的字線和兩組相互獨(dú)立的位線，所述增益單元存儲(chǔ)陣列的其中一行的刷新操作與該增益單元存儲(chǔ)陣列的其他任一行的外部訪問(wèn)操作并行進(jìn)行。作為較佳技術(shù)方案，所述外部訪問(wèn)操作為讀操作、寫操作或者保持操作，每個(gè)訪問(wèn)操作包括第一子操作階段和第二子操作階段，所述刷新操作包括讀子操作階段和寫子操作階段；所述刷新操作的讀子操作階段與第一訪問(wèn)操作的第二子操作階段并行進(jìn)行，所述刷新操作的寫子操作階段與第二訪問(wèn)操作的第一子操作階段并行進(jìn)行，所述第二訪問(wèn)操作相繼連續(xù)于第一訪問(wèn)操作。所述讀操作的第一子操作階段和第二子操作階段分別為讀子操作階段和輸出子操作階段，所述寫操作的第一子操作階段和第二子操作階段分別為讀子操作階段和寫子操作階段，所述保持操作的第一子操作階段和第二子操作階段均為保持子操作階段。所述第一子操作階段在時(shí)間上可以等于所述第二子操作階段。所有第一子操作階段和所有第二子操作階段在時(shí)間上等于所述寫子操作階段。在不同的實(shí)施例中，所述第一訪問(wèn)操作和所述第二訪問(wèn)操作分別可以為保持操作和保持操作、或者分別為寫操作和保持操作、或者分別為讀操作和保持操作、或者分別為保持操作和寫操作、或者分別為寫操作和寫操作、或者分別為讀操作和寫操作、或者分別為保持操作和讀操作、或者分別為寫操作和讀操作、或者分別為讀操作和讀操作。
根據(jù)本發(fā)明所提供的刷新操作方法，其中，對(duì)所述增益單元存儲(chǔ)陣列的同一行進(jìn)行外部訪問(wèn)操作和刷新操作時(shí)，如果所述外部訪問(wèn)操作是寫操作，取消同一行的所述刷新操作。根據(jù)本發(fā)明所提供的刷新操作方法，其中，對(duì)所述增益單元存儲(chǔ)陣列的同一行進(jìn)行外部訪問(wèn)操作和刷新操作時(shí)，如果所述外部訪問(wèn)操作是讀操作，取消同一行的所述刷新操作，并且所述讀操作的前半周期將選中列的數(shù)據(jù)輸出到外部、并在所述讀操作的后半周期將選中行選中列的數(shù)據(jù)輸出到外部的同時(shí)將選中行所有列的讀出數(shù)據(jù)重新寫回。按照本發(fā)明又一方面，本發(fā)明進(jìn)一步提供一種偽靜態(tài)隨機(jī)存儲(chǔ)器，其包括接口電路和存儲(chǔ)陣列，所述存儲(chǔ)陣列是增益單元存儲(chǔ)陣列，所述增益單元包括兩組相互獨(dú)立的字線和兩組相互獨(dú)立的位線；并且還包括刷新控制電路，所述刷新控制電路可操作地用于控制增益單元存儲(chǔ)陣列中的一行的刷新操作與所述增益單元存儲(chǔ)陣列的其他行的外部訪問(wèn)操作并行進(jìn)行。根據(jù)本發(fā)明所提供的偽靜態(tài)隨機(jī)存儲(chǔ)器，其中，所述刷新控制電路包括行地址譯碼控制模塊，所述行地址譯碼控制模塊包括第一組行譯碼器和第二組行譯碼器，所述第一組行譯碼器用于對(duì)所述外部訪問(wèn)操作的行地址進(jìn)行譯碼，所述第二組行譯碼器用于對(duì)所述刷新操作的行地址進(jìn)行譯碼。根據(jù)本發(fā)明所提供的偽靜態(tài)隨機(jī)存儲(chǔ)器，其中，所述增益單元的兩組相互獨(dú)立的字線分別是寫字線和讀字線，所述增益單元的兩組相互獨(dú)立的位線分別是寫位線和讀位線；所述行地址譯碼控制模塊還包括組合邏輯輸出電路，所述組合邏輯輸出電路用于根據(jù)所述第一組行譯碼器和/或所述第二組行譯碼器的地址譯碼輸出以及外部控制信號(hào)、產(chǎn)生用于選中所述寫字線和/或所述讀字線的信號(hào)。根據(jù)本發(fā)明所提供的偽靜態(tài)隨機(jī)存儲(chǔ)器，其中，所述刷新控制電路還包括刷新地址累加模塊，用于產(chǎn)生刷新請(qǐng)求信號(hào)和相應(yīng)的刷新地址；行地址比較模塊，用于比較所述刷新地址累加模塊產(chǎn)生的刷新地址和所述外部訪問(wèn)操作提供的外部訪問(wèn)地址；邏輯控制模塊，用于產(chǎn)生讀子操作、寫子操作和輸出子操作的使能信號(hào)。所述刷新地址累加模塊包括觸發(fā)器、模m計(jì)數(shù)器和二進(jìn)制計(jì)數(shù)器，其中m為大于或等于2的整數(shù)。根據(jù)本發(fā)明所提供的偽靜態(tài)隨機(jī)存儲(chǔ)器，其中，所述偽靜態(tài)隨機(jī)存儲(chǔ)器還包括讀寫電路、列譯碼器和輸入/輸出控制電路。本發(fā)明的技術(shù)效果是，該刷新操作方法具有操作分段并行的特點(diǎn)，同時(shí)將其現(xiàn)有技術(shù)將CT(Cycle Time，存取周期)=TA+TB，(即外部訪問(wèn)操作時(shí)間和內(nèi)部刷新操作時(shí)間之和)縮短到CT(Cycle Time) = Ta，因此，大大提高了增益單元存儲(chǔ)陣列的操作速度，使用該刷新操作方法的PSRAM具有操作速度快、與外部SRAM接口兼容的特點(diǎn)。


圖1是現(xiàn)有技術(shù)DRAM的三種常用刷新方式；圖2是現(xiàn)有技術(shù)的時(shí)鐘分段式隱式刷新技術(shù)；圖3是現(xiàn)有技術(shù)的帶兩個(gè)MOS管的增益單元DRAM單元結(jié)構(gòu)示意圖及其操作電壓表；圖4是增益單元陣列的寫操作分析示意圖；圖5是增益單元的讀操作、寫操作、刷新操作和保持操作的子操作階段示意圖；圖6是增益單元陣列的讀和寫操作分析示意圖及其操作電壓列表；圖7是按照本發(fā)明所提供的刷新操作方法示意圖；圖8是圖7所示刷新操作方法中兩次外部訪問(wèn)操作分別為各種外部訪問(wèn)操作組合時(shí)的具體實(shí)例示意圖；圖9是按照本發(fā)明提供的PSRAM的功能模塊結(jié)構(gòu)示意圖。如圖9所示；圖10是按照本發(fā)明圖9所示實(shí)施例的PSRAM的刷新地址累加模塊結(jié)構(gòu)示意圖；圖11是按照本發(fā)明圖9所示實(shí)施例的PSRAM的邏輯控制模塊結(jié)構(gòu)示意圖；圖12是按照本發(fā)明圖9所示實(shí)施例的PSRAM的行地址譯碼控制模塊結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面介紹的是本發(fā)明的多個(gè)可能實(shí)施例中的一些，旨在提供對(duì)本發(fā)明的基本了解，并不旨在確認(rèn)本發(fā)明的關(guān)鍵或決定性的要素或限定所要保護(hù)的范圍。該發(fā)明中，為了縮短基于GC的PSRAM的存取操作周期(CT)，主要從省去圖2所示的Tb階段出發(fā)來(lái)改進(jìn)。首先，我們繼續(xù)分析GC的操作特點(diǎn)，以進(jìn)一步利用該特點(diǎn)。繼續(xù)如圖3所示的操作電壓表，可以看到對(duì)于fein Cell增益存儲(chǔ)單元的寫操作來(lái)說(shuō)，決定寫入情況的字線和位線分別為WWL105和WBL106，而RWL107和RBL108的操作電壓與保持狀態(tài)相同(如圖3中的虛線圈所示)，相關(guān)通路晶體管為Qw (寫MOS晶體管)101 ；而對(duì)于讀操作來(lái)說(shuō)，決定讀出情況的字線和位線分別為RWL107和RBL108，而WWL105和WBL106的操作電壓與保持狀態(tài)相同(如圖3中的實(shí)線圈所示)，相關(guān)通路晶體管為Qr (讀MOS晶體管)102 ；也就是說(shuō)該增益單元具有兩組相互獨(dú)立的字線(WWL105和RWL107)和兩組相互獨(dú)立的位線(WBL106和 RBL108)，這種單元結(jié)構(gòu)特點(diǎn)使得kin Cell的讀通路的控制(以及所加電壓)、寫通路的控制(以及所加電壓)彼此不受影響。雖然以單元來(lái)看，讀通路與寫通路相互獨(dú)立，但在具體陣列中，由于寫操作需要讀出再寫回，因而有所區(qū)別。圖4所示為增益單元陣列的寫操作分析示意圖。如圖4所示， 以一個(gè)χ行y列的存儲(chǔ)陣列為例，其中0彡j，k彡x，0彡m，η彡y，假設(shè)我們要對(duì)Cell_j_ η (圖4中藍(lán)色圈所示)作寫1操作，則此時(shí)WffLj置為-0. 6V，WBLn置為1. 2V，這樣會(huì)使得同一行上的Cell_j_m單元(圖4中的紅色圈所示)的Qw寫MOS晶體管同樣導(dǎo)通，由于在保持狀態(tài)時(shí)寫位線WBL會(huì)保持為0V，即此時(shí)WBLm = 0V,這樣會(huì)導(dǎo)致Cell_j_m的存儲(chǔ)節(jié)點(diǎn) (cell node)被誤操作(例如，從原有存儲(chǔ)值“ 1”被誤改寫為“0”)，使得后續(xù)對(duì)該單元的讀操作會(huì)相繼發(fā)生錯(cuò)誤。因此fein Cell陣列需要在寫操作時(shí)首先把同一行的單元經(jīng)過(guò)靈敏放大器放大讀出，然后選中列的單元用外部數(shù)據(jù)寫入陣列，而未選中列的單元用剛才讀出的數(shù)據(jù)寫回到陣列，這樣就可以保證操作的正確性。需要說(shuō)明的是，本說(shuō)明書(shū)中的“寫入”是指將外部數(shù)據(jù)(也即外界輸入數(shù)據(jù))寫到相應(yīng)單元，“寫回”操作是指將單元讀出的數(shù)據(jù)再重新寫到該單元，兩者的主要區(qū)別在于，所寫的數(shù)據(jù)是來(lái)自讀出結(jié)果還是外界輸入。通常， 刷新操作中的先讀后寫階段中的“寫”是指“寫回”。
由上可知，Gain Cell陣列操作中，一次寫操作需要?jiǎng)澐譃閮蓚€(gè)子階段，即先是讀子階段，然后是寫(包括非選中列的“寫回”或選中列“寫入”)子階段，這樣的機(jī)制使得在陣列里讀操作和寫操作并非相互獨(dú)立，在其中的某個(gè)階段兩者都涉及讀MOS晶體管通路。我們?cè)倩氐浆F(xiàn)有技術(shù)中介紹的PSRAM的隱式刷新方法中，即時(shí)鐘分段方案，將一個(gè)時(shí)鐘周期劃分為前后兩個(gè)階段，前半階段執(zhí)行外部的訪問(wèn)操作，后半階段執(zhí)行內(nèi)部的刷新操作；這里的前后兩階段時(shí)長(zhǎng)可以相等，也可以不等，但兩階段操作都要在一個(gè)時(shí)鐘周期內(nèi)依次完成。為結(jié)合應(yīng)用該時(shí)鐘分段方案，對(duì)GC陣列的讀操作、寫操作、刷新操作和保持操作我們都可以將其分為兩個(gè)子操作階段。圖5所示為增益單元的讀操作、寫操作、刷新操作和保持操作的子操作階段示意圖。在該發(fā)明中，我們將讀操作、寫操作、刷新操作和保持操作分別分成兩個(gè)子操作階段，如圖5所示，對(duì)于GC的寫操作，可以分成讀子操作和寫子操作兩個(gè)階段；對(duì)于GC的讀操作，可以分成讀子操作和輸出子操作兩個(gè)階段；對(duì)于GC的刷新操作，可以分成讀子操作和寫子操作兩個(gè)階段；對(duì)于GC的保持操作，可以分成第一保持子操作和第二保持子操作兩個(gè)階段。 這里需要說(shuō)明的是(1)為方便起見(jiàn)，我們可以假設(shè)所劃分的兩個(gè)子操作分別在時(shí)鐘的前后半個(gè)周期依次進(jìn)行。(2)寫操作和刷新操作的后一子操作階段雖然都是寫子操作，但略有不同，寫操作中的寫子操作是指將外界提供的數(shù)據(jù)“寫入”選中列、而將前一子操作讀出的對(duì)應(yīng)數(shù)據(jù)“寫回”未選中列；而刷新操作中的寫子操作則均是將前一子操作讀出的對(duì)應(yīng)數(shù)據(jù)“寫回”所有列。(3)雖然每一個(gè)子操作的時(shí)間長(zhǎng)實(shí)際上是有所差別的，其中TH(保持子操作)< Τκ(讀子操作)< Tw_Krf寫子操作(刷新)< Τ 寫子操作(寫)，但由于時(shí)鐘周期固定，可選擇地，我們將時(shí)鐘周期統(tǒng)一為Tm = 2 X Τ ，這樣前后兩個(gè)子操作階段的時(shí)間都是相等的。將讀、寫、刷新、保持四種操作分別拆解為兩個(gè)子操作階段后，根據(jù)GC陣列的特點(diǎn)，我們?cè)賮?lái)分析在GC存儲(chǔ)陣列中四個(gè)操作之間的各子操作是否獨(dú)立或者是否彼此會(huì)干擾。顯然，保持子操作完全不會(huì)影響讀、寫、輸出子操作；而輸出子操作的相關(guān)電路為輸出寄存電路，不涉及任何單元的讀、寫過(guò)程，因而這一子操作也不會(huì)影響其他的讀、寫、保持子操作。圖6所示為增益單元陣列的讀和寫操作分析示意圖及其操作電壓列表。如圖6所示，我們進(jìn)一步討論讀子操作和寫子操作之間是否會(huì)造成相互干擾。假設(shè)不同行(任意兩行)間分別正在進(jìn)行讀和寫的子操作，分別驗(yàn)證以下各種情況(1)藍(lán)框所在行(j行)執(zhí)行寫子操作，橙框所在行(k行)執(zhí)行讀子操作；(2)藍(lán)框所在行(j行)執(zhí)行讀子操作，橙框所在行(k行)執(zhí)行寫子操作。假設(shè)初始存儲(chǔ)值如圖6中所示，對(duì)于第(1)種情況，根據(jù)操作電壓表即WffLj = -0. 6V, WffLk = 1. 2V, RffLj = 0V, RffLk = 1. 2V,WBLm = 1. 2V/0V, WBLn = 1. 2V/0V, RBLm = 250mV, RBLn = 0V,Α、對(duì)Cell_j_m來(lái)說(shuō)，在寫入數(shù)據(jù)1或者0時(shí)，雖然讀位線RBLm并不是操作電壓表中的0V，而是同一列Cell_k_m的讀出電壓250mV，但是并不會(huì)影響正常的寫子操作；B、對(duì)Cell_j_n來(lái)說(shuō)，在寫入數(shù)據(jù)1或者0時(shí)，由于RBLn = 0V,與操作電壓表相同， 顯然也不會(huì)影響正常的寫子操作；
C、對(duì)Cell_k_m來(lái)說(shuō)，在讀出數(shù)據(jù)0時(shí)，雖然寫字線WBLm可能并不是操作電壓表中的OV而是1. 2V，(假設(shè)同一列Cell_j_m在寫1)，但是并不會(huì)影響正常的讀子操作；D、對(duì)Cell_k_n來(lái)說(shuō)，在讀出數(shù)據(jù)1時(shí)，雖然寫字線WBL_n可能并不是操作電壓表中的OV而是1. 2V，(假設(shè)同一列Cell_j_n在寫1)，但是并不會(huì)影響正常的讀子操作。由上述可知，可以看到對(duì)于第(1)種情況，不同行的讀和寫操作的讀子操作與寫子操作不會(huì)相互沖突。同理，也可以驗(yàn)證第(2)并得到同樣的結(jié)論。結(jié)合之前關(guān)于保持子操作和輸出子操作的分析，四個(gè)子操作(讀子操作、寫子操作、輸出子操作和保持子操作)對(duì)于不同行是相互完全獨(dú)立的，也即不同行分別同時(shí)執(zhí)行各種操作時(shí)，四個(gè)子操作不會(huì)相互產(chǎn)生干擾。同時(shí)，又由于同一時(shí)刻對(duì)同一行不會(huì)進(jìn)行不同的子操作。因此，我們可以認(rèn)為， 任意兩個(gè)不同的子操作(讀子操作、寫子操作、輸出子操作和保持子操作)就可以在(不同行的)同一時(shí)間進(jìn)行。另外，需要指出的是，對(duì)于同時(shí)發(fā)生的讀、寫子操作，由于同一時(shí)刻需要分別激活不同行的WWL (寫子操作所需)和RWL (讀子操作所需)，因此需要兩組行譯碼器來(lái)分別控制 WWL (寫子操作所需)和RWL (讀子操作所需)即對(duì)于選中寫入行，WffL =-0.6V，非選中寫入行，WffL = 1. 2V，對(duì)于選中讀出行，RffL = 1. 2V，非選中讀出行，RffL = 0V，這樣就可以很好的解決同時(shí)操作不同行的寫字線WWL和讀字線RWL的問(wèn)題。因此，根據(jù)以上分析，本發(fā)明提出了一種新型的刷新操作方法，也即操作分段并行刷新操作方法。圖7所示為按照本發(fā)明所提供的刷新操作方法示意圖。這里采取的刷新方法結(jié)合了 GC單元結(jié)構(gòu)及其讀寫操作的特點(diǎn)，將刷新操作(0p_Refresh)并行執(zhí)行于連續(xù)兩次外部 (也即外界)訪問(wèn)操作(0p_ACCeSs)之間，也即增益單元存儲(chǔ)陣列的一行的刷新操作與其他行的外部訪問(wèn)操作是并行進(jìn)行的，從而在存取操作時(shí)鐘周期上，不需要保留如圖1所示的Tb 階段以用于刷新操作。如圖7所示，在該實(shí)施例中，外部訪問(wèn)操作B相繼連續(xù)于外部訪問(wèn)操作A，外部訪問(wèn)操作A根據(jù)時(shí)鐘周期Ta分為Tai和Ta2兩個(gè)子操作階段，外部訪問(wèn)操作B根據(jù)時(shí)鐘周期Tb分為Tbi和Tb2兩個(gè)子操作階段。Tai和Ta2是否相等不受本發(fā)明實(shí)施例限制，同樣，Tm和Tb2是否相等不受本發(fā)明實(shí)施例限制；較佳地，Tai = Ta2，Tm = Tb20同樣刷新操作也分為讀子操作Rl和寫子操作R2兩個(gè)子操作階段，Tei和Tk2是否相等不受本發(fā)明實(shí)施例限制。其中，讀子操作Rl與外部訪問(wèn)操作A的A2子操作同時(shí)進(jìn)行，寫子操作R2與外部訪問(wèn)操作B的Bl子操作同時(shí)進(jìn)行，Tei = Ta2，TE2 = Tmo因此，可以實(shí)現(xiàn)操作分段式的并行刷新。圖8所示為圖7所示刷新操作方法中兩次外部訪問(wèn)操作分別為各種外部訪問(wèn)操作組合時(shí)的具體實(shí)例示意圖；圖⑶中(a)、(b)、(c)、(d)、(e)、(f)、(g)、(h)、⑴分別顯示了某一行的外界連續(xù)兩次訪問(wèn)分別是(保持操作，保持操作)、(寫操作，保持操作)、(讀操作，保持操作)、(保持操作，寫操作)、(寫操作，寫操作)、(讀操作，寫操作)、(保持操作，讀操作)、(寫操作，讀操作)、(讀操作，讀操作)九種情況下在另一行同時(shí)并行執(zhí)行內(nèi)部刷新操作的時(shí)序示意圖；本領(lǐng)域技術(shù)人員通過(guò)以上技術(shù)分析應(yīng)該可以理解到，任何時(shí)鐘周期的任何子時(shí)間段并行所執(zhí)行的兩個(gè)子操作都不會(huì)相互影響。以上說(shuō)明了該方案對(duì)于不同行同時(shí)進(jìn)行外部訪問(wèn)和刷新操作是適合的。但是如果外部訪問(wèn)操作和刷新操作是對(duì)同一行操作時(shí)該如何解決呢？
分析之后我們可以得到(1)如果前一外部訪問(wèn)操作是寫操作，即取消當(dāng)次將要執(zhí)行的刷新操作，由于寫操作本身就是讀出后寫回或?qū)懭?，類似于?duì)該行執(zhí)行了刷新；(2)如果前一外部訪問(wèn)操作是讀操作，即取消當(dāng)次將要執(zhí)行的刷新操作，同時(shí)在讀操作的后半周期一方面將選中列數(shù)據(jù)輸出到外部，一方面將所有列數(shù)據(jù)重新寫回該行即可。由于輸出和寫回對(duì)應(yīng)不同的電路、同樣的數(shù)據(jù)，因而也是可以同時(shí)實(shí)現(xiàn)的。綜上所述，驗(yàn)證了各種可能發(fā)生的情況下操作分段并行刷新操作方法，同時(shí)將現(xiàn)有技術(shù)CT(Cycle Time) = TA+TB，即外部訪問(wèn)操作時(shí)間和內(nèi)部刷新操作時(shí)間之和縮短到 CT(CycleTime) = TA，幾乎提高了一倍的性能。進(jìn)一步我們提供一種可以應(yīng)用以上所述操作分段并行刷新操作方法的基于增益單元存儲(chǔ)陣列的PSRAM，該P(yáng)SRAM的內(nèi)核是DRAM，也即其DRAM是基于GC存儲(chǔ)陣列的DRAM。圖9所示為按照本發(fā)明提供的PSRAM的功能模塊結(jié)構(gòu)示意圖。如圖9所示，在該實(shí)施例中，PSRAM包括接口電路200、刷新地址累加模塊420、行地址比較模塊440、邏輯控制模塊460、行地址譯碼控制模塊480以及存儲(chǔ)陣列600，同樣地，如其他PSRAM —樣，也包括讀寫電路、列譯碼器和1/0(輸入/輸出)控制電路。其中刷新地址累加模塊420、行地址比較模塊440、邏輯控制模塊460和行地址譯碼控制模塊480共同組合形成本實(shí)施例的刷新控制電路400。由于該P(yáng)SRAM的發(fā)明點(diǎn)主要體現(xiàn)在刷新控制電路400，因此，以下討論中著重描述刷新控制電路400。請(qǐng)參閱圖9，接口電路200用于實(shí)現(xiàn)外部信號(hào)到內(nèi)部傳輸?shù)目刂乒δ芎玩i存功能， 外部信號(hào)包括EA (外部訪問(wèn)地址信號(hào))、CEB (外部訪問(wèn)使能信號(hào)，低電平有效)、WEB (讀寫使能信號(hào)，低電平表示寫操作，高電平表示讀操作)、OEB(輸出使能信號(hào)，低電平有效、DIN/ DOUT(數(shù)據(jù)輸入/輸出信號(hào))、CLK(系統(tǒng)全局時(shí)鐘信號(hào))。存儲(chǔ)陣列600是增益單元存儲(chǔ)陣列，其中，其增益單元包括有寫字線(WWL)、寫位線(WBL)、讀字線(RWL)和讀位線(RBL) (如圖3中所示的增益單元結(jié)構(gòu))，其中寫字線(WffL)和讀字線(RWL)是相互獨(dú)立的，寫位線(WBL)和讀位線(RBL)是相互獨(dú)立的，也即讀通路的控制(以及所加電壓)、寫通路的控制(以及所加電壓)彼此不受影響。讀寫電路和I/O控制電路由相應(yīng)的TON(寫子操作使能)、REN(讀子操作使能)和OEN(輸出子操作使能)控制。圖10所示為按照本發(fā)明圖9所示實(shí)施例的PSRAM的刷新地址累加模塊結(jié)構(gòu)示意圖。如圖9和圖10所示，在該實(shí)施例中，該刷新地址累加模塊420包括一個(gè)D觸發(fā)器422、 模m計(jì)數(shù)器4 和二進(jìn)制計(jì)數(shù)器426。CLK和RSTB分別為系統(tǒng)時(shí)鐘信號(hào)和復(fù)位信號(hào)，CLK 同時(shí)輸入模m計(jì)數(shù)器似4和D觸發(fā)器422，RSTB同時(shí)輸入至模m計(jì)數(shù)器似4和二進(jìn)制計(jì)數(shù)器426，該P(yáng)SRAM可以應(yīng)用逐行異步式的刷新方式(即每隔固定一段時(shí)間刷新一行，在整個(gè)刷新周期內(nèi)遍歷完所有行)，每刷新一行時(shí)，即按時(shí)鐘周期計(jì)數(shù)到一定值m(因此計(jì)數(shù)器設(shè)置為模m計(jì)數(shù)器，m為大于1的整數(shù))，模m計(jì)數(shù)器4M會(huì)產(chǎn)生一個(gè)刷新請(qǐng)求脈沖RREQ (例如高電平有效)輸出至D觸發(fā)器422，并保持一個(gè)時(shí)鐘周期；二進(jìn)制地址累加器似6產(chǎn)生相應(yīng)的刷新地址RFA，例如二進(jìn)制計(jì)數(shù)器可以為N位。RREQ接到一個(gè)D觸發(fā)器的輸入端，且該 D觸發(fā)器為下降沿觸發(fā)，是為了將RREQ延遲到緊接著的時(shí)鐘下降沿有效并繼續(xù)保持一個(gè)時(shí)鐘周期，得到輸出信號(hào)iRREQ(即刷新請(qǐng)求脈沖輸出)，iRREQ有效時(shí)表示內(nèi)部正在進(jìn)行刷新操作。
繼續(xù)請(qǐng)參閱圖9，行地址比較器模塊440主要作用是比較內(nèi)部的刷新地址累加模塊產(chǎn)生的地址RFA和外部訪問(wèn)提供的地址iEA，當(dāng)兩個(gè)地址完全相同時(shí)，輸出信號(hào)HIT為高電平，只要任意一位不同時(shí)，輸出信號(hào)HIT為低電平。圖11所示為按照本發(fā)明圖9所示實(shí)施例的PSRAM的邏輯控制模塊結(jié)構(gòu)示意圖。如圖9和圖11所示，邏輯控制模塊460的主要作用是根據(jù)外部訪問(wèn)操作和內(nèi)部刷新操作的情況產(chǎn)生相應(yīng)的讀子操作、寫子操作和輸出子操作的使能信號(hào)，例如，各使能信號(hào)均為高電平有效；其中(1) REN_EX有效(表示外界讀子操作發(fā)生)表示外部讀操作且時(shí)鐘高電平，或者外部寫操作且時(shí)鐘高電平；其可簡(jiǎn)化為外部訪問(wèn)且時(shí)鐘高電平，邏輯表達(dá)式為REN_EX = ^iCEB & CLK。(2)TON_EX有效(表示外部寫子操作發(fā)生)表示外部寫操作且時(shí)鐘低電平；或者外部讀操作且時(shí)鐘低電平且外部訪問(wèn)和內(nèi)部刷新是同一行；邏輯表達(dá)式為:WEN_EX= CiCEB & iWEB & CLK) | ( iCEB & iWEB & CLK &HIT) = iCEB & CLK & ( iWEB|HIT)。(3)0EN_EX有效(表示外界輸出子操作發(fā)生)表示外部讀操作且時(shí)鐘低電平；邏輯表達(dá)式為:0EN_EX= iCEB & iWEB & CLK ；(4) REN_REF (表示刷新讀子操作發(fā)生)。表示內(nèi)部刷新操作且時(shí)鐘低電平且和外部訪問(wèn)不是同一行；邏輯表達(dá)式為:REN_REF= iRREQ & CLK & HIT。(5)TON_REF (表示刷新寫子操作發(fā)生)表示內(nèi)部刷新操作且時(shí)鐘高電平且和外部訪問(wèn)不是同一行；邏輯表達(dá)式為:WEN_REF= iRREQ & CLK & HIT。根據(jù)以上信號(hào)可以得到相應(yīng)的讀子操作、寫子操作和輸出子操作的使能信號(hào)，分別表示如下REN = REN_EX | REN_REF,表示讀子操作發(fā)生，無(wú)論是外部訪問(wèn)操作還是刷新操作；WEN = WEN_EX | WEN_REF ；表示寫子操作發(fā)生，無(wú)論是部訪問(wèn)操作還是刷新操作；OEN = 0EN_EX(when iOEB is active)；表示輸出子操作發(fā)生同時(shí)外部輸出信號(hào)使能；為實(shí)現(xiàn)以上所述的功能，邏輯控制模塊460的相應(yīng)的電路結(jié)構(gòu)可具體地為圖11所示的組合邏輯電路，需要說(shuō)明的是，本領(lǐng)域技術(shù)人員在不經(jīng)過(guò)創(chuàng)造性地改進(jìn)下可以對(duì)以上組合邏輯電路作各種等同替換。圖12所示為按照本發(fā)明圖9所示實(shí)施例的PSRAM的行地址譯碼控制模塊結(jié)構(gòu)示意圖。由于該應(yīng)用該發(fā)明以上所述并行刷新方法時(shí)，不可避免地存儲(chǔ)在同時(shí)發(fā)生讀子操作和寫子操作，因此需要在同一時(shí)刻需要分別激活不同行的WWL(寫子操作所需)和RWL(讀子操作所需)，從而，行地址譯碼控制模塊480設(shè)計(jì)成包括兩組行譯碼器。在該實(shí)施例中，如圖12中所示，行地址譯碼控制模塊480包括第一組行譯碼器482和第二組行譯碼器484，第一組行譯碼器482用于對(duì)外部訪問(wèn)操作的行地址進(jìn)行譯碼，第二組行譯碼器484用于對(duì)刷新操作的行地址進(jìn)行譯碼。行地址譯碼控制模塊480還包括組合邏輯輸出電路，第一組行譯碼器482的輸出和相應(yīng)的REN_EX通過(guò)與門做與操作，第二組行譯碼器484和相應(yīng)的REN_ REF通過(guò)與門做與操作；同時(shí)，第一組行譯碼器482的輸出和相應(yīng)的WEN_EX通過(guò)與門做與操作，第二組行譯碼器484和相應(yīng)的TON_REFF通過(guò)與門做與操作。然后，與讀子操作有關(guān)的兩組信號(hào)(4861和4862)通過(guò)或門做或操作得到RWL_EX控制RWL的信號(hào)，而與寫子操作有關(guān)的兩組信號(hào)(4863和4864)通過(guò)或門做或操作得到WWL_EX控制WffL的信號(hào)；其中，選中行寫字線電壓為-0. 6V，未選中行寫字線為1. 2V，而選中行讀字線電壓為1. 2V，未選中行讀字線為OV ；因此，圖12所示實(shí)施例中的組合邏輯輸出電路可以用于根據(jù)第一組行譯碼器 482和/第二組行譯碼器484的地址譯碼輸出以及外部控制信號(hào)、產(chǎn)生用于選中WffL和/或 RWL的信號(hào)。 以上例子主要說(shuō)明了本發(fā)明的系統(tǒng)及各種應(yīng)用方法。盡管只對(duì)其中一些本發(fā)明的實(shí)施方式進(jìn)行了描述，但是本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)了解，本發(fā)明可以在不偏離其主旨與范圍內(nèi)以許多其他的形式實(shí)施。因此，所展示的例子與實(shí)施方式被視為示意性的而非限制性的，在不脫離如所附各權(quán)利要求所定義的本發(fā)明精神及范圍的情況下，本發(fā)明可能涵蓋各種的修改與替換。
權(quán)利要求
1.一種增益單元存儲(chǔ)陣列的刷新操作方法，所述增益單元包括兩組相互獨(dú)立的字線和兩組相互獨(dú)立的位線，其特征在于，所述增益單元存儲(chǔ)陣列的其中一行的刷新操作與該增益單元存儲(chǔ)陣列的其他任一行的外部訪問(wèn)操作并行進(jìn)行。
2.如權(quán)利要求1所述的刷新操作方法，其特征在于，所述外部訪問(wèn)操作為讀操作、寫操作或者保持操作，每個(gè)訪問(wèn)操作包括第一子操作階段和第二子操作階段；所述刷新操作包括讀子操作階段和寫子操作階段；所述刷新操作的讀子操作階段與第一訪問(wèn)操作的第二子操作階段并行進(jìn)行，所述刷新操作的寫子操作階段與第二訪問(wèn)操作的第一子操作階段并行進(jìn)行，所述第二訪問(wèn)操作相繼連續(xù)于第一訪問(wèn)操作。
3.如權(quán)利要求2所述的刷新操作方法，其特征在于，所述讀操作的第一子操作階段和第二子操作階段分別為讀子操作階段和輸出子操作階段，所述寫操作的第一子操作階段和第二子操作階段分別為讀子操作階段和寫子操作階段，所述保持操作的第一子操作階段和第二子操作階段均為保持子操作階段。
4.如權(quán)利要求2或3所述的刷新操作方法，其特征在于，所述第一子操作階段在時(shí)間上等于所述第二子操作階段。
5.如權(quán)利要求3所述的刷新操作方法，其特征在于，所有第一子操作階段和所有第二子操作階段在時(shí)間上等于所述寫子操作階段。
6.如權(quán)利要求2所述的刷新操作方法，其特征在于，所述第一訪問(wèn)操作和所述第二訪問(wèn)操作分別為保持操作和保持操作，或者分別為寫操作和保持操作，或者分別為讀操作和保持操作，或者分別為保持操作和寫操作，或者分別為寫操作和寫操作，或者分別為讀操作和寫操作，或者分別為保持操作和讀操作，或者分別為寫操作和讀操作，或者分別為讀操作和讀操作。
7.如權(quán)利要求1所述的刷新操作方法，其特征在于，對(duì)所述增益單元存儲(chǔ)陣列的同一行進(jìn)行外部訪問(wèn)操作和刷新操作時(shí)，如果所述外部訪問(wèn)操作是寫操作，取消同一行的所述刷新操作。
8.如權(quán)利要求1所述的刷新操作方法，其特征在于，對(duì)所述增益單元存儲(chǔ)陣列的同一行進(jìn)行外部訪問(wèn)操作和刷新操作時(shí)，如果所述外部訪問(wèn)操作是讀操作，取消同一行的所述刷新操作，并且所述讀操作的前半周期將選中列的數(shù)據(jù)輸出到外部、并在所述讀操作的后半周期將選中行選中列的數(shù)據(jù)輸出到外部的同時(shí)將選中行所有列的讀出數(shù)據(jù)重新寫回。
9.一種偽靜態(tài)隨機(jī)存儲(chǔ)器，包括接口電路和存儲(chǔ)陣列，所述存儲(chǔ)陣列是增益單元存儲(chǔ)陣列，所述增益單元包括兩組相互獨(dú)立的字線和兩組相互獨(dú)立的位線；其特征在于，還包括刷新控制電路，所述刷新控制電路可操作地用于控制增益單元存儲(chǔ)陣列中的一行的刷新操作與所述增益單元存儲(chǔ)陣列的其他行的外部訪問(wèn)操作并行進(jìn)行。
10.如權(quán)利要求9所述的偽靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述刷新控制電路包括行地址譯碼控制模塊，所述行地址譯碼控制模塊包括第一組行譯碼器和第二組行譯碼器，所述第一組行譯碼器用于對(duì)所述外部訪問(wèn)操作的行地址進(jìn)行譯碼，所述第二組行譯碼器用于對(duì)所述刷新操作的行地址進(jìn)行譯碼。
11.如權(quán)利要求10所述的偽靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述增益單元的兩組相互獨(dú)立的字線分別是寫字線和讀字線，所述增益單元的兩組相互獨(dú)立的位線分別是寫位線和讀位線；所述行地址譯碼控制模塊還包括組合邏輯輸出電路，所述組合邏輯輸出電路用于根據(jù)所述第一組行譯碼器和/或所述第二組行譯碼器的地址譯碼輸出以及外部控制信號(hào)、 產(chǎn)生用于選中所述寫字線和/或所述讀字線的信號(hào)。
12.如權(quán)利要求10所述的偽靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述刷新控制電路還包括 刷新地址累加模塊，用于產(chǎn)生刷新請(qǐng)求信號(hào)和相應(yīng)的刷新地址；行地址比較模塊，用于比較所述刷新地址累加模塊產(chǎn)生的刷新地址和所述外部訪問(wèn)操作提供的外部訪問(wèn)地址；邏輯控制模塊，用于產(chǎn)生讀子操作、寫子操作和輸出子操作的使能信號(hào)。
13.如權(quán)利要求12所述的偽靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述刷新地址累加模塊包括觸發(fā)器、模m計(jì)數(shù)器和二進(jìn)制計(jì)數(shù)器，其中m為大于或等于2的整數(shù)。
14.如權(quán)利要求10所述的偽靜態(tài)隨機(jī)存儲(chǔ)器，其特征在于，所述偽靜態(tài)隨機(jī)存儲(chǔ)器還包括讀寫電路、列譯碼器和輸入/輸出控制電路。
全文摘要
本發(fā)明提供一種刷新操作方法以及基于該刷新操作方法的PSRAM(偽靜態(tài)隨機(jī)存儲(chǔ)器)，屬于動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM)技術(shù)領(lǐng)域。該刷新操作方法利用增益單元包括兩組相互獨(dú)立的字線和兩組相互獨(dú)立的位線的特點(diǎn)，將所述增益單元存儲(chǔ)陣列的其中一行的刷新操作與該增益單元存儲(chǔ)陣列的其他任一行的外部訪問(wèn)操作并行進(jìn)行；該P(yáng)SRAM也對(duì)應(yīng)包括刷新控制電路，所述刷新控制電路可操作地用于控制增益單元存儲(chǔ)陣列中的一行的刷新操作與所述增益單元存儲(chǔ)陣列的其他行的外部訪問(wèn)操作并行進(jìn)行。該刷新操作方法大大提高了增益單元存儲(chǔ)陣列的操作速度，使用該刷新操作方法的PSRAM具有操作速度快、與外部SRAM接口兼容的特點(diǎn)。
文檔編號(hào)G11C11/403GK102237128SQ20101015343
公開(kāi)日2011年11月9日 申請(qǐng)日期2010年4月22日 優(yōu)先權(quán)日2010年4月22日
發(fā)明者孟超, 林殷茵, 程寬, 董存霖 申請(qǐng)人:復(fù)旦大學(xué)