專利名稱：控制時(shí)鐘輸入緩沖器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般來說涉及時(shí)鐘輸入緩沖器。
背景技術(shù)：
通常，時(shí)鐘輸入緩沖器用以控制到各種電路的輸入。舉例來說，結(jié)合低電力雙數(shù)據(jù)速率2(LPDDR2)同步動態(tài)隨機(jī)存取存儲器(LPDDR2-S(SDRAM))或非易失性存儲器(LPDDR2-N)，可使用時(shí)鐘啟用(CKE)輸入信號停用除時(shí)鐘以外的所有信號的輸入緩沖器。時(shí)鐘輸入緩沖器消耗電力，甚至當(dāng)時(shí)鐘穩(wěn)定時(shí)，因?yàn)闀r(shí)鐘輸入緩沖器是使用差分放大器實(shí)施的
發(fā)明內(nèi)容



圖I是一個(gè)實(shí)施例的電路示意圖；圖2時(shí)本發(fā)明的一個(gè)實(shí)施例的更詳細(xì)電路示意圖；圖3時(shí)根據(jù)一個(gè)實(shí)施例的時(shí)鐘啟用信號的時(shí)序圖；圖4時(shí)根據(jù)一個(gè)實(shí)施例的時(shí)鐘及逆時(shí)鐘信號的時(shí)序圖；圖5是根據(jù)一個(gè)實(shí)施例的CLK_int信號的時(shí)序圖；圖6時(shí)根據(jù)一個(gè)實(shí)施例的INPUT ENABLE信號的時(shí)序圖；圖7是根據(jù)一個(gè)實(shí)施例的信號CLK_EN_RST的時(shí)序圖；圖8是根據(jù)一個(gè)實(shí)施例的CLK_EN_SET信號的時(shí)序圖；圖9是根據(jù)一個(gè)實(shí)施例的CLK_BUFF_ENABLE信號的時(shí)序圖；及圖10是一個(gè)實(shí)施例的流程圖。
具體實(shí)施例方式參照圖1，集成電路封裝11可包括觸點(diǎn)10、12、16、18及20。集成電路封裝11可裝納耦合到緩沖器14、22及24的集成電路52。緩沖器緩沖來自觸點(diǎn)10、12、16、18及20的輸入信號。啟用電路50可控制緩沖器14及24的電力消耗以將其停用從而減少電力消耗且然后快速地將其啟用以用于集成電路操作。在一些實(shí)施例中，啟用電路50特定通過將啟用信號提供到所述緩沖器的EN輸入而將緩沖器24減電以減小其電力消耗。在一些實(shí)施例中，然后當(dāng)需要操作集成電路52時(shí)，可快速地啟用緩沖器24。舉例來說，在一些實(shí)施例中，響應(yīng)于時(shí)鐘信號的給定數(shù)目次雙態(tài)切換，可快速地啟用緩沖器24。舉例來說，此結(jié)合低電力雙數(shù)據(jù)速率2存儲器尤其有利。觸點(diǎn)10、12、16、18及20可在集成電路封裝11的外部上且電路52可為封裝11內(nèi)的集成電路。舉例來說，其可為存儲器電路，且作為一個(gè)實(shí)例，芯片52可為低電力雙數(shù)據(jù)速率2存儲器。
輸入緩沖器14(圖I中僅展示一個(gè))可耦合到觸點(diǎn)10及12。觸點(diǎn)10可與輸入信號Vref或參考電壓相關(guān)聯(lián)且觸點(diǎn)12可用于其它輸入。因此，觸點(diǎn)10及12可與在集成電路封裝的外部上的各種連接器相關(guān)聯(lián)。這些連接器可為連接盤、引腳、焊料球、插孔或用于集成電路封裝中的各種電連接器中的任一種。另外，可存在用于時(shí)鐘啟用信號的觸點(diǎn)16、用于時(shí)鐘信號的觸點(diǎn)18及用于逆時(shí)鐘信號的觸點(diǎn)20。參照圖2，來自觸點(diǎn)16的時(shí)鐘啟用信號去往緩沖器22，緩沖器22又耦合到啟用電路50，且特定來說，一個(gè)實(shí)施例中耦合到DQ觸發(fā)器34。在一個(gè)實(shí)施例中，DQ觸發(fā)器34具有時(shí)鐘輸入CK、輸入D及輸出Q。DQ觸發(fā)器34可為沿觸發(fā)的，且在一個(gè)實(shí)施例中可為正沿觸發(fā)的。在時(shí)鐘(CK)的上升沿上，可對輸入D進(jìn)行取樣且傳送到輸出Q。在其它時(shí)間，可忽略輸入D。時(shí)鐘觸點(diǎn)18可耦合到緩沖器24，緩沖器24輸出信號CLK_int 28，其為到DQ觸發(fā)器34的時(shí)鐘(CK)輸入。到緩沖器24的負(fù)輸入來自逆時(shí)鐘觸點(diǎn)20。
來自觸點(diǎn)18的時(shí)鐘信號還可經(jīng)過低電力消耗互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)緩沖器26以形成CLK_CM0S信號30，在一個(gè)實(shí)施例中CLK_CM0S信號30變?yōu)榈綍r(shí)鐘檢測器31的時(shí)鐘輸入。可將時(shí)鐘檢測器輸出(CLK_EN_SET)33提供到SR鎖存器32的設(shè)定端子。復(fù)位端子可耦合到來自下降沿檢測器35的輸出的CLK_EN_RST信號37。在一個(gè)實(shí)施例中，下降沿檢測器35檢測來自DQ觸發(fā)器34的INPUT_ENABLE信號36的下降沿。SR鎖存器32的Q輸出為信號CLK_BUFF_ENABLE 38，其在一個(gè)實(shí)施例中提供到緩沖器24的啟用輸入。SR鎖存器32輸出Q可在設(shè)定脈動為低且復(fù)位為高時(shí)較低且可在設(shè)定為高且復(fù)位為低時(shí)可較高?？稍趤碜許R鎖存器32的輸出Q的信號38為高時(shí)啟用緩沖器24。當(dāng)信號38為低時(shí)，可停用緩沖器24，從而產(chǎn)生電力節(jié)省。當(dāng)緩沖器24使用差分放大器實(shí)施時(shí)，時(shí)鐘輸入緩沖器24可甚至在時(shí)鐘CLK穩(wěn)定時(shí)消耗電力?？稍跁r(shí)鐘啟用新號的減電期間停用時(shí)鐘差分輸入緩沖器24以減少電流消耗。事實(shí)上，在一些實(shí)施例中，電流消耗可在備用電流的范圍內(nèi)。在一些實(shí)施例中，在減電退出時(shí)啟用時(shí)鐘輸入緩沖器24所需的時(shí)間可為實(shí)質(zhì)性的，因?yàn)闀r(shí)鐘信號用以在(舉例來說)LPDDR2存儲器中鎖存命令/地址總線。在一個(gè)實(shí)施例中，在電路52為LPDDR2存儲器的情況下，時(shí)鐘可在使時(shí)鐘啟用信號升高以退出減電之前雙態(tài)切換兩次。時(shí)鐘檢測器31可使用專用電路來檢測時(shí)鐘雙態(tài)切換以提前啟用時(shí)鐘差分輸入緩沖器。可在集成電路52進(jìn)入減電模式時(shí)停用時(shí)鐘差分輸入緩沖器24且可在時(shí)鐘開始再次雙態(tài)切換時(shí)啟用時(shí)鐘差分輸入緩沖器24。檢測器31可檢測時(shí)鐘雙態(tài)切換(例如，一次或兩次雙態(tài)切換)且可啟用時(shí)鐘差分輸入緩沖器24。因此，參考圖3，在此實(shí)例中，時(shí)鐘啟用(CKE)信號可在高電力消耗周期期間下降以轉(zhuǎn)變到減電的較低電力消耗模式。在圖4中以實(shí)線展示時(shí)鐘(CLK)信號且以虛線展示逆時(shí)鐘(CLK#)信號。CLK_int信號28為經(jīng)緩沖時(shí)鐘信號，如圖5中所展示。時(shí)鐘啟用信號的下降(圖3)，后跟CLKjnt信號28的上升沿(圖5)可觸發(fā)(如箭頭A所指示)INPUT_ENABLE信號36，展示于圖6中。因此，所述信號36可在從時(shí)鐘啟用信號的下落的延遲之后下降。INPUT_ENABLE信號36的下降沿觸發(fā)下降沿檢測器35 (圖2)，如箭頭B所指示，以發(fā)出CLK_EN_RST信號37，展示于圖7中。信號37觸發(fā)SR鎖存器發(fā)出CLK_BUFF_ENABLE信號38，如箭頭C所指示。在一個(gè)實(shí)施例中，下降信號38將緩沖器24減電。INPUT_ENABLE信號36可啟用或停用圖2中的緩沖器14。因此，電力消耗從高電力消耗轉(zhuǎn)變(由于輸入緩沖器(包括緩沖器24)中的電力消耗)，且進(jìn)入較低電力消耗狀態(tài)，在所述狀態(tài)中所有輸入緩沖器(包括緩沖器24)被減電。在一個(gè)實(shí)施例中，當(dāng)CLK信號(圖4)經(jīng)歷幾個(gè)循環(huán)時(shí)，時(shí)鐘檢測器31做出響應(yīng)，如箭頭F所指示，從而致使到鎖存器32的設(shè)定輸入反轉(zhuǎn)，以使得其輸出信號38走高(圖9)，如箭頭G所指示。此啟用緩沖器24,如箭頭D及CLK_int信號28所指示。在具有上升時(shí)鐘啟用的第一 CLK_int上升沿，輸出INPUT_ENABLE信號36 (圖6)切換到高，如箭頭E所指示。因此，時(shí)鐘輸入緩沖器24可減電以節(jié)省電力消耗且可響應(yīng)于時(shí)鐘(CLK)信號的雙態(tài)切換而重新加電。

在本文中所描述的實(shí)施例中，時(shí)鐘信號(圖4)上升沿(在時(shí)鐘的一不活動周期之后)產(chǎn)生CLK_EN_SET信號33 (圖7)的脈沖。時(shí)鐘檢測器31的輸出設(shè)定CLK_BUFF_ENABLE信號38 (圖9)且啟用CLK/CLK#差分緩沖器24。參照圖10，電力控制序列54可以軟件、硬件或固件來實(shí)施。在軟件實(shí)施例中，其可由存儲于計(jì)算機(jī)可讀媒體(例如半導(dǎo)體、光學(xué)或磁性存儲器)內(nèi)的指令實(shí)施。所述指令由處理器或控制器執(zhí)行。舉例來說，根據(jù)一個(gè)實(shí)施例，所述指令可存儲于啟用電路50內(nèi)的存儲裝置內(nèi)且由啟用電路處理器執(zhí)行。首先，菱形56處的檢查確定時(shí)鐘啟用信號是否已走低。如果是，那么實(shí)施減電或電力減小，如框58中所指示。接著，在框60處，當(dāng)時(shí)鐘信號再次開始向上時(shí)，檢測時(shí)鐘信號。此檢測可包括對時(shí)鐘雙態(tài)切換的次數(shù)進(jìn)行計(jì)數(shù)。當(dāng)檢測到時(shí)(或，舉例來說，超過閾值數(shù)目次雙態(tài)切換)，如菱形62中所確定，那么將電路加電，如框64中所指示。本說明書通篇所提及的“一個(gè)實(shí)施例”或“一實(shí)施例”意指結(jié)合所述實(shí)施例所描述的特定特征、結(jié)構(gòu)或特性包括于本發(fā)明內(nèi)所涵蓋的至少一個(gè)實(shí)施方案中。因此，片語“一個(gè)實(shí)施例”或“在一實(shí)施例中”的出現(xiàn)未必是指同一實(shí)施例。此外，所述特定特征、結(jié)構(gòu)或特性可以除所圖解說明的特定實(shí)施例以外的其它合適形式來建立且所有此類形式可涵蓋于本申請案的權(quán)利要求書內(nèi)。雖然已關(guān)于有限數(shù)目個(gè)實(shí)施例描述了本發(fā)明，但所屬領(lǐng)域的技術(shù)人員將了解其眾多修改及變化形式。因此，所附權(quán)利要求書既定涵蓋歸屬于本發(fā)明的真實(shí)精神及范圍內(nèi)的所有此類修改及變化形式。
權(quán)利要求
1.一種方法，其包含 基于對時(shí)鐘信號的雙態(tài)切換的檢測而控制緩沖器的電力消耗。
2.根據(jù)權(quán)利要求I所述的方法，其包括響應(yīng)于減電狀態(tài)而將所述緩沖器減電。
3.根據(jù)權(quán)利要求2所述的方法，其包括產(chǎn)生用以將所述緩沖器減電的信號。
4.根據(jù)權(quán)利要求3所述的方法，其包括使用觸發(fā)器來復(fù)位鎖存器以將所述緩沖器減電。
5.根據(jù)權(quán)利要求4所述的方法，其中所述鎖存器為SR鎖存器，且當(dāng)所述時(shí)鐘信號的雙態(tài)切換的次數(shù)超過閾值時(shí)向所述SR鎖存器提供信號。
6.根據(jù)權(quán)利要求5所述的方法，其包括從所述SR鎖存器輸出用以將所述緩沖器加電的信號。
7.根據(jù)權(quán)利要求I所述的方法，其包括對所述時(shí)鐘信號的雙態(tài)切換的預(yù)定次數(shù)進(jìn)行計(jì)數(shù)以將所述緩沖器加電到較高電力消耗模式。
8.根據(jù)權(quán)利要求I所述的方法，其包括使用所述緩沖器將時(shí)鐘信號提供到集成電路芯片。
9.根據(jù)權(quán)利要求8所述的方法，其包括使用所述緩沖器將時(shí)鐘信號供應(yīng)到低電力雙數(shù)據(jù)速率2存儲器。
10.一種集成電路，其包含 集成電路芯片； 緩沖器，其用以將時(shí)鐘信號供應(yīng)到所述集成電路芯片；及 裝置，其用以響應(yīng)于對所述時(shí)鐘信號的雙態(tài)切換的檢測而增加所述緩沖器的電力消耗。
11.根據(jù)權(quán)利要求10所述的電路，其中所述電路為存儲器。
12.根據(jù)權(quán)利要求11所述的電路，其中所述電路為低電力雙數(shù)據(jù)速率2存儲器。
13.根據(jù)權(quán)利要求10所述的電路，其中所述裝置包括用以對所述時(shí)鐘信號的循環(huán)次數(shù)進(jìn)行計(jì)數(shù)的檢測器。
14.根據(jù)權(quán)利要求13所述的電路，其中所述電路進(jìn)一步包括觸發(fā)器，所述觸發(fā)器耦合到所述檢測器以在對所述預(yù)定循環(huán)次數(shù)進(jìn)行計(jì)數(shù)時(shí)產(chǎn)生輸出信號且將所述輸出信號供應(yīng)到所述緩沖器以啟用所述緩沖器從而轉(zhuǎn)變到增加的電力消耗模式。
15.根據(jù)權(quán)利要求14所述的電路，其進(jìn)一步包括鎖存器，所述鎖存器耦合到所述緩沖器的輸出且具有耦合到所述觸發(fā)器以復(fù)位所述觸發(fā)器的輸出。
16.—種存儲器,其包含 存儲器集成電路芯片； 緩沖器，其耦合到所述芯片，所述緩沖器用以將時(shí)鐘信號供應(yīng)到所述芯片 '及 電路，其用以響應(yīng)于所述時(shí)鐘信號的雙態(tài)切換而將所述緩沖器加電。
17.根據(jù)權(quán)利要求16所述的存儲器，其中所述存儲器為低電力雙數(shù)據(jù)速率2存儲器。
18.根據(jù)權(quán)利要求16所述的存儲器，其中所述電路用以檢測所述時(shí)鐘信號的兩次雙態(tài)切換且作為響應(yīng)而啟用所述緩沖器。
19.根據(jù)權(quán)利要求16所述的存儲器，其包括耦合到所述緩沖器的輸出的DQ觸發(fā)器。
20.根據(jù)權(quán)利要求19所述的存儲器，其包括SR鎖存器，所述SR鎖存器耦合到所述電路且具有耦合到所述DQ觸發(fā)器的輸出的復(fù)位引腳。
全文摘要
一種集成電路可具有耦合到緩沖器(24)的時(shí)鐘輸入引腳。所述緩沖器可將時(shí)鐘信號(28)供應(yīng)到集成電路芯片，例如存儲器。為節(jié)約電力，將所述緩沖器減電。當(dāng)準(zhǔn)備使用時(shí)，快速地將所述緩沖器重新加電。在一個(gè)實(shí)施例中，響應(yīng)于所述時(shí)鐘信號的預(yù)定次數(shù)的雙態(tài)切換，自動地將所述緩沖器加電。
文檔編號G11C7/22GK102792380SQ200980163478
公開日2012年11月21日 申請日期2009年12月30日 優(yōu)先權(quán)日2009年12月30日
發(fā)明者格拉齊亞諾·米里希尼, 達(dá)尼埃萊·巴盧智, 達(dá)尼埃萊·維梅爾卡蒂 申請人:美光科技公司