專利名稱：Nand型快閃存儲器的讀寫方法及其相關(guān)頁緩沖區(qū)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種NAND型快閃存儲器元件(NAND flash memory device)的寫入及 讀取方法(program and read methods)及用以執(zhí)行所述寫入及所述讀取方法的頁緩沖區(qū) (page buffer)，尤其涉及一種應(yīng)用于一多層次單元(multi-level-cell)NAND型快閃存儲 器元件的寫入及讀取方法及用以執(zhí)行所述寫入方法的頁緩沖區(qū)。
背景技術(shù)：
在一傳統(tǒng)NAND型快閃存儲器中，每一存儲單元可存儲兩種數(shù)據(jù)狀態(tài)，即可存儲 「開」?fàn)顟B(tài)("ON" state)或「關(guān)」?fàn)顟B(tài)("OFF" state)。信息的每一位(bit)由個別的 存儲單元的「開」、「關(guān)」?fàn)顟B(tài)所定義。在傳統(tǒng)NAND型快閃存儲器中，為了能存儲N個位數(shù)據(jù) (N為大于或等于2的整數(shù))，必須使用N個個別的存儲單元。因此，如果是使用傳統(tǒng)NAND 型快閃存儲器，當(dāng)所要存儲的數(shù)據(jù)位個數(shù)增加時，存儲單元的個數(shù)也必須跟著增加。存儲在 單一位(one-bit)存儲單元的信息決定于一存儲單元的寫入狀態(tài)(programmedstatus)，而 所述數(shù)據(jù)利用寫入(program)動作存儲至所述存儲單元。存有存儲單元狀態(tài)的信息由一位 于所述存儲單元中的晶體管的閾值電壓(threshold voltage)所決定。閾值電壓是施加在 所述晶體管的柵極與源極間，可將所述晶體管導(dǎo)通(turn on)的最小電壓。
為了增加存儲容量而不增加存儲單元的數(shù)目，存儲在每一存儲單元的信息可被增 加至超過兩個狀態(tài)，而非僅上述的「開」及「關(guān)」兩個狀態(tài)。如此一個「多狀態(tài)」或「多層次 單元」可以存儲超過一位(one bit)的信息。目前最常使用的多層次單元結(jié)構(gòu)是在一個存 儲單元中存儲二位(two bits)的信息，其中有四個可區(qū)別的不同狀態(tài)(four distinctly different states)需要被定義，而通常是利用以下將敘述的閾值電壓加以定義。
圖l顯示根據(jù)所寫入的數(shù)據(jù)，一存儲單元的四種閾值電壓分布圖。如圖l所示， 所寫入的數(shù)據(jù)可以以下四種電壓分布之一來表示(1)小于_2. 0V的閾值電壓分布，是代表 (11)的二位數(shù)據(jù)；(2)介于O. 3V及0. 7V的閾值電壓分布，是代表(10)的二位數(shù)據(jù)；(3)介 于1. 3V及1. 7V的閾值電壓分布，是代表(01)的二位數(shù)據(jù)及(4)介于2. 3V及2. 7V的閾值 電壓分布，是代表(00)的二位數(shù)據(jù)。數(shù)據(jù)可基于上述四種不同閾值電壓分布而存儲于一存 儲單元中。 圖2為應(yīng)用在一 NAND型快閃存儲器中的存儲單元陣列20 (memory cellarray)中 的兩個存儲單元串(string)示意圖，其中每一存儲單元10存儲二位信息。所述存儲單元 陣列20包含串接于一位線BLl或BL2(bit line)與一地選擇線GSL (ground select line) 之間的多個存儲單元10。 一組與位線(BL1或BL2)、串選擇晶體管SST(string select transistor)及地選擇晶體管GST (ground select transistor)相串接的存儲單元10稱為 存儲單元串，其中所述串選擇晶體管SST及所述地選擇晶體管GST用以選定用來進行寫入的存儲單元IO，而串選擇晶體管SST的導(dǎo)通(turn on)或關(guān)閉(turn off)則由一串選擇 線SSL(string select line)的狀態(tài)所決定。所述串選擇晶體管SST被選擇性地切換以耦 合相關(guān)的存儲單元串及位線；所述的選擇晶體管GST則被選擇性地切換每一存儲單元串及 一共源線CSL(common source line)之間的電連接(electrical connection)。每一字線 WL1 WL16橫向連接相應(yīng)存儲單元10的柵極，是施加一適當(dāng)電位以進行寫入、讀取或確認 的操作。 關(guān)于應(yīng)用于一多層次單元NAND型快閃存儲器的寫入及讀取方法已有一些方法 被提出，將于下文陸續(xù)介紹。美國專利公開號US2005/0018488(并入作為參考數(shù)據(jù)，以下 稱'488)揭示一種以兩頁數(shù)據(jù)寫入存儲單元的方法。首先，第一頁的數(shù)據(jù)被寫入存儲單元 的最低有效位(Least Significant Bit :LSB);之后，第二頁的數(shù)據(jù)寫入存儲單元的最高有 效位(Most Signif icantBit :MSB)。圖3為顯示'488中的寫入方法中的存儲單元狀態(tài)轉(zhuǎn) 換示意圖。參看圖3，首先在第一頁寫入操作時，存儲單元的最低有效位由(11)狀態(tài)被寫 入(programmed)至(11)狀態(tài)或(10)狀態(tài)(以箭號A表示)。接著，在第二頁寫入操作時， 存儲單元的最高有效位被寫入。在寫入最高有效位時，處于(11)狀態(tài)的存儲單元將被寫入 至(11)狀態(tài)或(01)狀態(tài)(以箭號Bl表示)；處于(10)狀態(tài)的存儲單元將被寫入至(00) 狀態(tài)(以箭號B2表示)。以箭號B1及B2表示的最高有效位的寫入操作同時進行。進行 箭號Bl所示的寫入操作時，位線電壓電平為0V ;然而，進行箭號B2所示的寫入操作時，位 線電壓電平可調(diào)整介于一接地電位(即0V)與一電壓源(例V。。)之間，用以減緩箭號B2所 示寫入操作的速度，以配合箭號B1所示的寫入操作。'488同時揭示一種存儲單元讀取方 法，其包含一兩階段式最低有效位讀取(two-phase LSB read)及一一階段式最高有效位讀 取(one-phase MSBread)。所述兩階段式最低有效位讀取又包含一 LSB1讀取及一 LSB2讀 取。在所述LSB1讀取期間、所述LSB2讀取期間及所述一階段式最高有效位讀取期間，選定 字線(selected word line)分別被施加電壓Vrd3， Vrdl，及Vrd2，其中Vrd3 > Vrd2 > Vrdl (參看 圖3)。 美國專利US 6，937，510(并入作為參考數(shù)據(jù)，以下稱'510)還揭示一種以兩頁數(shù) 據(jù)寫入存儲單元的方法。圖4顯示一存儲單元可能具有的4種狀態(tài)，(0)、 (1)、 (2)及(3) 狀態(tài)，其顯示于'510中所揭示的寫入操作中的存儲單元狀態(tài)轉(zhuǎn)換圖。圖4中的閾值電壓分 布與圖3的閾值電壓分布相同。參看圖4，在第一頁寫入操作時，存儲單元的最低有效位由 (0)狀態(tài)被寫入至(0)或(1)狀態(tài)(以箭號C表示)；在第二頁寫入操作時，存儲單元的最 高有效位則被寫入。在最高有效位的寫入操作時，處于(0)狀態(tài)的存儲單元被寫入至(0)或 (2)狀態(tài)(以箭號Dl表示)；處于(1)狀態(tài)的存儲單元被寫入至(1)或(3)狀態(tài)(以箭號 D2表示)。以箭號D1及D2表示的最高有效位的寫入操作同時進行。進行箭號D2所示的寫 入操作時，位線電壓電平為0V;然而，進行箭號D1所示的寫入操作時，位線電壓電平可調(diào)整 介于一接地電位(即0V)及一電壓源(例V。。)之間，用以減緩箭號D1所示寫入操作的速度， 以配合箭號D2所示的寫入操作。'510同時揭示一種存儲單元讀取方法，其使用一三階段 讀取(three-phase read)并施加電壓Vrd3， Vrd2，及Vrdl于選定字線(selected word line) 上以分別區(qū)別(0) 、 (1) 、 (2)及(3)四種不同狀態(tài)的存儲單元，其中Vrd3 > Vrd2 > Vrdl (參看 圖4)。

發(fā)明內(nèi)容
本發(fā)明的第一目的提供一種多層次單元(multi-level-cell)NAND型快閃存儲器 元件的寫入方法，是先寫入存儲單元的最高有效位，再寫入存儲單元的最低有效位，藉以減 少寫入時間(programming time)。 本發(fā)明的第二目的提供一種多層次單元NAND型快閃存儲器元件的讀取方法，通 過執(zhí)行一三階段最低有效位讀取(three-phase LSB read)及一一階段最高有效位讀取 (one-phase MSB read)，以減少讀取時間(reading time)。 本發(fā)明的第三目的提供一種頁緩沖區(qū)(page buffer)，用以實施所述寫入及讀取 方法，以減少寫入及讀取的時間。 為達到上述目的，本發(fā)明揭示一種NAND型快閃存儲器元件的寫入讀取方法及一 種用以實施所述寫入及讀取方法的頁緩沖區(qū)。本發(fā)明揭示的寫入方法應(yīng)用于一包含多個零 存儲單元、多個第一存儲單元、多個第二存儲單元及多個第三存儲單元的NAND型快閃存儲 器元件。所述寫入方法包含以下步驟(a)將所述零存儲單元、所述第一存儲單元、所述第 二存儲單元及所述第三存儲單元寫入至一零狀態(tài)；(b)通過切換所述第二存儲單元的最高 有效位將所述第二存儲單元從所述零狀態(tài)寫入至一第二狀態(tài)；以及(c)通過切換所述第一 存儲單元的最低有效位將所述第一存儲單元從所述零狀態(tài)寫入至一第一狀態(tài)，同時通過切 換所述第三存儲單元的最低有效位將所述第三存儲單元從所述第二狀態(tài)寫入至一第三狀 態(tài)。其中每一所述存儲單元均搭配一第一鎖存電路及一第二鎖存電路。
本發(fā)明揭示的讀取方法應(yīng)用于一包含多個零存儲單元、多個第一存儲單元、多個 第二存儲單元及多個第三存儲單元的NAND型快閃存儲器元件。所述讀取方法包含以下步 驟(a)通過施加一第一確認信號及一第二確認信號至所述第一鎖存電路以讀取所述零存 儲單元、所述第一存儲單元、所述第二存儲單元及所述第三存儲單元的最高有效位；以及 (b)通過施加所述第一確認信號至一第一鎖存電路及施加一第三確認信號至所述一二鎖存 電路以讀取所述零存儲單元、所述第一存儲單元、所述第二存儲單元及所述第三存儲單元 的最低有效位。其中每一所述存儲單元均搭配一第一鎖存電路及一第二鎖存電路。
注意本文所述的零存儲單元、第一存儲單元、第二存儲單元及第三存儲單元分別 代表預(yù)定被寫入至(11)狀態(tài)、(10)狀態(tài)、(01)狀態(tài)及(00)狀態(tài)的存儲單元。
本發(fā)明同時揭示一種頁緩沖區(qū)，應(yīng)用在一包含多個存儲單元的NAND型快閃存儲 器元件以實施本發(fā)明的寫入及讀取方法。所述頁緩沖區(qū)包含一第一鎖存電路、一第二鎖存 電路、一位線電源電路、一輸入電路及一預(yù)充電電路(precharge circuit)。所述第一鎖存 電路通過一第一確認信號及一第二確認信號以確認所述存儲單元。所述第二鎖存電路通過 一第三確認信號以讀取所述存儲單元的最低有效位。所述位線電源電路提供一位線電源至 一選定位線(selected bit line)，其中所述選定字線搭配預(yù)定寫入的存儲單元。所述輸入 電路接收預(yù)定寫入的數(shù)據(jù)(information to be programmed)至所述存儲單元。所述預(yù)充 電電路預(yù)充電(precharge)所述選定位線。


圖1為一存儲單元的四種閾值電壓分布圖； 圖2為應(yīng)用在一 NAND型快閃存儲器中的存儲單元陣列中的兩個存儲單元串示意圖； 圖3為顯示第一常規(guī)技術(shù)的寫入方法的存儲單元狀態(tài)轉(zhuǎn)換示意圖； 圖4為顯示第二常規(guī)技術(shù)的寫入方法的存儲單元狀態(tài)轉(zhuǎn)換示意圖； 圖5為本發(fā)明一實施例的頁緩沖區(qū)的電路示意圖； 圖6為本發(fā)明的兩頁式寫入方法的存儲單元狀態(tài)轉(zhuǎn)換示意圖； 圖7為本發(fā)明最高有效位寫入操作的相關(guān)信號時序圖； 圖8為本發(fā)明最低有效位寫入操作的相關(guān)信號時序圖； 圖9為使用單階段讀取的最高有效位讀取的時序圖；以及 圖10為使用三階段讀取的最低有效位讀取的時序圖。
具體實施例方式
圖5為本發(fā)明一實施例的頁緩沖區(qū)5的電路示意圖。所述頁緩沖區(qū)5包含第一鎖 存電路51、第二鎖存電路52、位線電源電路53、輸入電路55、預(yù)充電電路56及位線選擇電 路54。位線選擇電路54用以決定選定位線及遮蔽位線。第一鎖存電路51及第二鎖存電路 52分別包含一鎖存器511及521。 圖6為本發(fā)明的兩頁式寫入方法(two-page program method)的存儲單元狀態(tài)轉(zhuǎn) 換示意圖。在本實施例中，施加在選定字線的讀取電壓(readvoltage)V^， V^及V^可分 別設(shè)定為0V、1V及2V ;而施加在選定字線的寫入電壓(program voltage)PGMVT0、 PGMVT1 及PGMVT2可分別設(shè)定為0. 3V、1. 3V及2. 3V，其中寫入電壓PGMVT0、PGMVT1及PGMVT2又可 分別稱為第一寫入電壓、第二寫入電壓及第三寫入電壓。此外，零狀態(tài)、第一狀態(tài)、第二狀態(tài) 及第三狀態(tài)分別表示圖6中的(11)、 (10)、 (01)及(00)狀態(tài)；且零存儲單元、第一存儲單 元、第二存儲單元及第三存儲單元分別代表將被寫入至零狀態(tài)、第一狀態(tài)、第二狀態(tài)及第三 狀態(tài)的存儲單元。 同時參考圖5及圖6。在第一頁寫入操作(first page operation)時(即由圖 6中箭號E所表示的最高有效位寫入操作)，所述第一鎖存電路51中的節(jié)點C及D以及所 述第二鎖存電路52中的節(jié)點B及A在數(shù)據(jù)輸入之前，分別設(shè)定在低電平、高電平、高電平及 低電平。處于低電平的節(jié)點A觸發(fā)信號RESET2以導(dǎo)通NM0S晶體管T17 ;處于低電平的節(jié) 點C觸發(fā)信號PL0AD至低電平以導(dǎo)通PM0S晶體管Tl，同時觸發(fā)一第一確認信號Sll以導(dǎo)通 NM0S晶體管T4。藉此，節(jié)點S0將被拉至一高電平(即Vee)且NM0S晶體管T5、 T3及T4被 導(dǎo)通以將節(jié)點C拉至低電平。在數(shù)據(jù)輸入期間，信號ENDI—直保持在高電平。如果輸入數(shù) 據(jù)為「0」(即低電平，此時信號ENI則為高電平)，NM0S晶體管T20及T21被導(dǎo)通，使得節(jié) 點D及C分別處于低電平及高電平。如果輸入數(shù)據(jù)為「1」(即高電平，此時信號ENI則為低 電平)，NM0S晶體管T20被關(guān)閉(turn off)，使得節(jié)點C處于低電平。之后，信號VBL1及 VBL2被分別設(shè)定至低電平及高電平，以導(dǎo)通PM0S晶體管T9及NM0S晶體管T12。在最高有 效位寫入操作期間，如果輸入數(shù)據(jù)為「0」，將導(dǎo)致節(jié)點C處于高電平且NM0S晶體管T10、T11 及T12均被導(dǎo)通。因此在最高有效位寫入操作期間，節(jié)點S0將被拉至一位線電源BLPWR， 此時所述位線電源BLPWR為一接地電位Vss (ground voltage)。節(jié)點SO通過導(dǎo)通NM0S晶 體管T22以電連接位線BLE，使得位線BLE處于所述接地電位Vss ;藉此即可進行寫入操作。 注意此時另一條位線BLO接地，以作為一遮蔽位線(shielding bit line)。然而，如果輸入數(shù)據(jù)為「1」，將導(dǎo)致節(jié)點C處于低電平且PM0S晶體管T8及T9將被導(dǎo)通。接著，節(jié)點SO將 被拉至一電壓源Vee (source voltage)，使得位線BLE也處于所述電壓源Vee ;藉此禁止寫入 操作的進行。注意，第二存儲單元的最高有效位、第一存儲單元的最低有效位及第三存儲單 元的最低有效位由高電平切換至低電平。 圖7為選定字線電壓SWLV、第一確認信號Sll及節(jié)點C的狀態(tài)在最高有效位寫入 操作的時序圖，所述時序圖包含兩個寫入期間(MP1及MP2)及兩個確認期間(MV1及MV2)。 在MP1期間，一寫入電壓PGMV(例如19V，其大于圖6中的PGMVT0、PGMVT1及PGMVT2)被施 加在一與被存取存儲單元(accessed memory cells)搭配的選定字線，其中所述被存取存 儲單元的最高有效位預(yù)定被寫入。在MV1及MV2期間，寫入電壓PGMVT1 (例1. 3V)被施加 在選定字線上且第一確認信號Sll被觸發(fā)以感測存取存儲單元的狀態(tài)。在MV1期間，節(jié)點C 維持在高電平意味著最高有效位寫入操作尚未完成。因此，寫入操作在MP2期間內(nèi)持續(xù)進 行。在MV2期間，存取存儲單元的閾值電壓達到目標(biāo)值(即最高有效位寫入操作已完成) 且節(jié)點C在第一確認信號Sll被觸發(fā)時由高電平切換至低電平。當(dāng)(01)狀態(tài)達到時(即 (11)狀態(tài)的最高有效位「1」切換至(01)的最高有效位的「o」)，節(jié)點so將被保持在高電平 且節(jié)點C將被設(shè)定至低電平。 在第二頁寫入操作(即最低有效位的寫入操作)時，使用與在最高有效位的寫入 操作時相同的字線或存取存儲單元。參考圖5及圖6，節(jié)點A、 B、 C及D的啟始狀態(tài)與最高 有效位寫入操作時相同。在數(shù)據(jù)輸入期間，信號ENDI—直保持在高電平。如果輸入數(shù)據(jù)為 「0」(即低電平，此時信號ENI則為高電平)，NM0S晶體管T20及T21被導(dǎo)通，使得節(jié)點D及 C分別處于低電平及高電平。如果輸入數(shù)據(jù)為「1」(即高電平，此時信號ENI則為低電平)， NM0S晶體管T20被關(guān)閉，使得節(jié)點C處于低電平。此時，讀取電壓V^或U其小于(01) 狀態(tài)的閾值電壓分布)被施加在選定字線上且一第三確認信號S2被觸發(fā)以感測存取存儲 單元的狀態(tài)。如果存取存儲單元處于(11)狀態(tài)，節(jié)點SO將處于低電平且節(jié)點B將保持在 高電平。如果存取存儲單元處于(01)狀態(tài)，節(jié)點SO將處于高電平且節(jié)點B將切換至低電 平。藉此，第二存儲單元的最高有效位將被讀至第二鎖存電路52且被鎖存在其中。S卩，處 于(11)狀態(tài)(即零狀態(tài))及處于(01)狀態(tài)(即第二狀態(tài))的存取存儲單元的最高有效位 的消息被鎖存在第二鎖存電路52中。之后，信號VBL1及VBL2將分別被設(shè)定至低電平及高 電平，以導(dǎo)通PMOS晶體管T9及NMOS晶體管T12。 最低有效位寫入操作可進一步分成LSB1寫入及LSB2寫入，其分別以圖6中的箭 號F1及F2表示。在LSB1寫入期間，輸入為「0」的數(shù)據(jù)將使得節(jié)點C處于高電平。如果存 取存儲單元處于(11)狀態(tài)，則節(jié)點B將保持在高電平且NMOS晶體管TIO、 Tll及T12將被 導(dǎo)通，使得節(jié)點SO將被拉至一位線電源BLPWR。因節(jié)點SO于NMOS晶體管T22導(dǎo)通時電連 接位線BLE，位線BLE將處于所述位線電源BLPWR的電壓電平。此時所述位線電源BLPWR的 電壓電平可調(diào)整于所述接地電位V^及所述電壓源V。。之間，以減緩從(11)狀態(tài)寫入至(10) 狀態(tài)(參考箭號F1)的寫入速度并配合從(01)狀態(tài)寫入至(00)狀態(tài)(參考箭號F2)的寫 入時間。LSB1寫入將一直進行直到存取存儲單元均已達到(10)狀態(tài)。在LSB2寫入期間， 輸入為「0」的數(shù)據(jù)將使得節(jié)點C處于高電平。如果存取存儲單元處于(01)狀態(tài)，則節(jié)點B 將保持在低電平且NMOS晶體管TIO、 T13及T14將被導(dǎo)通，使得節(jié)點SO將被拉至所述接地 電位Vss ;藉此，位線BLE也被拉至所述接地電位Vss。 LSB2寫入將一直進行直到存取存儲單
7元均已達到(00)狀態(tài)。注意，在最低有效位寫入操作時，輸入為「1」的數(shù)據(jù)將使得節(jié)點C 處于低電平。參考圖5， PM0S晶體管T8及T9將被導(dǎo)通。結(jié)果，節(jié)點SO將被拉至所述電壓 源V。。，同時位線BLE也被拉至所述電壓源V。。；因此，將禁止最低有效位寫入操作的進行。
圖8為選定字線電壓SWLV、第一確認信號Sll、第二確認信號S12及節(jié)點C的狀態(tài) 于最低有效位寫入操作的時序圖。 一兩階段確認程序(tow-phaseverification，即LV1及 LV2期間或者LV3及LV4期間)用以確認所述LSB1寫入(即LV1或LV3)及所述LSB2寫入 (即LV2或LV4)。為了確認所述LSB1寫入，寫入電壓PGMVT0 (例如0. 3V)被施加在選定字 線上且所述第一確認信號Sll被觸發(fā)以感測存取存儲單元的狀態(tài)(此時，節(jié)點B處于高電 平)。為了確認所述LSB2寫入，寫入電壓PGMVT2 (例如2. 3V)被施加在選定字線上且所述 第二確認信號S12被觸發(fā)以感測存取存儲單元的狀態(tài)(此時，節(jié)點A處于高電平)。當(dāng)(10) 狀態(tài)及(00)狀態(tài)達到時，節(jié)點C將被設(shè)定至低電平，因此進一步的寫入操作將被禁止。注 意，寫入電壓PGMV(例如19V)在LP1及LP2期間施加在選定字線上，使得所述LSB1寫入及 所述LSB2寫入可同時在LP1及LP2每一期間進行。 圖9為使用單階段讀取(one phase reading)的最高有效位讀取的時序圖。在 MR1期間，第一鎖存電路51的節(jié)點C及D通過觸發(fā)信號RESET1以導(dǎo)通NM0S晶體管T2而分 別被重置至高電平及低電平。在最高有效位讀取時，僅有第一鎖存電路51被使用。在MR2 期間，讀取電壓V^(例如IV)被施加在選定字線以確認存取存儲單元的狀態(tài)。因為第二鎖 存電路52沒有被重置且節(jié)點A可能處在高電平或低電平，因此第一及第二確認信號Sll及 S12被觸發(fā)用以感測存取存儲單元的狀態(tài)。如果存取存儲單元處于(01)或(00)狀態(tài)，則節(jié) 點S0將處于高電平且節(jié)點C則通過導(dǎo)通NM0S晶體管T5、T3及T4 (或T5、T6及T7)而被設(shè) 定至低電平。如果存取存儲單元處于(11)或(10)狀態(tài)，則節(jié)點SO將處于低電平且節(jié)點C 將保持在高電平。在MR3期間，節(jié)點C的四種狀態(tài)即為存取存儲單元分別處于(11) 、(10)、 (01)及(00)狀態(tài)的最高有效位。 圖IO為使用三階段讀取(three-phase reading)的最低有效位讀取的時序圖。 所述三階段讀取用以感測存取存儲單元的最低有效位，其包含LSB1讀取、LSB2讀取及LSB3 讀取三個階段。參考圖10及圖6，節(jié)點A、B、C及D首先通過觸發(fā)信號RESET1及RESET2以 導(dǎo)通NM0S晶體管T2及T17而分別被設(shè)定為低電平、高電平、高電平及低電平(即重置所述 第一鎖存電路51及所述第二鎖存電路52)。在LSB1讀取期間，利用第一鎖存電路51。讀 取電壓V^(例如2V)被施加在選定字線上用以區(qū)別處于(00)狀態(tài)的存取存儲單元及處于 (01) 、 (10)及(11)狀態(tài)的存取存儲單元。所述第一確認信號Sll被觸發(fā)以感測存取存儲單 元的狀態(tài)。如果存取存儲單元處于(00)狀態(tài)，則節(jié)點C通過導(dǎo)通NM0S晶體管T5、T3及T4 而切換至低電平。如果存取存儲單元處于(11)、 (10)或(01)狀態(tài)，則節(jié)點SO將切換至低 電平且節(jié)點C保持在高電平。在LSB2讀取期間，利用第二鎖存電路52。讀取電壓U例 如IV)被施加在選定字線上用以區(qū)別處于(10)或(11)狀態(tài)的存取存儲單元及處于(01) 或(00)狀態(tài)的存取存儲單元。所述第三確認信號S2被觸發(fā)以感測存取存儲單元的狀態(tài)。 如果存取存儲單元處于(01)或(00)狀態(tài)，則節(jié)點SO為高電平且節(jié)點B切換至低電平。如 果存取存儲單元處于(11)或(10)狀態(tài)，則節(jié)點SO被拉至低電平且節(jié)點B保持在高電平。 在LSB3讀取期間，利用第一鎖存電路51。讀取電壓V爐(例如OV)被施加在選定字線上用 以區(qū)別處于(11)狀態(tài)的存取存儲單元及處于其它狀態(tài)的存取存儲單元。所述LSB2讀取的結(jié)果被反饋以控制所述LSB3讀取中的感測動作。再次地，所述第一確認信號Sll用以感測 存取存儲單元的狀態(tài)。有關(guān)存取存儲單元的最低有效位的感測動作摘要如下。如果存取存 儲單元處于(00)狀態(tài)，節(jié)點C已在所述LSB讀取期間被設(shè)定為低電平。如果存取存儲單元 處于(01)狀態(tài)，節(jié)點S0在所述LSB3讀取期間處于高電平，然而節(jié)點B在所述LSB2讀取期 間被設(shè)為低電平；因此，節(jié)點C將保持在高電平。如果存取存儲單元處于(10)狀態(tài)，節(jié)點SO 在所述LSB3讀取期間處于高電平且節(jié)點B在所述LSB2讀取期間及所述LSB1讀取時間被 設(shè)為高電平；因此，節(jié)點C被設(shè)為低電平。如果存取存儲單元處于(11)狀態(tài)，節(jié)點SO在所 述LSB3讀取期間處于低電平且節(jié)點B在所述LSB2讀取期間及所述LSB1讀取時間均為高 電平；因此，節(jié)點C將保持在高電平。結(jié)果，當(dāng)存取存儲單元處于(00)、 (01)、 (10)及(11) 狀態(tài)時，節(jié)點C的狀態(tài)分別為「0」、「1」、「0」及「1」。S卩，節(jié)點C的輸出即為存取存儲器的最 低有效位。此外，存儲單元的每一最高有效位及每一最低有效位均經(jīng)由第一鎖存電路51中 的鎖存器(latch) 511輸出(參看圖5)。 經(jīng)由上述關(guān)于本發(fā)明多層次單元NAND型快閃存儲器元件寫入及讀取方法的詳細 說明之后，以下簡述各確認信號S11、S12及S2的技術(shù)特征。第一確認信號Sll用以確認處 于第二狀態(tài)存儲單元的最高有效位(參看圖7的MV1及MV2期間)，且用以確認處于第一狀 態(tài)存儲單元的最低有效位(參看圖8的LV1及LV3期間)。第二確認信號S12用以確認處 于第三狀態(tài)存儲單元的最低有效位(參看圖8的LV2及LV4期間)。第三確認信號S2用以 讀取處于第二及第三狀態(tài)的存儲單元的最低有效位(參看圖10的LSB2讀取及LSB3讀取 期間)。 本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點已揭示如上，然而所屬領(lǐng)域的技術(shù)人員仍可能基于 本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修改。因此，本發(fā)明的保護范圍 應(yīng)不限于實施例所揭示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換及修改，并為所附的權(quán) 利要求書所涵蓋。
權(quán)利要求
一種NAND型快閃存儲器元件，所述NAND型快閃存儲器元件包含多個存儲單元及一頁緩沖區(qū)，其特征在于所述頁緩沖區(qū)包含一第一鎖存電路，通過一第一確認信號及一第二確認信號以確認所述存儲單元；一第二鎖存電路，通過一第三確認信號以讀取所述存儲單元的最低有效位；一位線電源電路，提供一位線電源至一選定位線，其中所述選定位線搭配預(yù)定寫入的存儲單元；一輸入電路，接收預(yù)定寫入的數(shù)據(jù)至所述存儲單元；以及一預(yù)充電電路，預(yù)充電所述選定位線。
2. 如權(quán)利要求1所述的NAND型快閃存儲器元件，其特征在于所述頁緩沖區(qū)還包含一位 線選擇電路，用以決定所述選定位線及一遮蔽位線。
3. 如權(quán)利要求l所述的NAND型快閃存儲器元件，其特征在于所述第一確認信號用以確 認處于一第二狀態(tài)的存儲單元的最高有效位及確認處于一第一狀態(tài)的存儲單元的最低有 效位。
4. 如權(quán)利要求l所述的NAND型快閃存儲器元件，其特征在于所述第二確認信號用以確 認處于一第三狀態(tài)的存儲單元的最低有效位。
5. 如權(quán)利要求1所述的NAND型快閃存儲器元件，其特征在于所述第三確認信號用以讀 取處于一第二狀態(tài)及一第三狀態(tài)的存儲單元的最低有效位。
6. 如權(quán)利要求1所述的NAND型快閃存儲器元件，其特征在于所述位線電源可調(diào)整于一 接地電位至一電壓源之間。
7. 如權(quán)利要求l所述的NAND型快閃存儲器元件，其特征在于所述第一鎖存電路確認所 述存儲單元的編程狀態(tài)。
全文摘要
本發(fā)明揭示一包含多個存儲單元的多層次單元NAND型快閃存儲器元件的寫入及讀取方法為減少寫入及讀取時間。寫入方法包含步驟(a)將所有存儲單元寫入至一零狀態(tài)；(b)切換第二存儲單元的MSB將其從零狀態(tài)寫入至一第二狀態(tài)；以及(c)切換第一存儲單元的LSB將其從零狀態(tài)寫入至一第一狀態(tài)，同時切換第三存儲單元的LSB將其從第二狀態(tài)寫入至一第三狀態(tài)。讀取方法包含步驟(d)執(zhí)行一三階段(three-phase)最低有效位讀?。灰约?e)執(zhí)行一一階段(one-phase)最高有效位讀取。本發(fā)明還揭示一種用以執(zhí)行所述寫入方法及所述讀取方法的頁緩沖區(qū)。
文檔編號G11C16/06GK101740125SQ20091025049
公開日2010年6月16日 申請日期2006年9月30日 優(yōu)先權(quán)日2006年9月30日
發(fā)明者吳福安, 汪若瑜, 陳宗仁 申請人:莫斯艾得科技有限公司