專利名稱：采用新型時序操作的鐵電編程信息存儲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體集成電路設(shè)計和制造技術(shù)領(lǐng)域，特別涉及一種采用新型時序操作的鐵電編程信息存儲單元，尤其是應(yīng)用在FPGA (現(xiàn)場可編程門陣列)領(lǐng)域 的鐵電編程信息存儲單元，實現(xiàn)信息的非易失存儲。
技術(shù)背景FPGA (現(xiàn)場可編程門陣列)是一種可重構(gòu)的邏輯電路實現(xiàn)器件，使用者根據(jù) 不同的需要對FPGA進(jìn)行編程就可以得到各種不同功能的電路，具有很高的靈活 性。在應(yīng)用SRAM (靜態(tài)隨機讀寫存儲器)結(jié)構(gòu)編程單元的FPGA中，電路的通斷 信息被存儲到一個SRAM中，用SRAM中存儲的信息來直接控制M0S管的通斷或是 多路'器的選擇路徑，可以重復(fù)編程。然而，利用普通的CMOS工藝制造的SRAM 其信息存儲在內(nèi)部的寄生電容中，斷開電源后編程信息就會丟失，因此在FPGA 芯片外部附加非易失模塊對編程信息進(jìn)行存儲，當(dāng)FPGA芯片重新上電后，該存 儲的信息被重新寫入FPGA中的編程單元。目前基于SRAM作為編程單元的FPGA 的外部非易失性存儲模塊主要采用的是EEPROM (電可擦除式可編程只讀存儲器) 或者FLASH (快閃存儲器)，它們都有編程電壓高、可擦寫次數(shù)少、讀寫速度慢等 缺點，同時由于在FPGA外部獨立增加了此模i央，降低了集成性并且易增加成本。 鐵電存儲器基于鐵電材料的自發(fā)極化特性來存儲數(shù)據(jù)，可以做到斷開電源后數(shù)據(jù) 不丟失，同時具有低功耗、快速讀寫、擦寫次數(shù)高、高數(shù)據(jù)安全性等諸多優(yōu)勢， 正成為最有前景的新一代非易失半導(dǎo)體存儲器。將鐵電存儲技術(shù)引入到FPGA領(lǐng) 域中構(gòu)建鐵電編程信息存儲單元，可以將FPGA編程單元與編程信息的非易失存 儲同時在FPGA芯片內(nèi)實現(xiàn)，在芯片的功耗、讀寫速度、數(shù)據(jù)安全性、成本等方 面都具有明顯優(yōu)勢，體現(xiàn)出很大的工業(yè)應(yīng)用價值。在鐵電材料的應(yīng)用發(fā)展初期，J. F. Scott提出了一種Shadow RAM結(jié)構(gòu)的鐵電 編程信息存儲單元[']。該單元在普通SRAM單元的基礎(chǔ)上在兩個信息存儲節(jié)點上各添加了一個控制管和一個鐵電電容，結(jié)構(gòu)如圖1所示。編程時兩個控制管被關(guān)斷，鐵電電容與SRAM單元隔離，信息被寫入SRAM單元的節(jié)點寄生電容上，整個單元 按照SRAM的工作方式工作。系統(tǒng)斷電之前，先將兩個控制管打開，然后在極板 信號端上施加脈沖，將信息寫入鐵電電容。系統(tǒng)重新上電后，首先將控制管打開， 把鐵電電容中的信息恢復(fù)到節(jié)點寄生電容上，然后再把控制管關(guān)斷，整個單元按 照SR扁單元的方式繼續(xù)工作。這種單元的缺點在于(1)需要添加額外的控制 管，增加了面積成本；(2)斷電之前必須先打開控制管存儲信息，無法應(yīng)對突發(fā) 的斷電情況。日本的研究人員在Shadow RAM的基礎(chǔ)上做出改進(jìn)[2]，取消兩個控制管，從而 將鐵電電容直接連接在SRAM單元的信息存儲節(jié)點上，形成NVSRAM(非易失SRAM) 結(jié)構(gòu)，如圖2所示。這種編程單元的操作時序分為四個部分讀、寫、存儲以及 恢復(fù)。在讀和寫過程中，極板信號始終保持在0.5個編程電壓，其他操作時序和 普通SRAM操作一樣，這說明正常的讀寫操作仍是基于SRAM單元操作的，編程信 息存儲在節(jié)點寄生電容上，屬T易失性存儲。系統(tǒng)斷電之前需要進(jìn)行存儲操作， 即將極板信號從0. 5個編程電壓上拉至1個編程電壓，保持一段時間后再下拉至 0電平，這時編程信息已存在鐵電電容中，屬于非易失性存儲。系統(tǒng)重新上電之 后需要進(jìn)行恢復(fù)造作，即將極板信號從0電平恢復(fù)為0. 5個編程電壓，這時編程 信息重新存儲在節(jié)點寄生電容上，屬于易失性存儲。時序操作如圖3所示。這種 單元的缺點在于(1) 0.5個編程電壓的產(chǎn)生需要添加額外電路，極板信號始終 處于0.5個編程電壓，不利于電路功耗的降低，同時為了保持該電壓的精確性， 設(shè)計成本增加；(2)斷電之前必須通過存儲操作存儲信息，無法應(yīng)對突發(fā)的斷電 情況。針對上述兩種單元的缺點，有必要開發(fā)一種可以應(yīng)對突發(fā)斷電且操作時序簡 單穩(wěn)定的鐵電編程單元。 發(fā)明內(nèi)容本發(fā)明的目的是提供一種采用新型時序操作的鐵電編程信息存儲單元。 一種應(yīng)用于現(xiàn)場可編程門陣列的鐵電編程信息存儲單元，它可以實現(xiàn)信息的非易失存儲，并能應(yīng)對突發(fā)斷電的情況，同時它的操作過程簡單，操作信號易于 生成且穩(wěn)定。一個采用新型時序操作的鐵電編程信息存儲單元，包括一個鎖存器，包括兩個反相器，每個反相器的輸入都和另一個反相器的輸出 相連，形成環(huán)狀，由此產(chǎn)生兩個連接節(jié)點；兩個門控管，每個門控管與鎖存器的一個節(jié)點連接成了一個SRAM標(biāo)準(zhǔn)單元; 兩個鐵電存儲電容。所述兩個門控管的連接為每個門控管的源(或漏)端分別接在上述鎖存器的 一個連接節(jié)點上；每個門控管的漏(或源)端分別接在編程信號或編程信號的反 相信號上；每個門控管的柵端分別接在門控信號上；每個門控管的體端分別接地。所述兩個鐵電存儲電容的連接為每個鐵電存儲單元的一端連接在上述鎖存 器的一個連接節(jié)點上；每個鐵電存儲電容的另一端連接在極板信號上。所述門控管為醒OS晶體管。所述應(yīng)用新型時序操作的鐵電編程信息存儲單元的編程歩驟如下首先將編程信號施加在門控管的編程信號輸入節(jié)點(BL)，將編程信號的反相信號施加在 另一門控管的編程信號反相信號節(jié)點(BLB)上；然后在門控信號輸入節(jié)點(WL) 上施加一個編程電壓的脈沖信號；門控信號脈沖高電平期間，在極板信號輸入節(jié) 點(PL)上施加一個編程電壓的脈沖信號；門控信號脈沖應(yīng)在極板信號脈沖到來 之前開始，在極板信號脈沖過去后結(jié)束。讀出信息時始終保持門控信號和極板信 號為0電平。從上述描述中可以看出，應(yīng)用在此單元上的操作電壓只有O電平或一個編程 電壓，都方便產(chǎn)生。本發(fā)明和現(xiàn)有應(yīng)用技術(shù)的比較相比于Shadow RAM結(jié)構(gòu)單元，本單元使用的晶體管數(shù)量更少，有利于提高 集成度；相比于NVSRAM結(jié)構(gòu)單元，本單元在操作時沒有用到0. 5個編程電壓這 樣不易于精確產(chǎn)生并控制的電平，使整體電路的實現(xiàn)更加簡單，同時避免了極板 信號始終處于0. 5個編程電壓，為電路節(jié)省了一定功耗；相比于Shadow RAM結(jié)構(gòu)單元和NVSRAM結(jié)構(gòu)單元，本單元在編程過程中就直接將信息存儲在鐵電電容 中，因此斷電之前取消了存儲過程，可以應(yīng)對突發(fā)斷電情況；相比于Shadow RAM 結(jié)構(gòu)單元和NVSRAM結(jié)構(gòu)單元，本單元在系統(tǒng)重新上電時可以直接將鐵電電容中 的信息恢復(fù)出來，取消了恢復(fù)過程，簡化了操作時序。從上面的比較可以看出，采用本發(fā)明提出的單元結(jié)構(gòu)可以簡化系統(tǒng)電路的設(shè) 計，使單元電路操作方便而穩(wěn)定，同時降低功耗，并能應(yīng)對突發(fā)的斷電情況。


圖1為Shadow RAM單元結(jié)構(gòu)示意圖。 圖2為NVSRAM單元結(jié)構(gòu)示意圖。圖3為NVSRAM結(jié)構(gòu)單元操作時序圖，可以看到這種單元需要存儲與恢復(fù)過 程，且需要有附加電路提供0.5個編程電壓。圖4為采用新型時序操作的應(yīng)用于FPGA的鐵電編程信息存儲單元結(jié)構(gòu)示意圖。圖5:采用新型時序操作的應(yīng)用于FPGA的鐵電編程信息存儲單元的操作時序圖。圖6為采用新型時序操作的應(yīng)用于FPGA的鐵電編程信息存儲單元的Hspice 仿真圖。
具體實施方式
本發(fā)明的目的是提供一種采用新型時序操作的應(yīng)用于現(xiàn)場可編程門陣列的 鐵電編程信息存儲單元。下面結(jié)合附圖進(jìn)行詳細(xì)說明。圖4所示為應(yīng)用新型時序 操作的鐵電編程信息存儲單元結(jié)構(gòu)示意圖。該鐵電編程信息存儲單元組成包括一個鎖存器，包括兩個反相器，每個反相器的輸入都和另一個反相器的輸出 相連，形成環(huán)狀，由此產(chǎn)生連接節(jié)點1和連接節(jié)點2兩個節(jié)點；兩個門控管M1、 M2，均為醒OS晶體管。門控管M1的源(或漏)端接在上述 鎖存器的連接節(jié)點2上，門控管M2的源(或漏)端接在上述鎖存器的連接節(jié)點1 上；每個門控管的漏(或源)端分別接在編程信號輸入節(jié)點(BU或編程信號的反相信號節(jié)點(BLB)上；每個門控管的柵端分別接在門控信號輸入節(jié)點(WL) 上；每個門控管的體端分別接地。這樣門控管Ml、 M2分別與鎖存器組成了兩個 SRAM標(biāo)準(zhǔn)單元，每個SRAM標(biāo)準(zhǔn)單元的一端連接一個鐵電電容FeCapl或FeCap2， 組成兩個鐵電存儲單元，兩個鐵電存儲單元的鐵電電容的一端連接在一起后，連 接到極板信號輸入節(jié)點(PL)上。圖5所示為采用新型時序操作的應(yīng)用于FPGA的鐵電編程信息存儲單元的操 作時序圖；圖示為鐵電編程信息存儲單元編程步驟如下首先將編程信號施加在 門控管的編程信號輸入節(jié)點(BL)，將編程信號的反相信號施加在另一門控管的 編程信號反相信號節(jié)點(BLB)上；然后在門控信號輸入節(jié)點(WL)上施加一個 編程電壓的脈沖信號；門控信號脈沖高電平期間，在極板信號輸入節(jié)點(PL)上 施加一個編程電壓的脈沖信號；門控信號脈沖應(yīng)在極板信號脈沖到來之前開始， 在極板信號脈沖過去后結(jié)束。讀出信息時始終保持門控信號和極板信號為0電平。 圖5中所示的數(shù)據(jù)信號，其含義為在施加數(shù)據(jù)的過程中，在編程信號輸入節(jié)點 上施加任意的編程信息，在編程信號反相信號節(jié)點上施加與編程信息相應(yīng)的反相 信息；在讀出數(shù)據(jù)過程中，施加的數(shù)據(jù)可以無改變的恢復(fù)到編程信號輸入節(jié)點和 編程信號反相信號節(jié)點上。下面以圖6所示應(yīng)用實例"應(yīng)用新型時序操作的鐵電編程信息存儲單元的 Hspice仿真圖"予以進(jìn)一步說明。在此仿真結(jié)果中，WL為門控信號，PL為極板 信號，Vsup為電源，Vsdl、 Vsd2是反相器環(huán)兩內(nèi)部節(jié)點電壓，Polarl、 Polar2 是兩電容的極化強度。在10微秒之前的操作為編程操作，對原有的0、 l數(shù)據(jù)重 寫為1、 0。首先在編程信號輸入節(jié)點(BL)和編程信號反相信號節(jié)點(BLB)上 分別施加數(shù)據(jù)l、 0;然后在WL上施加一個高電平脈沖，并在此脈沖保持高電平 的過程中在PL上施加一個寬度小于WL脈沖的高電平脈沖?？梢钥吹?，兩內(nèi)部節(jié) 點Vsdl和Vsd2被成功的改寫(Vsdl從0變l， Vsd2從l變0)，兩電容的極化 強度也被翻轉(zhuǎn)(Polarl從正極化變?yōu)樨?fù)極化，Polar2從負(fù)極化變?yōu)檎龢O化)。寫 入成功后去掉電源，可以看到盡管兩個內(nèi)部節(jié)點(Vsdl和Vsd2)電壓降為0，但 是兩電容的極化強度(Polarl和Polar2)并沒有改變。重新上電后，兩個內(nèi)部節(jié)點的數(shù)據(jù)立刻得到了恢復(fù)，無須另加存儲和恢復(fù)過程。
權(quán)利要求
1.一種采用新型時序操作的鐵電編程信息存儲單元，其特征在于，所述鐵電編程信息存儲單元組成包括一個鎖存器，包括兩個反相器，每個反相器的輸入都和另一個反相器的輸出相連，形成環(huán)狀，由此產(chǎn)生兩個連接節(jié)點；兩個門控管；兩個鐵電存儲電容；上述一個鎖存器和兩個門控管組成了一個SRAM標(biāo)準(zhǔn)單元，兩個鐵電電容分別連接于鎖存器的連接節(jié)點上。
2. 根據(jù)權(quán)利要求1所述采用新型時序操作的鐵電編程信息存儲單元，其特征 在于，所述兩個門控管的連接為每個門控管的源(或漏)端分別接在上述鎖存器 的一個連接節(jié)點上；每個門控管的漏(或源)端分別接在編程信號或編程信號的 反相信號上；每個門控管的柵端分別接在門控信號上；每個門控管的體端分別接 地。
3. 根據(jù)權(quán)利要求1所述采用新型時序操作的鐵電編程信息存儲單元，其特征 在于，所述兩個鐵電存儲電容的連接為每個鐵電存儲電容的一端連接在上述鎖存 器的一個連接節(jié)點上；每個鐵電存儲單元的另一端連接在極板信號上。
4. 根據(jù)權(quán)利要求1所述采用新型時序操作的應(yīng)用于現(xiàn)場可編程門陣列的鐵電 編程信息存儲單元，其特征在于，所述每個門控管為NMOS晶體管。
5. 根據(jù)權(quán)利要求1所述采用新型時序操作的應(yīng)用于現(xiàn)場可編程門陣列的鐵電 編程信息存儲單元，其特征在于，所述反相器由一個麗0S管和一個PM0S管組成。
6. —種采用新型時序操作的應(yīng)用于現(xiàn)場可編程門陣列的鐵電編程信息存儲 單元，其特征在于，其編程步驟如下首先將編程信號施加在門控管的編程信號 輸入節(jié)點(BL)，將編程信號的反相信號施加在另一門控管的編程信號反相信號 節(jié)點(BLB)上；然后在門控信號輸入節(jié)點(WL)上施加一個編程電壓的脈沖信 號；門控信號脈沖高電平期間，在極板信號輸入節(jié)點(PL)上施加一個編程電壓的脈沖信號；門控信號脈沖應(yīng)在極板信號脈沖到來之前開始，在極板信號脈沖過去后結(jié)束；讀出信息時始終保持門控信號和極板信號為0電平。
全文摘要
本發(fā)明公開了屬于半導(dǎo)體集成電路設(shè)計和制造技術(shù)領(lǐng)域的一種采用新型時序操作的鐵電編程信息存儲單元。其組成包括，一個鎖存器，兩個門控管和兩個鐵電存儲電容。是在普通SRAM存儲單元的基礎(chǔ)上通過添加鐵電電容來實現(xiàn)信息的非易失存儲，并通過應(yīng)用一種新型的時序操作對該編程單元進(jìn)行編程。該編程單元結(jié)構(gòu)緊湊，操作信號易于生成，操作時序簡單且易于實現(xiàn)，同時降低了一定的電路功耗，適合應(yīng)用作為FPGA中的編程單元，實現(xiàn)FPGA編程信息的非易失存儲，并能應(yīng)對突發(fā)斷電的情況。
文檔編號G11C11/22GK101252018SQ200710121300
公開日2008年8月27日 申請日期2007年9月3日 優(yōu)先權(quán)日2007年9月3日
發(fā)明者任天令, 劉理天, 章英杰, 澤 賈, 陳弘毅 申請人:清華大學(xué)