專利名稱：一種集成電路結構的制作方法
技術領域：
本發(fā)明一般涉及集成電路，尤其是存儲器單元設計，更特別的是靜態(tài)隨機存取存
儲器單元的結構。
背景技術：
靜態(tài)隨機存取存儲器(SRAM)通常用于集成電路中。SRAM單元具有能夠保存數據 而不需要刷新的優(yōu)勢特征。SRAM單元可能包括不同數量的晶體管，經常依據晶體管數目而 命名，例如，6晶體管(6-T)SRAM，8晶體管(8-T)SRAM等。晶體管通常形成一個數據鎖存器 存儲一個比特位。附加額外的晶體管以控制晶體管的訪問。SRAM單元通常排列成一個具 有行和列的陣列。通常，SRAM單元的每一行都連接到一個決定當前SRAM單元是否被選擇 的字線，SRAM單元的每一列都連接到一條位線(或者一對位線)，用來存儲比特到SRAM單 元，或從SRAM單元中讀取比特。 隨著集成電路被不斷縮小，集成電路的工作電壓降低了，同時存儲器電路的工作 電壓也降低了。因此，衡量讀出和寫入SRAM單元的比特的可靠性的SRAM單元讀寫裕量 (margin)也降低了。由于靜態(tài)噪音的存在，讀寫裕量的降低可能導致相應的讀和寫操作的 錯誤。 已經開發(fā)出各種不同的方法降低能夠進行可靠讀寫操作所需的最小工作電壓 VCC^和適應不斷下降的工作電壓。例如，使用負向位線技術改善低工作電壓下的單元寫入 能力，尤其是當字線電壓被限制時。參考圖1，是一個6晶體管SRAM單元，"O"比特被寫入 到SRAM單元。因此，位線BL攜帶一個代表邏輯低的低電壓，位線BLB攜帶一個代表邏輯高 的高電壓。節(jié)點IO位于高電壓，節(jié)點12位于低電壓。為了在SRAM單元中寫入"O"比特， 輸入一個負向電壓，例如，-IOO毫伏，到位線BL上。負向電壓導致節(jié)點IO和位線BL之間 的電壓差增大。因此，寫操作變得更容易，VCCmin值可能被降低。 然而，負向位線技術是有代價的。通常，負向電壓是使用電荷泵產生的(沒有顯 示)，其收到工作電壓VDD然后輸出負向電壓。圖2圖釋說明了工作電壓VDD和由電荷泵產 生的負向位線電壓之間的關系。需要注意的是，如果工作電壓VDD變小，假如使用相同的電 荷泵，那么負向電壓的峰值也變小。然而，這種趨勢違背了使用負向位線電壓的目的。眾所 周知，如果工作電壓變小，負向位線電壓的峰值應該增大以補償工作電壓VDD的減小。 一種 解決這個問題的方法是當工作電壓VDD降低時采用更大的電荷泵。然而，這樣的解決方案 要求更多的芯片面積。因而需要其他解決方案。

發(fā)明內容
根據本發(fā)明的一個方面，一種集成電路結構包括字線，列選擇線和鎖存器。鎖存 器包括兩個互補的第一存儲節(jié)點和第二存儲節(jié)點，以及工作電壓節(jié)點?？刂齐娐愤B接于工 作電壓節(jié)點和鎖存器之間。控制電路包括連接到字線的第一輸入，和連接到列選擇線的第 二輸入。當字線和列選擇線都被選擇時，控制電路用于互連工作電壓節(jié)點和鎖存器；當字線和列選擇線中的至少一個沒被選擇時，控制電路斷開工作電壓節(jié)點和鎖存器之間的連接。
根據本發(fā)明的另一個方面，一種集成電路結構包括第一信號線；和第一信號線 斷開的第二信號線；工作電壓節(jié)點；互補的第一位線和第二位線；和包括互補的第一存儲 節(jié)點和第二存儲節(jié)點的一對交叉耦合反相器。第一NM0S晶體管連接于第一位線和第一存 儲節(jié)點之間，包括連接到第一信號線的柵極。第二NM0S晶體管連接于第二位線和第二存儲 節(jié)點之間，其包括連接到第二信號線的柵極。第一PM0S晶體管具有連接到第一信號線的 柵極，連接到工作電壓節(jié)點的源極，和連接到交叉耦合反相器對中的PM0S晶體管源極的漏 極。第二PMOS晶體管具有連接到第二信號線的柵極，連接到工作電壓節(jié)點的源極，和連接 到第一 PMOS晶體管漏極的漏極。 同樣，根據本發(fā)明的另一個方面，一種集成電路結構包括排列成行和列的多個靜 態(tài)隨機存取存儲器(SRAM)單元。每個SRAM單元包括一對包含互補的兩個第一存儲節(jié)點 和第二存儲節(jié)點的交叉耦合反相器；工作電壓節(jié)點；和連接于工作電壓節(jié)點和交叉耦合反 相器對之間的控制電路?？刂齐娐钒ǖ谝惠斎牒偷诙斎?，當第一輸入和第二輸入都有 "被選取"信號時，控制電路將工作電壓節(jié)點和交叉耦合反相器對進行互連；當第一輸入和 第二輸入至少有一個有"未被選取"信號時，控制電路斷開工作電壓節(jié)點和交叉耦合反相器 對之間的連接。所述集成電路結構進一步包括多條字線，其中每條字線連接到各自行的每 個SRAM單元的第一輸入。集成電路結構進一步包括多條列選擇線，每條列選擇線連接到各 自列中每個SRAM單元的第二輸入。 本發(fā)明的優(yōu)勢特點在于不依賴于負向位線電壓進行可靠的寫操作并降低了芯片 面積的消耗。


為了更全面地理解本發(fā)明和其優(yōu)點，結合下面的附圖描述作為參考，其中
圖1示出了傳統(tǒng)的6-T靜態(tài)隨機存取存儲器(SRAM)單元，其中，為了降低VCCmin， 使用負向位線電壓對SRAM單元進行寫入； 圖2示出了工作電壓VDD和由工作電壓產生的負向位線電壓之間的關系；
圖3示出了本發(fā)明的一個實例，其中控制電路用來控制存儲節(jié)點的電源供給；
圖4示出了一個SRAM陣列； 圖5示出了使用雙柵晶體管執(zhí)行本發(fā)明的一個實例；
圖6示出了一個雙柵鰭式場效應晶體管的橫斷面圖； 圖7是模擬結果圖，將從本發(fā)明實例獲得的VCCmin值與傳統(tǒng)的6-T SRAM單元的 VCCmin值進行對比。
具體實施例方式
下面，詳細描述當前首選實例的制作和使用。然而，應該認識到，本發(fā)明了提供很 多可以體現在各種具體情況中的、可用的發(fā)明概念。此具體實例僅僅是制作和使用本發(fā)明 的特定方式的說明，不限制本發(fā)明的范圍。 本發(fā)明提供了一種新型的靜態(tài)隨機存取存儲器(SRAM)單元實例。下面討論實例 的變化和操作。在本發(fā)明的各種視圖和說明性實例中，使用類似的參考數字表明類似的元件。 圖3示出了本發(fā)明的一個實例，其中包括8晶體管(8-T)SRAM單元16。 SRAM單元 16包括上拉晶體管PU1和PU2，下拉晶體管PD1和PD2，和傳輸門(pass-gate)晶體管PG1 和PG2。上拉晶體管PU1和下拉晶體管PD1的漏極連接在一起形成一個反相器，上拉晶體管 PU2和下拉晶體管PD2的漏極連接在一起形成另一個反相器。兩個反相器是交叉耦合的，以 形成一個數據鎖存器。數據鎖存器的存儲節(jié)點X0經由傳輸門晶體管PG1連接到位線BL，同 時存儲節(jié)點XI經由傳輸門晶體管PG2連接到位線BLB，其中存儲節(jié)點X0和XI是互補節(jié)點， 其經常處于相反的邏輯電平上(邏輯高或邏輯低)。傳輸門晶體管PG1和PG2的柵極連接 到字線WL。 SRAM單元16連接到工作電壓VDD和VSS之間。工作電壓VDD可以和提供給核 心電路的電壓相同，或者是與核心工作電壓不同的轉換電壓(經常稱為電壓CVDD)。
SRAM單元16進一步包括控制晶體管Cl和C2。實例中，控制晶體管Cl的柵極連接 到字線WL，同時控制晶體管C2的柵極連接到列選擇線CS，用來選擇不同的列進行寫操作。 列選擇線CS可被連接到本地I/O塊(未顯示)并從其接收信號，本地I/O塊向SRAM16所 位于的相同SRAM陣列中的所有列選擇線提供列選擇信號(請參考圖4)?？刂凭w管Cl和 C2的漏極是連接在一起的。在下面的討論中，控制晶體管Cl和C2組合在一起被稱為控制 電路CC，其中，控制晶體管Cl和C2的柵極作為控制電路CC的輸入。 控制電路CC控制在工作電壓節(jié)點(也稱為節(jié)點VDD)處的工作電壓VDD的接入。 如圖3所示，只有當字線WL和列選擇線CS都是邏輯高時，即足夠高而能夠關斷兩個晶體管 Cl和C2，才斷開節(jié)點X3和工作電壓VDD之間的連接。如果字線WL和列選擇線CS中的任 何一個處于邏輯低，節(jié)點X3和工作電壓VDD建立連接，工作電壓VDD供給節(jié)點X3。
圖4示出了包括了多個排列成行和列的SRAM單元的SRAM陣列20的部分視圖。 SRAM單元表示成S[第一整數][第二整數]形式，其中第一整數和第二整數分別代表行數 和列數。字線WL，位線BL和BLB，和列選擇線CS也使用相應的行數和列數標記。SRAM單元 的具體結構可以參考圖3或圖5。在下面的討論中，假設選取行i和列j，因此交叉點SRAM 單元S[i][j]是所選取的單元，其他SRAM單元未被選取。在下面的描述中，字線WL和列選 擇線CS上的邏輯高被稱為"被選取"信號，字線WL和列選擇線CS上的邏輯低被稱為"未被 選取"信號。本領域技術人員可以意識到，施加邏輯低到相應的字線和列選擇線，也可以使 交叉點的單元被選取，例如，用PM0S晶體管代替?zhèn)鬏旈T晶體管PG1和PG2。然而，本發(fā)明的 概念仍然適用。 在寫操作過程中，SRAM單元S[i] [j]作為寫入選擇，字線WL[i]和列選擇線CS[j] 因此攜帶邏輯高信號。位線BL[j]和BLB[j]根據要寫入SRAM單元S[i][j]的數值而設 定，并且位線BL[j]和BLB[j]具有相反的邏輯值。SRAM單元S[i][j]的控制晶體管Cl和 C2(參考圖3)都因字線WL[i]和列選擇線CS[j]的高電壓值而被關斷。因此，工作電壓VDD 和節(jié)點X3相隔離。寫操作因此更簡單快速。 在寫操作過程中，行i中的未選單元執(zhí)行偽讀操作。由于在寫操作過程中，所有未 選列的列選擇線都是邏輯低的，未選SRAM單元的控制晶體管C2 (參考圖3)，例如，行i中的 SRAM單元S[i] [j-l]和SRAM單元S[i] [j+l]被導通，工作電壓VDD提供給節(jié)點X3。因此， 行i中的未選單元就像控制晶體管Cl和C2 —樣將不存在，工作電壓節(jié)點VDD直接連接到 節(jié)點X3。在這些未選SRAM單元中存儲的值被保留。
類似地，寫操作過程中，列j中的未選單元仍然保留它們的值。由于所有未選行上 的字線信號是邏輯低的，列j中未選SRAM單元的控制晶體管CI (參考圖3)，例如SRAM單元 S[i-l] [j]和SRAM單元S[i+l] [j]被導通，工作電壓VDD提供給節(jié)點X3。因此，列j中的未 選單元就像控制晶體管CI和C2 —樣將不存在，工作電壓節(jié)點VDD直接連接到節(jié)點X3。在 這些未選SRAM單元中存儲的值被保留。對于未選行和未選列中的所有SRAM單元來說，由 于它們的字線WL和列選擇線CS都處于邏輯低，它們的所有控制晶體管CI和C2都被導通， 這些SRAM單元的節(jié)點X3都處于工作電壓VDD。因此，未選行和未選列中的SRAM單元保留 它們的值。 在讀操作中，SRAM陣列20中的所有列選擇線CS處于低電壓。因此，所有SRAM單
元中的所有控制晶體管C2被導通，因而工作電壓VDD被提供給所有SRAM單元的節(jié)點X3，
SRAM陣列20中的SRAM單元的工作方式類似于傳統(tǒng)的6晶體管SRAM單元。 總結上述討論的操作過程，在寫操作中，選取SRAM單元中的控制電路CC斷開工作
電壓VDD和由晶體管PU1， PU2， PD1， PD2形成的鎖存器之間的連接。然而，在讀操作中和/
或者對于寫操作中未選SRAM單元來說，控制電路CC將工作電壓VDD接入到節(jié)點X3(見圖3)。 應該知道到，圖3中所示的控制電路CC的作用可使用其他裝置執(zhí)行。例如，圖5示 出了一個實例，其中控制電路CC使用一個有前柵FG和背柵BG的雙柵晶體管C3執(zhí)行。如 果前柵FG和背柵BG中至少一個位于邏輯低，雙柵晶體管C3被導通。如果前柵FG和背柵 BG都位于邏輯高，晶體管C3被關斷。晶體管PU1， PU2， PD1， PD2， PG1和PG2可使用每個晶 體管只有一個柵極的普通晶體管實現，或者使用前柵連接到各自背柵的雙柵晶體管實現。
圖6顯示了一個典型的雙柵鰭式場效應晶體管30，圖中示出了鰭式場效應晶體管 的橫斷面圖。鰭式場效應晶體管30包括半導體鰭32，柵極電介質34，在鰭32的一個側壁 上的前柵FG，在鰭32的相對側壁上的背柵BG。鰭32最好有一個小寬度W，這樣，當由前柵 FG控制的溝槽和由背柵BG控制的溝槽都被關斷時，整個鰭被關斷。前柵FG和背柵BG的形 成可以包括形成柵電極層和構圖柵電極層。在構圖柵電極層的過程中，直接位于鰭32上的 柵電極層的一部分蝕刻，以便將前柵FG和背柵BG彼此分離。或者，前柵FG和背柵BG可通 過化學機械拋光相互分離。 事實上，圖3所示的實例可能被當作和圖5所示的實例一樣，其中控制晶體管CI 可被當作由前柵FG形成的晶體管，控制晶體管CI可被當作由背柵BG形成的晶體管。
應該認識到，盡管在本發(fā)明的實例中，控制電路CC被添加到6晶體管SRAM單元 中，控制電路CC的概念也可以應用到其他有不同數目晶體管和不同結構的SRAM單元中。通 過前面段落提供的教導，本領域的的普通技術人員能夠知道實現的細節(jié)。
使用本發(fā)明的實例，SRAM單元的VCC^值被顯著減小。圖7示出了模擬結果，其中 X軸表示工作電壓VDD (參考圖3) ， Y軸表示VCCmin。線40和42從傳統(tǒng)6晶體管SRAM單元 (工作溫度分別在125t:和-40°C )獲得。線44和46是從本發(fā)明的實例(工作溫度分別在 125t:和-40°C )獲得的結果。模擬結果表明，相較于傳統(tǒng)的6晶體管SRAM單元，本發(fā)明實 例的VCC^值減小了大約200毫伏。更進一步，在寫操作時，本發(fā)明實例可以和負向位線的 使用相結合。相應結果顯示為線50，其表明如果使用-100毫伏位線電壓，VCCmin值可以更 進一步減小100毫伏。顯然，這導致VCCmin值從O. 7-0. 8伏減小到0. 4-0. 6伏。
7
本發(fā)明實例有很小的芯片面積耗損。如果本發(fā)明實例是使用傳統(tǒng)的平面M0S晶體 管來實現，只需要在傳統(tǒng)的6晶體管SRAM單元的芯片面積上額外附加大約15%的芯片面 積。然而，如果本發(fā)明實例使用雙柵鰭式場效應晶體管實現，需要的額外芯片面積進一步減 小到大約10%。 盡管本發(fā)明和其優(yōu)點已經被詳細描述了 ，需要明白的是，在此可以做各種變化，替 換和更改，而不違背附加要求所定義的本發(fā)明的范圍和精神。而且，本申請的范圍并不局限 于說明書描述的過程，機械，制造，和組成的問題，手段，方法和步驟的具體實例。作為本工 藝的一項普通技術應感激本發(fā)明的公開，根據本發(fā)明，現存的或今后開發(fā)的執(zhí)行相同的功 能或獲得相同結果的過程，機械，制造，組成的問題，手段，方法或步驟可能被使用。因此，附 加說明應該包括在其范圍這樣的過程，機械，制造，組成的問題，手段，方法，或步驟中。
權利要求
一種集成電路結構，包括字線；列選擇線；包括互補的第一存儲節(jié)點和第二存儲節(jié)點的鎖存器；工作電壓節(jié)點；和連接于工作電壓節(jié)點和鎖存器之間的控制電路，其中所述控制電路包括連接到字線的第一輸入；和連接到列選擇線的第二輸入，其中，當字線和列選擇線都被選取時，控制電路用于將工作電壓節(jié)點和鎖存器互連起來；當字線和列選擇線中至少一個未被選取時，控制電路斷開工作電壓節(jié)點和鎖存器之間的連接。
2. 權利要求1的集成電路結構，其中控制電路包括第一PMOS晶體管，包括連接到第一輸入的第一柵極，連接到工作電壓節(jié)點的第一源 極，和連接到鎖存器的第一漏極；禾口第二PMOS晶體管，包括連接到第二輸入的第二柵極，連接到工作電壓節(jié)點的第二源 極，和連接到第一漏極的第二漏極。
3. 權利要求1的集成電路結構，其中控制電路包括雙柵PMOS晶體管，其包括 連接到第一輸入的前柵；連接到第二輸入的背柵； 連接到工作電壓節(jié)點的源極；禾口 連接到鎖存器的漏極。
4. 權利要求3的集成電路結構，其中雙柵PMOS晶體管是包括鰭片的鰭式場效應晶體 管，前柵在所述鰭的第一側壁上，背柵在與第一側壁相對的第二側壁上。
5. 權利要求1的集成電路結構，其中鎖存器包括 第一上拉晶體管；第二上拉晶體管，其中第一上拉晶體管和第二上拉晶體管的源極都連接到控制電路； 第一下拉晶體管；第二下拉晶體管，其中第一下拉晶體管和第二下拉晶體管的漏極分別連接到第一上拉 晶體管和第二上拉晶體管的漏極；組成互補對的第一位線和第二位線；連接于第一位線和第一上拉晶體管與第一下拉晶體管的漏極之間的第一傳輸門 (pass-gate)晶體管，第一傳輸門晶體管的柵極連接到字線；禾口連接于第二位線和第二上拉晶體管與第二下拉晶體管的漏極之間的第二傳輸門晶體 管，第二傳輸門晶體管的柵極連接到字線。
6. —種集成電路結構，包括 第一信號線；和第一信號線斷開的第二信號線； 工作電壓節(jié)點； 互補的第一位線和第二位線；包括互補的第一存儲節(jié)點和第二存儲節(jié)點的一對交叉耦合反相器；將第一位線連接到第一存儲節(jié)點的第一 NM0S晶體管，所述第一NMOS晶體管包括連接到第一信號線的柵極；將第二位線連接到第二存儲節(jié)點的第二 NMOS晶體管，所述第二NMOS晶體管包括連接到第二信號線的柵極；第一PMOS晶體管，包括連接到第一信號線的柵極、連接到工作電壓節(jié)點的源極、和連 接到所述一對交叉耦合反相器的PMOS晶體管的源極的漏極；禾口第二PMOS晶體管，包括連接到第二信號線的柵極、連接到工作電壓節(jié)點的源極、連接 到第一 PMOS晶體管漏極的漏極。
7. 權利要求6的集成電路結構，其中第一信號線是字線，第二信號線是列選擇線。
8. 權利要求6的集成電路結構，其中第一PMOS晶體管和第二PMOS晶體管是離散MOS管。
9. 權利要求6的集成電路結構，其中第一PMOS晶體管和第二PMOS晶體管是雙柵MOS 管的一部分，其中第一 PMOS晶體管的柵極是雙柵M0S管的前柵，第二 PMOS晶體管的柵極是 雙柵M0S管的背柵。
10. 權利要求9的集成電路結構，其中雙柵MOS管是雙柵鰭式場效應晶體管。
11. 一種集成電路結構，包括排列成行和列的多個靜態(tài)隨機存取存儲器(SRAM)單元，其中每個SRAM單元包括 包括互補的第一存儲節(jié)點和第二存儲節(jié)點的一對交叉耦合反相器； 工作電壓節(jié)點；禾口連接于工作電壓節(jié)點和所述一對交叉耦合反相器之間的控制電路，其包括第一輸入和 第二輸入，其中當第一輸入和第二輸入都有"被選取"信號時，控制電路用于互連工作電壓 節(jié)點和所述一對交叉耦合反相器；當第一輸入和第二輸入中至少一個有"未被選取"信號 時，控制電路斷開工作電壓節(jié)點和所述一對交叉耦合反相器之間的連接；多條字線，其中每條字線連接到各自行的每個SRAM單元的第一輸入；禾口 多條列選擇線，其中每條列選擇線連接到各自列的每個SRAM單元的第二輸入。
12. 權利要求11的集成電路結構，其中多個SRAM單元的每一個的控制電路包括 第一PMOS晶體管，包括連接到第一輸入的第一柵極，連接到工作電壓節(jié)點的第一源極，和連接到所述一對交叉耦合反相器的第一漏極；禾口第二PMOS晶體管，包括連接到第二輸入的第二柵極，連接到工作電壓節(jié)點的第二源 極，和連接到第一漏極的第二漏極。
13. 權利要求11的集成電路結構，其中控制電路包括雙柵PMOS晶體管，其包括連接到 第一輸入的前柵，連接到第二輸入的背柵，連接到工作電壓節(jié)點的源極，和連接到所述一對 交叉耦合反相器的漏極。
14. 權利要求13的集成電路結構，其中雙柵PM0S晶體管是包括鰭的鰭式場效應晶體 管，前柵在所述鰭的第一側壁上，背柵在所述鰭片的與第一側壁相對的第二側壁上。
全文摘要
一種集成電路結構包括字線、列選擇線和鎖存器。鎖存器包括互補的第一存儲節(jié)點和第二存儲節(jié)點、和工作電壓節(jié)點。控制電路連接在工作電壓節(jié)點和鎖存器之間?？刂齐娐钒ㄟB接到字線的第一輸入；和連接到列選擇線的第二輸入。當字線和列選擇線都被選取時，控制電路將工作電路和鎖存器連接起來；當字線和列選擇線中至少一個未被選擇時，控制電路斷開工作電壓節(jié)點和鎖存器之間的連接。
文檔編號G11C11/41GK101727971SQ20091020361
公開日2010年6月9日 申請日期2009年5月19日 優(yōu)先權日2008年10月22日
發(fā)明者劉逸群 申請人:臺灣積體電路制造股份有限公司