專利名稱：半導體集成電路的制作方法
技術領域：
本發(fā)明涉及一種半導體集成電路，特別涉及具有多進出口的寄存器文 巻的結構。
背景技術：
以往，在半導體集成電路中，當具有多進出口的寄存器文巻時，將多 個功能塊連接在該多進出口寄存器文巻上，以便可利用這些多個功能塊進 行數(shù)據(jù)的并列處理。
例如，在專利文獻l中，使寄存器文巻為寫入進出口數(shù)是2，讀出進 出口數(shù)也是2的多進出口型(2Write 2Read (2W2R)型)，將1W1R型功能塊 和其它1W1R型功能塊連接在上述2W2R進出口型寄存器文巻上。也就是說， 此2W2R進出口型寄存器文巻，構成為對于一個存儲器單元準備兩個讀 出進出口和兩個寫入進出口 ，且將一個讀出進出口和一個寫入進出口連接 在第1功能塊上，同時將另一個讀出進出口和另一個寫入進出口連接在第 2功能塊上。
并且，在含有上述存儲器單元的晶體管電路中，以往，在其組成晶體 管的閾值電壓、向其組成晶體管提供的供給電壓、其組成晶體管的活性化 率、以及其耗電之間，存在有在所給予的規(guī)定活性化率下使耗電最少的閾 值電壓及供給電壓，例如，記載在非專利文獻l中。
專利文獻1特開平11一175394號公報(

圖13)
非專利文獻lK. Nose et al. ， . Optimization of VDD and VTH for low — power and high — speed applications, . ASPDAC. 00， pp. 469 — 474, Jan. 2000.但是，在具有上述以往的多進出口型寄存器文巻的半導體集成電路 中，存在下述缺點。
也就是說，在以往的多進出口型寄存器文巻中，如上所述，對每一個 存儲器單元準備連接的多個功能塊的寫入進出口及讀出進出口的合計數(shù) 的進出口。因此，多進出口型寄存器文巻具有面積增大的缺點。
而且，在上述以往的多進出口型寄存器文巻中，例如，當連接的一個 功能塊的活性化率(訪問頻度)較高，其它功能塊的活性化率較低時，由于 雖然在一個活性化率下存在為了使耗電少到最佳狀態(tài)的供給電壓和晶體 管的閾值電壓，但是在另一個活性化率使用存儲器單元時，其供給電壓和 閾值電壓不會成為最佳值，因此存在沒有使耗電最少，浪費耗電的課題。
于是，例如，想到了不采用以往那樣的在多個功能塊之間共用存儲器 單元的結構，而是采用在各功能塊中使用專用的存儲器單元的結構。在此 構思下，能夠對專用的存儲器單元，設定與該專用功能塊的活性化率相對 應的供給電壓和閾值電壓，能夠有效地減少耗電。而且，只要對專用的存 儲器單元設置其專用的功能塊所具有的讀出進出口及寫入進出口的合計 進出口數(shù)就行，能夠削減其它功能塊所具有的進出口數(shù)，將進出口數(shù)削減 到所需要的進出口數(shù)，能夠節(jié)省面積。
但是，在上述構思中，當某功能塊所需要的數(shù)據(jù)，不是收納在其專用 的存儲器單元中，而是收納在其它功能塊的專用存儲器單元中時，產(chǎn)生在 進行將該數(shù)據(jù)交換到自己的專用存儲器單元中的操作后，再從自己的專用 存儲器單元進行該數(shù)據(jù)的讀出的必要性。此時，例如，想到了采用將己經(jīng)
收納在自己的專用存儲器單元中的數(shù)據(jù)暫時保存在外部寄存器中，然后， 將來自其它功能塊的專用存儲器單元的數(shù)據(jù)傳送到自己的專用存儲器單 元中的結構，在該構思中，產(chǎn)生下述課題需要設置在外部的保存寄存器、 和與其連接的數(shù)據(jù)總線等，不僅在數(shù)據(jù)的訪問上需要時間，而且導致面積
增大。并且，存在有微細化過程(process)為數(shù)十毫微左右的柵極長，因
光刻的極限和量子效果而引起漏電流增大等。

發(fā)明內容
本發(fā)明著眼于上述課題，其目的在于提供一種既削減了一個存儲器單元所需的進出口數(shù)，又具有在短時間可進行數(shù)據(jù)訪問的多進出口型寄存 器文巻的半導體集成電路。
為了達到上述目的，在本發(fā)明中采用了下述結構在基本上采用在各 功能塊中使用專用的存儲器單元的結構的同時，當在另一個功能塊中需要 其它功能塊專用的存儲器單元的數(shù)據(jù)時，在存儲器單元陣列內進行存儲器 單元之間的數(shù)據(jù)交換。
具體地說，本發(fā)明的半導體集成電路的特征在于，包括第1及第2 信息保持電路，形成在存儲器單元陣列，保持信息；第1進出口部，僅連 接在上述第1信息保持電路上，用于信息輸入或輸出；第2進出口部，僅 連接在上述第2信息保持電路上，用于信息輸入或輸出；以及交換電路， 接受交換控制信號，在上述存儲器單元陣列內相互交換保持在上述第1信
息保持電路中的信息和保持在上述第2信息保持電路中的信息。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部分別由晶體管電路構成。上述第1及第2進出口部的晶體管電路，彼 此由閾值電壓不同的晶體管構成。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部，訪問頻度彼此不同。由閾值電壓較高的晶體管構成的進出口部的訪 問頻度，低于由閾值電壓較低的晶體管構成的進出口部的訪問頻度。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部，接受供給的電源電壓彼此不同。
本發(fā)明的特征在于，在上述半導體集成電路中，電源電壓較低的進出 口部的訪問頻度，低于電源電壓較高的進出口部的訪問頻度。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2信息 保持電路，分別由晶體管電路構成。上述第1及第2信息保持電路的晶體 管電路，由閾值電壓彼此不同的晶體管構成。
本發(fā)明的特征在于，在上述半導體集成電路中，由上述閾值電壓較高 的晶體管構成的信息保持電路的訪問頻度，低于由閾值電壓較低的晶體管 構成的信息保持電路的訪問頻度。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2信息 保持電路，接受供給的電源電壓彼此不同。本發(fā)明的特征在于，在上述半導體集成電路中，電源電壓較低的信息 保持電路的訪問頻度，低于電源電壓較高的信息保持電路的訪問頻度。
本發(fā)明的特征在于，在上述半導體集成電路中，上述交換電路具有將 信息暫時保持起來的暫時保持電路。在上述第1及第2信息保持電路中保 持的信息，根據(jù)上述交換控制信號，經(jīng)上述暫時保持電路相互交換。
本發(fā)明的特征在于，在上述半導體集成電路中，檢測出相互交換保持 在上述第1及第2信息保持電路中的信息的交換動作的結束，在檢測出該 交換結束時停止上述交換控制信號的輸出。
本發(fā)明的特征在于，在上述半導體集成電路中，檢測出應該讓保持在
上述第1及第2信息保持電路中的信息已被保持在這些第1及第2信息保 持電路中的狀態(tài)，在檢測出后，進行保持在上述第1及第2信息保持電路 中的信息的相互交換。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部分別由晶體管電路構成。上述第l及第2進出口部的晶體管電路，分 別由與自己的進出口部的訪問速度相對應的晶體管寬度的晶體管構成。 訪問速度較慢的進出口部的晶體管電路的晶體管寬度，窄于訪問速度較快 的進出口部的晶體管電路的晶體管寬度。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2信息 保持電路分別由晶體管電路構成。上述第1及第2信息保持電路的晶體管 電路，分別由與連接在自己的信息保持電路上的進出口部的訪問速度相對 應的晶體管寬度的晶體管構成。訪問速度較慢的信息保持電路的晶體管電 路的晶體管寬度，窄于訪問速度較快的信息保持電路的晶體管電路的晶體 管寬度。
本發(fā)明的特征在于，在上述半導體集成電路中，上述暫時保持電路由 門閂電路構成。
本發(fā)明的特征在于，在上述半導體集成電路中，上述門閂電路為差動電路。
本發(fā)明的特征在于，在上述半導體集成電路中，上述交換電路，包括 門閂電路，將保持在電源電壓較低的信息保持電路中的信息暫時保持起 來，且將該保持的信息輸出到電源電壓較高的信息保持電路中。本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部、和上述第1及第2信息保持電路，分別由晶體管電路構成。由上述 第1進出口部及上述第1信息保持電路構成的組、和由上述第2進出口部
及上述第2信息保持電路構成的組，分別具有襯底電壓控制電路。上述襯
底電壓控制電路，分別將構成自己組的進出口部及信息保持電路的各晶體 管電路的晶體管的閾值電壓控制為與自己組的進出口部的訪問頻度相應 的閾值電壓。
本發(fā)明的特征在于，在上述半導體集成電路中，由上述第l進出口部
及上述第1信息保持電路構成的組、和由上述第2進出口部及上述第2信 息保持電路構成的組，分別具有電源電壓控制電路。上述電源電壓控制電 路，分別根據(jù)自己的進出口部中的信息讀出時間及寫入時間，控制向自己 的進出口部及信息保持電路提供的電源電壓。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部、和上述第l及第2信息保持電路分別由晶體管電路構成。由上述第 1進出口部及上述第1信息保持電路構成的組、和由上述第2進出口部及 上述第2信息保持電路構成的組，分別具有襯底電壓控制電路及電源電壓 控制電路。上述襯底電壓控制電路，分別將構成自己組的進出口部及信息 保持電路的各晶體管電路的晶體管的閾值電壓控制為規(guī)定的閾值電壓。上 述電源電壓控制電路，分別控制向自己的進出口部及信息保持電路提供的 電源電壓，使自己的進出口部中的信息讀出時間及寫入時間分別為設定時 間。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部、和上述第1及第2信息保持電路，形成在將多個晶體管并列布置的 晶體管并列部。動作速度較慢的進出口部及信息保持電路，位于上述晶體 管并列部的端部。動作速度較快的進出口部及信息保持電路，位于上述晶 體管并列部的內側。
本發(fā)明的特征在于，在上述半導體集成電路中，包括第1及第2虛 擬信息保持電路，形成在形成了上述第1及第2信息保持電路的單元陣列 中。上述交換控制信號，反映出實際彼此交換保持在上述第1及第2虛擬 信息保持電路中的信息的切換時間，在經(jīng)過該切換時間后停止輸出。本發(fā)明的特征在于，在上述半導體集成電路中，形成了上述第l進出 口部的襯底與形成了上述第2進出口部的襯底分開。
本發(fā)明的特征在于，在上述半導體集成電路中，形成了上述第l信息 保持電路的襯底與形成了上述第2信息保持電路的襯底分開。
本發(fā)明的特征在于，在上述半導體集成電路中，上述暫時保持電路由 晶體管電路構成，且將構成的晶體管的閾值設定為與上述切換控制信號的 訪問頻度相應的閾值。 .
本發(fā)明的特征在于，在上述半導體集成電路中，上述暫時保持電路將 供給的電源電壓設定為與上述切換控制信號的訪問速度相應的電壓。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部的訪問速度為規(guī)定速度。電源電壓較低的進出口部的訪問頻度，高于 電源電壓較高的進出口部的訪問頻度。
本發(fā)明的特征在于，在上述半導體集成電路中，電源電壓較低的信息 保持電路的訪問頻度，高于電源電壓較高的信息保持電路的訪問頻度。
本發(fā)明的特征在于，在上述半導體集成電路中，上述交換電路的電源 電壓，高于電源電壓較低的信息輸入用的進出口部的電源電壓。上述交換 電路，包括門閂電路，將在連接在電源電壓較高的信息輸入用的進出口 部的信息保持電路中保持的信息暫時保持起來，且將該保持的信息輸出到 連接在電源電壓較低的信息輸入用的進出口部的信息保持電路中。
本發(fā)明的特征在于，在上述半導體集成電路中，上述暫時保持電路由 第1倒相電路及第2倒相電路構成。上述第1倒相電路的輸出連接在上述
第2倒相電路的輸入上。上述第2倒相電路，具有串聯(lián)的第1及第2麗0S 晶體管。上述第l倒相電路的輸入，連接在信息輸入用的第1或第2進出 口部的輸出、和上述第2倒相電路的第1麗0S晶體管的漏極上。上述第2 倒相電路的上述第1NM0S晶體管，其柵極連接在上述第1倒相電路的輸出 上，其源極連接在上述第2NM0S晶體管的漏極上。向上述第2倒相電路的 上述第2麗0S晶體管的柵極輸入上述信息輸入用的第1或第2進出口部的 輸出。
本發(fā)明的特征在于，在上述半導體集成電路中，信息輸入用的第l或 第2進出口部的數(shù)目為一個。向上述第2倒相電路的上述第2麗0S晶體管的源極輸入上述信息輸入用的第1或第2進出口部的信號的翻轉信號。
本發(fā)明的特征在于，在上述半導體集成電路中，信息輸入用的第l或
第2進出口部的數(shù)目為多個。上述第2倒相電路的上述第2麗0S晶體管的 個數(shù)，為與上述第1及第2進出口部的數(shù)目相等的個數(shù)。上述多個第2醒0S 晶體管串聯(lián)在一起，將其中位于距上述第2倒相電路的第1麗0S晶體管最 遠的位置的第2兩0S晶體管的源極接地。向上述多個第2麗0S晶體管的各 柵極輸入相應的上述第1或第2進出口部的信號。
本發(fā)明的特征在于，在上述半導體集成電路中，將多個信息輸入用的 第1或第2進出口部中的活性化率較高的進出口部的信號輸入到位于距上 述第2倒相電路的第1畫0S晶體管最遠的位置的第2麗0S晶體管的柵極。
本發(fā)明的特征在于，在上述半導體集成電路中，包括第1虛擬電路， 對上述第1信息保持電路進行數(shù)據(jù)的讀出及其后的數(shù)據(jù)寫入、和第1及第 2信息保持電路之間的數(shù)據(jù)交換；以及第2虛擬電路，對上述第2信息保 持電路進行數(shù)據(jù)的讀出及其后的數(shù)據(jù)的寫入、和第1及第2信息保持電路 之間的數(shù)據(jù)交換。構成上述第1虛擬電路的多個MOS晶體管，擴散層濃度、 襯底電壓或柵極氧化膜壓的MOS特性都相同。構成上述第2虛擬電路的多 個MOS晶體管，其一部分與上述MOS特性具有同一MOS特性，其余的部分 具有與構成上述第1虛擬電路的MOS晶體管的MOS特性不同的MOS特性； 該半導體集成電路具有調整分別提供給上述第1及第2虛擬電路的電源電 壓的電源電壓調整電路。上述電源電壓調整電路，調整向上述第l虛擬電 路提供的電源電壓值，使上述第1虛擬電路的輸出信號的延遲值成為預先 設定的第1參照延遲值，同時將該調整的電源電壓值提供給上述第2虛擬 電路中的與上述第l虛擬電路的MOS晶體管同一的MOS特性的MOS晶體管； 并且，調整向上述第2虛擬電路中的與上述第1虛擬電路的MOS晶體管不 同的MOS特性的MOS晶體管提供的電源電壓值，使上述第2虛擬電路的輸 出信號的延遲值成為預先設定的第2參照延遲值。
本發(fā)明的特征在于，在上述半導體集成電路中，上述第1及第2進出 口部、和上述第1及第2信息保持電路分別由晶體管電路構成。由上述第 1進出口部及上述第1信息保持電路構成的組、和上述第2進出口部及上 述第2信息保持電路與上述交換電路構成的組，分別具有提供不同值的電源電壓的電源電壓供給電路。將上述各組電源電壓供給電路的電源電壓值 分別設定為自己的進出口部中的信息讀出時間、寫入時間和交換時間的總 和為規(guī)定時間的電源電壓值。
本發(fā)明的特征在于，在上述半導體集成電路中，半導體集成電路為多 線程型處理機。
如上所述，在本發(fā)明的半導體集成電路中，由于第l信息保持電路基 本上專用于第1進出口部，第2信息保持電路基本上專用于第2進出口部， 因此在這些信息保持電路中削減了自己的專用進出口部以外的進出口部 的部分的進出口數(shù)。而且，例如，當產(chǎn)生要將第l信息保持電路的信息從 第2進出口部讀出的必要性時，由于在存儲器單元陣列內通過交換電路將
第1信息保持電路的信息交換到第2信息保持電路中，因此與將保存寄存
器等設置在外部進行信息的交換操作時相比，信息的訪問速度變快，能夠
在短時間內進行訪問。
而且，由于總是從專用的第1進出口部讀出/寫入第1信息保持電路 的信息，因此能夠對第1信息保持電路和第1進出口部，將其提供的電源 電壓、和其組成晶體管的閾值電壓設定為與其專用的第1進出口部的訪問 頻度(活性化率)對應的值，能夠使第1信息保持電路及第1進出口部的耗
電少到最佳。這對于第2信息保持電路及第2進出口部也是一樣。
而且，在本發(fā)明中，在兩個信息保持電路之間進行的信息交換，是通 過門閂電路進行的。此時，由于將用低電源電壓動作的信息保持電路的信 息鎖存在上述門閂電路中，然后，輸出到用高電源電壓動作的信息保持電 路中，因此能夠將低電源電壓的信息保持電路的信息較好地交換到高電源 電壓的信息保持電路中。所以，在低電源電壓的信息保持電路中，其電源 電壓即使為低電壓，也沒有問題。
另外，在本發(fā)明中，由于在晶體管并列部中的、恐怕因STI(Sharrow Trench Isolation元件隔離區(qū)域)的影響太大而造成晶體管性能劣化的端 部，布置動作速度較慢的進出口部及信息保持電路，在晶體管并列部的內 側STI影響較弱的區(qū)域中，布置動作速度較快的進出口部及信息保持電路， 因此較好地確保了其動作速度較快的進出口部及信息保持電路的動作的 高速性及穩(wěn)定性。并且，另外，在本發(fā)明中，由于當在兩個信息保持電路間進行信息的 交換時，反映出形成在存儲器單元陣列的兩個虛擬信息保持電路之間的信 息的實際交換時間，因此能夠在不那么受制造工序的偏差、溫度、電壓等 外部環(huán)境的影響的情況下，在信息保持電路之間確實地進行信息的交換， 能夠實現(xiàn)動作的穩(wěn)定化。
而且，在本發(fā)明中，由于當將HI數(shù)據(jù)寫入暫時保持電路中時，不必
為了削減飽和電流而將第2倒相電路的第1NM0S晶體管的柵極長設定得較
長，能夠將其設定得較短，因此能夠削減面積，并且由于不必將多個柵極
長較短的晶體管串聯(lián)來構成第1NM0S晶體管，因而即使在更加微細化的制 造工序中，也不會產(chǎn)生面積的負擔。另外，由于將第1及第2NM0S晶體管 串聯(lián)，因此能夠用DIBL效果實現(xiàn)亞閾值(subthreshold)漏電流的削減。
并且，在本發(fā)明中，由于為將在第2倒相電路的兩個NM0S晶體管、 和信息輸入用的進出口部的信號的倒相電路的麗0S晶體管串聯(lián)而成的3 段串聯(lián)結構，因此將第2倒相電路的漏電流進一步減少到1/10。
而且，在本發(fā)明中，由于為信息輸入用的進出口部的數(shù)目為復數(shù)，還 增加了第2倒相電路中所具有的麗0S晶體管的個數(shù)，將它們等串聯(lián)在一 起的結構，因此更加削減了漏電流。
另外，在本發(fā)明中，由于能夠在第2倒相電路內，將柵極電位為L的 較高的麗0S晶體管的源極 漏極電壓設定得較低，因此能夠削減柵極漏 電流。
并且，在本發(fā)明中，由于能夠對由規(guī)定的MOS特性的多個MOS晶體管 構成的虛擬電路、和由那些M0S晶體管及其它M0S特性的多個M0S晶體管 構成的其它虛擬電路分別提供恰當?shù)碾娫措妷海虼四軌驅崿F(xiàn)低耗電化。
(發(fā)明的效果)
如上所述，根據(jù)本發(fā)明的半導體集成電路，由于將各進出口部僅連接 在自己專用的信息保持電路上，因此能夠明顯地削減各信息保持電路的進 出口數(shù)，并且當必須從各進出口部讀出自己專用的信息保持電路以外的其 它信息保持電路的信息時，由于通過設置在存儲器單元陣列內的交換電 路，將上述其它信息保持電路的信息交換到自己專用的信息保持電路中， 因此能夠將信息的訪問速度保持得較快，能夠在短時間進行訪問。而且，能夠以由進出口部及專用于此的信息保持電路構成的組為單位，設定與自 己組的進出口部的訪問頻度(活性化率)相對應的電源電壓、組成晶體管的 閾值電壓，具有可降低各組耗電的效果。
而且，使用本發(fā)明，能夠將低電源電壓的信息保持電路的信息較好地 交換到高電源電壓的信息保持電路中，同時使低電源電壓的信息保持電路 中的其電源電壓低電壓化。
另外，使用本發(fā)明，由于將動作速度較快的進出口部及信息保持電路 布置在晶體管并列部中的難以受到STI影響的內側，因此能夠較好地維持 其高速動作性及穩(wěn)定性。
再加上，使用本發(fā)明，由于當在兩個信息保持電路之間進行信息的交 換時，反映出虛擬信息保持電路之間的信息的實際交換時間，因此能夠在 不那么受到制造工序的偏差、溫度、電壓等外部環(huán)境的影響的情況下，在 信息保持電路之間確實地進行信息的交換，能夠實現(xiàn)動作的穩(wěn)定化。
另外，使用本發(fā)明，能夠削減暫時保持電路的面積，同時即使在更加
微細化的制造工序中，也能夠抑制產(chǎn)生面積負擔的情況，而且能夠用DIBL
效果來削減亞閾值漏電流。
并且，使用本發(fā)明，能夠更進一步地削減第2倒相電路的漏電流。 而且，使用本發(fā)明，由于能夠對具有規(guī)定的MOS特性的多個MOS晶體 管的多個虛擬電路提供恰當?shù)碾娫措妷?，因此能夠實現(xiàn)低耗電化。
附圖的簡單說明
圖1為示出了本發(fā)明的實施例所涉及的半導體集成電路的結構圖。 圖2為示出了同半導體集成電路所具有的晶體管文巻的內部結構的要 部圖。
圖3為示出了在同寄存器文巻進行數(shù)據(jù)的交換動作的時序圖。 圖4為示出了同半導體集成電路的寫入進出口部、讀出進出口部、保 持電路及門閂電路的活性化率、組成晶體管的閾值電壓及電源電壓的關系圖。
圖5為示出了在同半導體集成電路中具有的襯底電壓控制電路的內部 結構圖。圖6為示出了在同半導體集成電路中具有的DLL電路的內部結構圖。 圖7為示出了從同DLL電路輸出的各種信號的時序圖。 圖8為示出了同半導體集成電路中具有的延遲電壓變換電路的內部結
圖9為說明構成同半導體集成電路的晶體管列中的動作速度較快的電 路部和動作速度較慢的電路部的布置位置的概要圖。
圖10為示出了在同半導體集成電路中具有的控制電路的內部結構、 及將使用了兩個虛擬電路的實際數(shù)據(jù)交換反映出來的各種控制信號生成 的詳細電路圖。
圖11為示出了在同半導體集成電路中具有的控制電路及使用了兩個 虛擬電路的數(shù)據(jù)交換信號生成電路的詳細電路圖。
圖12為示出了通過同數(shù)據(jù)交換信號生成電路而進行數(shù)據(jù)交換動作的 時序圖。
圖13為示出了當將訪問速度固定時，同半導體集成電路的寫入進出 口部、讀出進出口部、保持電路及門閂電路的活性化率、組成晶體管的閾 值電壓及電源電壓的關系圖。
圖14為示出了滿足圖13所示的關系的寄存器文巻的內部結構的要部圖。
圖15為示出了滿足圖13所示的同寄存器文巻的全體概略結構圖。
圖16為示出了延遲電壓變換電路的內部結構的電路圖。
圖17為示出了同延遲電壓變換電路的動作時序圖。
圖18為示出了寄存器文巻內的1R/1W的存儲器單元的電路結構圖。
圖19為示出了寄存器文巻內的1R/3W的存儲器單元的電路結構圖。
圖20(a)為示出了為同半導體集成電路的具體應用例的處理機的內部
結構圖，同圖(b)為示出了在同處理機中的線程(thread)的切換時序圖。 圖21為示出了為同半導體集成電路的具體應用例的其它處理機的內
部結構圖。
(符號的說明)
1 —寄存器文巻；2A—第1功能塊；2B—第2功能塊；5 —存儲器單元 陣列；5a—正常存儲器單元群；5b 5f—虛擬存儲器單元群；6—讀出/寫入電路；7 —譯碼電路；8 —控制電路；9一延遲電壓變換電路；10 —DLL
電路；12a 12c —電源電壓控制電路；13a 13c—襯底電壓控制電路；20A 一第1保持電路(第1信息保持電路)；20AD1、 20AD2 —第1虛擬保持電路 (第1虛擬信息保持電路)；30BD1、 30BD2 —第2虛擬保持電路(第2虛擬 信息保持電路)；21AW—第1寫入進出口部；21AR1、 21AR2—第1讀出進 出口部；30B —第2保持電路(第2信息保持電路)；31AW —第2寫入進出 口部；31AR—第2讀出進出口部；40—門閂電路(暫時保持電路)；41、 42 一傳送電路；43 —交換電路；61 —晶體管列；70 —檢測電路；71—控制信 號生成電路；16B—MCA虛擬電路(第2虛擬電路)；16C—MCB虛擬電路(第 l虛擬電路)；B1L、 C1M—電源控制電路(電源電壓調整電路及電源電壓供 給電路)。
具體實施例方式
參照附圖對本發(fā)明的實施例的半導體集成電路加以說明。 (第1實施例)
圖1示出了本發(fā)明的第1實施例的半導體集成電路的整體結構。 在同圖中，1為寄存器文巻，2A及2B分別為功能塊。上述寄存器文 巻1為寫入進出口數(shù)是2，讀出進出口數(shù)是3的2W3R進出口型。 一個功能 塊2A為寫入進出口數(shù)是1，讀出進出口數(shù)是2的1W2R進出口型，另一個 功能塊2B為寫入進出口數(shù)及讀出進出口數(shù)都是1的1W1R進出口型。因此， 寄存器文巻1和一個功能塊2A與一根寫入數(shù)據(jù)線A—Wl及兩根讀出數(shù)據(jù) 線A — R1、 A—R2連接，寄存器文巻1和另一個功能塊2B分別與一根寫入 數(shù)據(jù)線B—W1及讀出數(shù)據(jù)線B—R1連接。
在上述寄存器文巻l中，包括存儲器單元陣列5、寫入/讀出電路6、 譯碼電路7、控制電路8、延遲電壓變換電路9及DLL電路10。上述存儲 器單元陣列5還包括正常存儲器單元群5a、和5個虛擬存儲器單元群 5b 5f 。這些虛擬存儲器單元群5b 5f與正常存儲器單元群5a的位(bit) 線形狀、字線形狀及存儲器單元形狀相同。上述寫入/讀出電路6，與上述 兩個功能塊2A、 2B和兩根寫入數(shù)據(jù)線A—W1、 B—W1及3根讀出數(shù)據(jù)線A 一R1、 A—R2、 B—R1連接。將用以在上述兩個功能塊2A、 2B之間進行數(shù)據(jù)的寫入/讀出的地址信號、讀出活性化信號及寫入活性化信號輸入到上 述控制電路8，將時鐘信號輸入到上述DLL電路10。
而且，在圖l所示的半導體集成電路中，包括3個電源電壓控制電路 12a、 12b、 12c，和3個襯底電壓控制電路13a、 13b、 13c，以后再對它們 進行詳細說明。
圖2示出了對上述正常存儲器單元群5a進行數(shù)據(jù)(信息)的寫入/讀出 結構的詳細情況。在同圖中，20A為專用于上述1W2R型功能塊2A的第1 保持電路(第1信息保持電路)，30B為專用于上述另一個1W1R型功能塊 2B的第2保持電路(第2信息保持電路)，分別由兩個變換器(inverter) 電路II、 12構成。將專用于上述1W2R型功能塊2A的一個第1寫入進出 口部(信息輸入用的第1進出口部)21AW、及兩個第1讀出進出口部(信息 輸出用的第1進出口部)21AR1 、 21AR2連接在上述第1保持電路20A上。 上述第1寫入進出口部21AW，由各為l個的P型及N型晶體管Trl、 Tr2 構成，且通過寫入數(shù)據(jù)線A—W1連接在功能塊2A上，上述兩個讀出進出 口部21AR1、 21AR2分別由兩個N型晶體管Tr3、 Tr4構成，且通過讀出數(shù) 據(jù)線A—R1、 A—R2連接在功能塊2A上。將數(shù)據(jù)寫入用字線WLWA連接在 上述寫入進出口部21AW的N型晶體管Tr2的柵極上，將數(shù)據(jù)讀出用字線 WLRA1、 WLRA2連接在各讀出進出口部21AR1、 21AR2的N型晶體管Tr4的 柵極上。
同樣，將專用于上述1W1R型功能塊2B的一個第2寫入進出口部(信 息輸入用的第2進出口部)31 AW、及1個第2讀出進出口部(信息輸出用的 第2進出口部)31AR連接在上述第2保持電路30B上。上述第2寫入進出 口部31AW，與上述第1寫入進出口部21AW—樣，由各為1個的P型及N 型晶體管Trl、 Tr2構成，且通過寫入數(shù)據(jù)線B—W1連接在功能塊2B上， 上述讀出進出口部31AR與上述讀出進出口部21AR1 —樣，分別由兩個N 型晶體管Tr3、 Tr4構成，且通過讀出數(shù)據(jù)線B—R1連接在功能塊2B上。 將數(shù)據(jù)寫入用字線WLWB連接在上述寫入進出口部31AW的N型晶體管Tr2 的柵極上，將數(shù)據(jù)讀出用字線WLRB連接在各讀出進出口部31AR的N型晶 體管Tr4的柵極上。
而且，在圖2中，40為門閂電路(暫時保持電路)，由包括4個P型晶體管Tr5 Tr8、禾n 3個N型晶體管Tr9 Trl1的差動電路構成。41及42 為傳送電路，分別包括4個N型晶體管Trl2 Tr15、 Trl6 Tr19。上述門 閂電路40，連接在上述第2功能塊2B專用的第2保持電路30B上，當將 H(高)電平的控制信號B—LEN輸入到內藏的N型晶體管Trll的柵極時， 將上述第2保持電路30B的保持數(shù)據(jù)鎖存。上述一個傳送電路41，連接在 上述門閂電路40和上述第1保持電路20A上，當將控制信號L—AEN輸入 到兩個N型晶體管Tr13、 Trl5的柵極上時，將上述門閂電路40的鎖存數(shù) 據(jù)傳送到第1保持電路20A上。而且，另一個傳送電路42，連接在第1 保持電路20A和第2保持電路30B上，當將控制信號A—BEN輸入到兩個N 型晶體管Trl7、 Trl9的柵極上時，將上述第1保持電路20A的保持數(shù)據(jù) 傳送到第2保持電路30B上。因此，由上述門閂電路40及上述兩個傳送 電路41、 42構成在第1及第2保持電路20A、 30B之間進行數(shù)據(jù)的交換的 交換電路43。
圖3示出了由上述交換電路43進行數(shù)據(jù)的交換序列的時序圖。在同 圖中，最初，控制信號B—LEN被活性化，由此，門閂電路40將第2保持 電路30B的保持數(shù)據(jù)鎖存。然后，控制信號A—BEN被活性化，第l保持 電路20A的保持數(shù)據(jù)被傳送到第2保持電路30B。并且，在將第l保持電 路20A的數(shù)據(jù)收納到第2保持電路30B后，控制信號A—BEN被活性化， 接著，控制信號L—AEN被活性化，在上述門閂電路40中鎖存的第2保持 電路30B的數(shù)據(jù)被傳送到第1保持電路20A。然后，控制信號B—LEN及控 制信號L—AEN成為非活性化，完成了第1及第2保持電路20A、 30B之間 的數(shù)據(jù)交換。
這里，如圖l及圖2所示，由于第1保持電路20A基本上專用于1W2R 的第1功能塊2A，第2保持電路30B基本上專用于1W1R的第2功能塊2B， 因此僅將1W2R的第1功能塊2A的一個寫入進出口部21AW及兩個讀出進 出口部21AR1、 21AR2連接在第1保持電路20A，另一方面，僅將1W1R的 第2功能塊2B的一個寫入進出口部31BW及1個讀出進出口部31BR連接 在第2保持電路30B。以往，由于必須對各個保持電路20A、 30B布置兩個 功能塊2A、 2B的合計進出口數(shù)(2W3R) (=5)，因此與此相比，在本實施例 中，作為整個半導體集成電路，能夠將進出口數(shù)減半，能夠有效地縮小寄存器文巻1的面積。
而且，例如，當在第1功能塊2A對自己專用的第1保持電路20A進 行數(shù)據(jù)的讀出/寫入，而且，第2功能塊2B對自己專用的第2保持電路30B 進行數(shù)據(jù)的讀出/寫入之后，產(chǎn)生在保持電路20A、 30B之間必須交換數(shù)據(jù) 使用的必要性時，通過上述存儲器單元陣列5內的門閂電路40在第1及 第2保持電路20A、 30B之間進行數(shù)據(jù)的交換。當例如將保存寄存器布置 在外部，經(jīng)數(shù)據(jù)總線將寄存器文巻1和保存寄存器連接在一起來進行該數(shù) 據(jù)的交換時，需要寄存器文巻l的訪問數(shù)的周期那么多的交換時間，在本 實施例中，僅用一個周期完成。
因此，在本實施例的寄存器文巻l中，發(fā)揮了小面積，且高速進行數(shù) 據(jù)寫入/讀出的性能。
并且，在上述圖2中，由于門閂電路40，如圖2所示的那樣，由差動 電路構成，因此即使第2保持電路30B用低電源電壓動作，也能夠將該第 2保持電路30B的保持數(shù)據(jù)較好地鎖存在門閂電路40中。所以，當專用于 第2功能塊2B的第2寫入進出口部31BW及讀出進出口部31BR的活性化 率(訪問頻度)較低時、和這些進出口部31BW、 31BR的訪問速度即使慢于 其它進出口部也沒有關系時，能夠將第2保持電路30B更進一步地設定為 低電源電壓，能夠更進一步地實現(xiàn)低耗電化。
圖4示出了上述寫入及讀出的各進出口部21AW、 21AR1、 21AR2、 31BW、 31BR、各保持電路20A、 30B及門閂電路40的活性化率(訪問頻度)、組成
晶體管的閾值電壓及接受供給的電源電壓的關系。
在同圖中，第1寫入及讀出進出口部21AW、 21AR1、 21AR2、第1保持 電路20A的第1組，第2寫入及讀出進出口部31AW、 31AR、第2保持電路 30B的第2組，和門閂電路40的第3組的活性化率(訪問頻度)、組成晶體 管的閾值電壓及接受供給的電源電壓互不相同。具體地說，上述第l組的 活性化率高于上述第2及第3組，組成晶體管的閾值電壓與該較高的活性 化率相對應被設定得較低，同時，接受供給的電源電壓被設定得較高。而 在活性化率最低的第3組中，組成晶體管的閾值電壓最高，接受供給的電 源電壓被設定得最低。在活性化率處于中間的第2組中，組成晶體管的閾 值電壓及接受供給的電源電壓被設定為上述第1組和第3組之間的值。也就是說，當晶體管的活性化率(訪問頻度)較高時，將該晶體管的閾 值電壓設定得較低的話，則能夠降低耗電，且若將向該晶體管提供的電源 電壓設定成在該閾值電壓下晶體管的動作速度滿足規(guī)定速度的話，則能夠 確保規(guī)定的動作速度。如上所述，由于在各組中，根據(jù)自己組的活性化率， 來設定組成晶體管的閾值電壓及接受供給的電源電壓，因此能夠對各組有 效地降低來自組成晶體管的漏電流，實現(xiàn)低耗電化，且能夠將動作速度保 證在規(guī)定的速度。
另外，由于將構成存儲器單元陣列5中的各進出口部及各保持電路的 晶體管的襯底與其它進出口部及保持電路的襯底分開，因此能夠個別設定 閾值電壓。并且，若事先用閾值電壓不同的晶體管構成各進出口部及保持 電路的話，則能夠更進一步有效地降低耗電。
并且，如果寫入或讀出的各進出口部的訪問速度因其要求的規(guī)定范圍 而不同時，通過在其各進出口部之間，將組成晶體管的晶體管寬度生成為 事先不同的晶體管寬度，則能夠更有效地實現(xiàn)低耗電化。
通過上述以各組為單位設置的合計3個襯底電壓控制電路13a 13c 及合計3個電源電壓控制電路12a 12c將上述圖4所示的以各組為單位 的組成晶體管的閾值電壓、及接受供給的電源電壓控制為上述設定值，如 圖1所示。
圖5示出了上述襯底電壓控制電路13a的內部結構。其它襯底電壓控 制電路13b、 13b也為同一結構。同圖所示的襯底電壓控制電路13a，為不 管溫度變動和過程變動如何，都將晶體管的閾值電壓保持為設定值的電 路，其輸出端子BN連接在構成第1組進出口部及保持電路的N型晶體管 的襯底上。以下，對圖5所示的襯底電壓控制電路13a的內部結構加以說 明。
在圖5中，襯底電壓控制電路13a具有閾值電壓發(fā)動機用的N型晶體 管Trn。該N型晶體管Trn是在與上述寄存器文巻1內的正常存儲器單元 群5a內的N型晶體管同一的制造工序中制造的。從定電流源80向該N型 晶體管Tin提供定電流。該定電流源80，沒有溫度依存性，例如由示出定 電流特性的帶隙基準電路等構成，該流動的定電流值為在提供給上述正常 存儲器單元群5a內的N型晶體管的電源電壓下且在該N型晶體管的設定閾值電壓下與該N型晶體管流動的飽和電流值相等的電流值。上述控制器
用的N型晶體管Trn，將來自上述定電流源80的定電流進行電流一電壓變 換，將其變換后的電壓(漏極電壓)Vd輸入到2輸入型比較部81。
上述比較部81，由差動放大器等構成，向其一個輸入端子輸入來自上 述控制器用的N型晶體管Trn的變換電壓Vd，向另一個輸入端子輸入對襯 底電壓控制電路13a的控制對象即例如構成第1寫入/讀出進出口部21AW、 21AR1、 21AR2及第1保持電路20A的N型晶體管提供的電源電壓VREF， 該輸出通過電壓極限部82連接在輸出端子BN上，同時連接在上述控制器 用的N型晶體管Trn的襯底上。上述比較部81控制上述控制器用的N型 晶體管Trn的襯底電壓，以使上述兩輸入電壓Vd、 VREF相等。該被控制 的襯底電壓，從上述輸出端子BN輸出，成為構成上述第1組的進出口部 及保持電路的N型晶體管的襯底電壓。另外，上述電壓極限部82將來自 輸出端子BN的輸出電壓的上限及下限限制為設定上限極限電壓VU及設定 下限極限電壓VL。
所以，在圖5所示的襯底電壓控制電路13a中，在供給的電源電壓VREF 下，將控制對象的N型晶體管的實際飽和電流保持控制在固定值，因此其 結果也將該控制對象的N型晶體管的闞值電壓保持在設定的閾值電壓值。 另外，在圖5中示出了將正常存儲器單元群5a內的N型晶體管的襯底電 壓保持控制在設定值的結構，由于將P型晶體管的襯底電壓保持控制在設 定值的情況也是一樣，因此對其說明加以省略。
圖1所示的電源電壓控制電路12a 12c，基本上分別具有將自己組的 電源電壓控制在上述圖4所示的設定電源電壓值的功能，且接收來自延遲 電壓變換電路9的控制信號，調整生成的電源電壓值，如圖1所示。圖l 所示的延遲電壓變換電路9及DLL電路10，當上述第1 第3各組因使用 時的溫度變動而引起動作延遲變動時，通過在延遲電壓變換電路9中將該 延遲變動變換成電壓變動，用以該電壓變動為內容的控制信號調整各組的 電源電壓控制電路12a 12c的生成電源電壓，來作為使各組的動作速度
不受溫度變動影響的對策。
圖6示出了圖1所示的DLL電路10的內部結構。并且，圖8示出了 圖1所示的延遲電壓變換電路9的內部結構。圖6的DLL電路10生成讀出進出口、寫入進出口及交換電路43的動作延遲標準值。也就是說，DLL 電路IO，包括由串聯(lián)的4個緩沖器50a 50d構成的電壓控制延遲電路 50;接收該電壓控制延遲電路50的輸出和規(guī)定時鐘信號CL，將兩者進行 比較的比較器51;和接收該比較器51的輸出，向電容C進行充電的充電 泵52。將上述電容C的充電狀態(tài)反饋到上述4個緩沖器50a 50d。并且， 將電壓控制延遲電路50的最初段緩沖器50a的輸出信號作為虛擬讀出進 出口部的延遲時鐘從輸出端子53a輸出，將第2段緩沖器50b的輸出信號 作為虛擬寫入進出口部的延遲時鐘從輸出端子53b輸出，將第3段緩沖器 50c的輸出信號作為虛擬切換延遲時鐘從輸出端子53c輸出。圖7示出了 這些延遲時鐘及規(guī)定的時鐘信號的關系。將上述3種延遲時鐘事先調諧為 寄存器文巻1的訪問預算(access budget)。
圖8所示的延遲電壓變換電路9，從上述DLL電路10接收上述3種延 遲時鐘進行動作。該延遲電壓變換電路9，包括在圖1所示的虛擬存儲器 單元群5b 5f的任意一個中形成的虛擬讀出進出口部9a、虛擬寫入進出 口部9b和虛擬切換電路9c。這些虛擬進出口部及切換電路，為與形成在 上述正常存儲器單元群5a的進出口部21AW…及切換電路43同一的結構。 并且，在延遲電壓變換電路9中包括對應于上述虛擬進出口部及切換電路 的合計3個比較器9d 9f及計數(shù)器9g 9i。
并且，在延遲電壓變換電路9中，在比較器9d中將在規(guī)定的時鐘信 號動作的虛擬讀出進出口部9a的輸出信號、和來自上述DLL電路10的虛
擬讀出進出口部的延遲時鐘(標準延遲時鐘)進行比較，當虛擬讀出進出口 部9a的延遲(讀出時間)較慢時，通過來自比較器9d的輸出將計數(shù)器電路 9g增量，調整控制信號，使上述第1組用電源電壓控制電路12a的電源電 壓值上升。同樣，在比較器9e中將接收來自上述DLL電路10的虛擬讀出 進出口部的延遲時鐘進行動作的虛擬寫入進出口部9b的輸出信號、和來 自上述DLL電路10的虛擬寫入進出口部的延遲時鐘(標準延遲時鐘)進行 比較，當虛擬寫入進出口部9b的延遲(寫入時間)較慢時，通過來自比較 器9e的輸出將計數(shù)器電路9h增量，調整控制信號，使上述第2組用電源 電壓控制電路12b的電源電壓值上升。而且，在比較器9f中將接收來自 上述DLL電路10的虛擬寫入進出口部的延遲時鐘進行動作的虛擬切換電路9c的輸出信號、和來自上述DLL電路10的虛擬切換延遲時鐘(標準延
遲時鐘)進行比較，當虛擬寫入電路9c的延遲較慢時，通過來自比較器9f 的輸出將計數(shù)器電路9i增量，調整控制信號，使上述第3組用電源電壓 控制電路12c的電源電壓值上升。
因此，若使用圖6的DLL電路10及圖8的延遲電壓變換電路9的話， 由于即使上述虛擬讀出/寫入進出口部9a、 9b及虛擬切換電路9c的動作 延遲因溫度變動而變動，也能夠與此相應的用電源電壓控制電路12a 12c 來調整被供給的電源電壓，因此能夠不受溫度變動的影響而將與上述虛擬 電路9a 9c具有一樣的延遲的正常讀出/寫入進出口部21AW…及切換電 路43的動作延遲大致保持為規(guī)定的固定值。
圖9示出了生成上述寫入/讀出進出口部21AW、 31BR…和保持電路 20A、 30B的多個晶體管的布置結構的概略圖。在同圖中，在N型襯底60 上形成構成上述進出口部及保持電路的晶體管列61。使用該晶體管列61 中的位于端部的多個晶體管，構成動作速度較慢的進出口部及保持電路， 另一方面，使用上述晶體管列61中的位于內側的多個晶體管，構成動作 速度較快的進出口部及保持電路。通過采用此結構，在上述N型襯底60 上，在位于晶體管列61的左右的其它晶體管列62、 63之間布置元件隔離 區(qū)域(STI)65，雖然受到此STI的影響，晶體管列61端部的晶體管劣化程 度較大，但由于布置有動作速度較慢的進出口部及保持電路，因此該劣化 的影響較少。另一方面，由于動作速度較快的進出口部及保持電路由位于 晶體管列61的內側的難以受到STI影響的晶體管構成，因此能夠較好地
確保其較快的動作速度。
圖IO為示出了用以使用利用虛擬存儲器單元群5d內的多個虛擬保持 電路實際進行了數(shù)據(jù)交換的結果，確實地在正常存儲器單元群5a中的兩 個保持電路20A、 30B之間進行數(shù)據(jù)交換的結構。
在同圖中，使用兩個虛擬存儲器單元群5d內的相當于圖2的電路5dl 、 5d2，且在控制電路8中包括檢測必須進行數(shù)據(jù)交換時的檢測電路70;和 接收該檢測電路70的輸出信號，生成數(shù)據(jù)交換用的6種控制信號'(交換控 制信號)B—LEN—D、 B—LEN、 A—BEN—D、 A—BEN、 L—AEN—D、 L—AEN的控
制信號生成電路71。由于上述兩個虛擬電路5dl、 5d2與圖2電路的基本結構相同，因此 對同一部分繼續(xù)圖2的符號，分別標注符號D1、 D2，在此省略其說明。上 述一個虛擬電路5dl用以檢測出從第1虛擬保持電路(第1虛擬信息保持 電路)20AD1向第2虛擬保持電路(第2虛擬信息保持電路)30BD1進行數(shù)據(jù) 交換所需的時間，另一個虛擬電路5d2用以檢測出從虛擬門閂電路40D2 向第1虛擬保持電路20AD2進行數(shù)據(jù)交換所需的時間。在第1虛擬電路5dl 中，將第1讀出進出口部21AR2D1和第2讀出進出口部31BRD1連接在控 制信號生成電路71上。而在第2虛擬電路5d2中，將第l讀出進出口部 21AR1D2連接在控制信號生成電路71上。
上述檢測電路70，接收存儲體交換(bank select)信號，當訪問中的 存儲體切換成其它存儲體時，換句話說，在應保持在第1及第2保持電路 20A、 30B中的數(shù)據(jù)被保持后，檢測出上述存儲體交換信號的電位變化，判 斷出必須進行數(shù)據(jù)交換的時刻，將檢測信號輸出。
并且，上述控制信號生成電路71如下述那樣動作。也就是說，作為 初期狀態(tài)，例如，在一個虛擬電路5dl中，將「1」數(shù)據(jù)保持在第1虛擬 保持電路20AD1中，同時將「0」保持在第2虛擬保持電路30BD1及虛擬 門閂電路40D1中，而在另一個虛擬電路5d2中，將「0」保持在第l虛擬 保持電路20AD2中，同時將「1」保持在第2虛擬保持電路30BD2及虛擬 門閂電路40D2中。
而且，上述控制信號生成電路71，在上述初期狀態(tài)后，從上述檢測電 路70接收到檢測信號，必須進行數(shù)據(jù)交換時，對上述一個虛擬電路5dl 輸出從第1虛擬保持電路20AD1向第2虛擬保持電路30BD1進行數(shù)據(jù)交換 用的控制信號A—BEN—D，并且隔上所規(guī)定的時間對圖2的正常電路輸出從 第1保持電路20A向第2保持電路30B進行數(shù)據(jù)交換用的控制信號A—BEN。 然后，在將第1虛擬保持電路20AD1的數(shù)據(jù)交換到一個虛擬電路5dl的第 2虛擬保持電路30BD1中，從讀出進出口部31BRD1實際讀出該數(shù)據(jù)「1」 后，隔上所規(guī)定的時間讓上述兩個控制信號A—BEN—D、 A—BEN的輸出停 止，與此同時，此次，對另一個虛擬電路5d2輸出從虛擬門閂電路40D2 向第1虛擬保持電路20AD2進行數(shù)據(jù)交換用的控制信號L—AEN—D，并且， 隔上所規(guī)定的時間對圖2的正常電路輸出從門閂電路40向第1保持電路20A進行數(shù)據(jù)交換用的控制信號L—AEN。
然后，控制信號生成電路71，在另一個虛擬電路5d2中，將虛擬門閂 電路40D2的數(shù)據(jù)「1」傳送到第1虛擬保持電路20AD2，從讀出進出口部 21ARD2讀出后，隔上所規(guī)定的時間將上述兩個控制信號L—AEN_D、 L—AEN 的輸出停止。
由于通過內藏在上述控制電路8中的檢測電路70及控制信號生成電 路71，在虛擬電路5dl、 5d2中實際進行數(shù)據(jù)的交換，反映出其實際交換 時間的結果，在圖2所示的正常電路中進行兩個保持電路20A、 30B之間 的數(shù)據(jù)交換，因此能夠在該正常電路中確實地進行數(shù)據(jù)交換，而且，能夠 在數(shù)據(jù)交換結束后停止上述控制信號B—LEN、 A—BEN、 L—AEN的輸出。
(使用虛擬保持電路控制數(shù)據(jù)交換的結構變形例)
圖11示出了在構成讀出寄存器文巻的數(shù)據(jù)的動作后，檢測出在虛擬 電路中進行寫入的結束，完成兩個存儲器單元之間的數(shù)據(jù)交換的電路時， 生成數(shù)據(jù)交換用的6種控制信號(交換控制信號)B—LEN—D、 B—LEN、 A—BEN—D、 A—BEN、 L—AEN—D、 L—AEN的電路的變形例，相當于圖10所 示的虛擬存儲器單元群5d內的相當于圖2的電路5dl、 5d2及控制信號生 成電路71。
圖11所示的電路也與在圖10的說明中所述的一樣，使用兩個虛擬電 路R印1、 R印2。在上述圖10中，為交換寫入位線的數(shù)據(jù)，在一個寫入進 出口中完成寫入，返回初期狀態(tài)的結構，而在圖ll所示的虛擬電路R印l、 Rep2中，為預先將連接在兩個寫入進出口的位線設定為固定電位，利用寫 入控制信號WWL、及其翻轉信號/而U檢測出寫入的完成，將保持電路的 信息返回到初期狀態(tài)的結構。另外，雖然標注在圖11的符號IIA用開關 記號簡略表示，但是實際上由MOS晶體管形成，且通過記載在圖中附近的 控制信號來控制M0S晶體管的0N/0FF。
圖12示出了上述圖11的各節(jié)點的時序圖。利用該圖12對圖11的電 路結構及動作進一步加以說明。
在寄存器文巻的時鐘信號CLK升起來后，寄存器文巻的讀出進出口的 控制信號RWL被活性化，動態(tài)電路DC1 (相當于圖10中的控制信號生成電 路71的電路)的節(jié)點DW被預充電。然后，在讀出控制信號RWL成為非活性化后，寫入控制信號麗L及交換控制信號B —L的翻轉信號被活性化化，
動態(tài)電路DC3的節(jié)點DBA被預充電。由于上述寫入控制信號WWL的活性化 化，動態(tài)電路DC1的節(jié)點DW放電，上述寫入控制信號WWL和交換控制信 號B—L的翻轉信號成為非活性化，交換控制信號A—B被活性化化，動態(tài) 電路DC2的節(jié)點DCB被預充電。并且，動態(tài)電路DC3的節(jié)點DBA因上述交 換控制信號A—B的活性化化而被放電，然后，在上述交換控制信號A—B 成為非活性化，交換控制信號L—A信號被活性化化后，動態(tài)電路DC2的 節(jié)點DCB被放電，交換控制信號L—A成為非活性化，完成了寫入檢測動 作和兩個保持電路的信息交換動作。
由于上述圖11所示的電路在具有多進出口的寫入進出口時存在有利 之點，不必轉變寫入位線，因此能夠小面積化。另外，在圖12的時序圖 中，雖然在時鐘信號CLK的一個周期中完成了讀出(Read)、寫入(Write)、 交換(Copy)動作，但是不用說也可以在時鐘信號的一個周期中完成讀出 (Read)、寫入(Write)，在第2個周期中完成交換(Copy)動作。此時，雖 然為了交換動作的延遲發(fā)生了一個周期，但是在后述的多線程型處理機的 應用例中，僅有一點性能上的劣化。
(電源電壓控制的其它例子)
圖13示出了圖4所示的進出口部、保持電路及門閂電路的活性化率 (訪問頻度)、閾值電壓及電源電壓的其它控制例。在圖13中，示出了當 寄存器文巻由7R5W的存儲器單元MCA、 1R1W的存儲器單元MCB、和在這兩 個存儲器單元MCA、 MCB之間交換數(shù)據(jù)的交換電路(門閂電路)構成時，使 各存儲器單元MCA、 MCB的訪問速度幾乎一定時的控制例。圖中的閾值電 壓、電源電壓表示在制造工序中沒有偏差，溫度條件為最佳時的目標值。
通常，在寄存器文巻中，即使在每個進出口，活性化率(訪問頻度)不 同時，也要將各進出口的訪問速度控制為一定，以滿足其動作的規(guī)定范圍。 在附加了為本發(fā)明的特征結構要素的交換電路時，也使該交換電路幾乎為 一定的訪問速度。 一般，在為了削減耗電而根據(jù)活性化率將MOS晶體管的 閾值電壓升高后，其訪問速度變慢。因此，為了補償其訪問速度，而將電 源電壓設定得較高。在上述圖4中，由于以低耗電作為了主要目的，因此 活性化率越低，就將電源電壓設定得越低，但在幾乎為一定的訪問速度后，有必要在訪問頻度越低時將電源電壓設定得越高。但是，即使此時，也能
夠更進一步地實現(xiàn)低耗電化。這是因為例如用90nm的CMOS晶體管來考慮， 若閾值電壓比200mV高大約200mV的話，則能夠將漏電流削減到1/1000 或1/1000以下，另一方面，在電源電壓為0. 8V時和IV時，由于漏電流 的比率僅有l(wèi)/4不同，因此作為整體來說，與設定為低閾值電壓相比，能 夠將漏電流削減1/250。在圖13中，對將交換電路的閾值電壓和電源電壓 值設定為與一個存儲器單元MCB的值相同的理由在以后加以說明。
圖14(a)示出了根據(jù)圖13所示的活性化率和閾值電壓等各種設定，且 為了削減存儲器單元MCA、 MCB的面積，制造工序的偏差及溫度偏差，謀 求閾值電壓最恰當化時的電路圖。
在圖14(a)中，將7R/5W的存儲器單元MCA、 1R/1W的存儲器單元MCB、 交換電路(門閂電路)L1的各組成PM0S晶體管的閾值電壓設定為共通，為 了僅使其各組成NM0S晶體管的閾值電壓在兩個存儲器單元MCA、 MCB之間 不同，事先在各個制造過程工序中將其制造為低閾值電壓及高閾值電壓。 能夠通過使各個連接點的濃度或柵極氧化膜壓的材質和厚度發(fā)生變化，來 設定閾值電壓。
而且，從襯底電壓生成電路(圖中沒有示出)向存儲器單元MCA、 MCB 和交換電路L1的組成NM0S晶體管的襯底提供襯底電壓，該襯底電壓不管 溫度偏差和制造過程偏差如何，都可將醒0S晶體管的閾值電壓Vt設定為 一定值。圖14(b)示出了此時的物理結構的剖面。
在圖14(b)中，在存儲器單元MCA具有的低閾值電壓LVt的圖中左端 的麗0S晶體管中，又如同圖(d)及圖(f)所示，從襯底電壓生成電路將襯 底電壓VBN提供給PWELL，在存儲器單元MCB及交換電路Ll具有的高閾值 HVt的圖中右端的匪0S晶體管中，如同圖(c)及圖(e)所示，從襯底電壓生 成電路將VBNC的襯底電壓提供給PWELL1。在圖14(b)中央的PM0S晶體管 中，將襯底電壓VBP提供給雨ELL。這樣一來，即使活性化率因各電路不 同而有某種程度的不同時，也能夠通過考慮物理上的布置，將閾值電壓和 電源電壓共有，來謀求小面積化。也就是說，雖然存儲器單元MCB和交換 電路Ll的活性化率不同，但是由于在任意一個活性化率都足夠低的點上 共通，因此使閾值電壓和電源電壓共通，將因襯底分開而造成的面積增大抑制在最小限度。
并且，對于PM0S晶體管，也能夠通過使闔值電壓及電源電壓共通， 來謀求小面積化。這是因為假設對PM0S晶體管，在訪問頻度不同的兩種
存儲器單元MCA、 MCB之間分別設定閾值電壓，從襯底電壓生成電路向各 個PM0S晶體管的襯底分別提供能夠在不受溫度偏差和過程偏差影響的情 況下設定一定的閾值電壓Vt的電源電壓時，也會產(chǎn)生分別設置PMOS晶體 管的麗ELL的必要性。在雨ELL的分離寬度和PWELL的分離寬度中， 一般 以較深的阱作為共通阱的分離寬度較大。因此，此時，是因為將麗ELL分 離、和與將PWELL分離時相比，內務操作的開銷(overhead)更重。例如， 在處于90nmCM0S的時候，分別為2 u m和1 u m。
而且，在圖14(a)中，將存儲器單元MCB的電源電壓設定得高于存儲 器單元MCA的電壓，將交換電路Ll的電源電壓設定為與存儲器單元MCB 的電源電壓相同的電壓值。藉此結構，通過首先將數(shù)據(jù)從一個存儲器單元 MCB輸入到交換電路L1，其次，將數(shù)據(jù)從另一個存儲器單元MCA輸入到上 述一個存儲器單元MCB，最后，將數(shù)據(jù)從交換電路L1輸入到上述另一個存 儲器單元MCA，來構成進行數(shù)據(jù)交換的結構。這樣一來，具有抑制貫穿電 流的效果。以下，對其理由加以詳細說明。
假設，當存儲器單元MCB的寫入進出口的電源電壓低于交換電路Ll 的電源電壓，存儲器單元MCB的寫入進出口和保持電路的連接點的節(jié)點為 Hi(高)時，該節(jié)點的電壓值與交換電路Ll的電源電壓相等。但是，由于 存儲器單元MCB的寫入進出口的電源電壓為低電壓，因此有可能上述節(jié)點 的電壓變得高于存儲器單元MCB的寫入進出口的電源電壓。這樣一來，即 使連接在該寫入進出口的位線的電位為L(低)時，也有形成寫入進出口的 傳輸門的組成PM0S晶體管的柵極電壓，比存儲器單元MCB的寫入進出口 和保持電路的連接節(jié)點的電源電壓低PM0S晶體管的閾值電壓那么多的可 能性。這樣一來，形成寫入進出口的傳輸門的組成PMOS晶體管成為0N狀 態(tài)。也就是說，有貫通電流從存儲器單元MCB的寫入進出口和保持電路的 連接節(jié)點流向寫入位線的可能性。但是，若如圖14(a)的結構那樣，將存 儲器單元MCB的電源電壓設定為交換電路L1的電源電壓或交換電路L1的 電源電壓以上的話，則形成寫入進出口的傳輸門的組成PM0S晶體管的柵極電壓沒有比存儲器單元MCB的寫入進出口和保持電路的連接節(jié)點的電源 電壓低PM0S晶體管的閾值電壓那么多的現(xiàn)象，沒有貫穿電流流動的現(xiàn)象。
其次，在圖15中示出了在使用利用了圖14的存儲器單元的襯底電壓
的供給電路及電源電壓的供給電路時的寄存器文巻的物理布置圖。該寄存 器文巻在一個周期中進行讀出動作和完成讀出動作后的寫入動作，然后，
在一個存儲器單元MCA和另一個存儲器單元MCB之間進行交換動作。圖15 所示的比較器15D、 15E及計數(shù)器15B、 15C相當于圖1中的延遲電壓變換 電路9，圖16示出了將它們和虛擬存儲器單元1J合在一起的結構。另外， 在圖15中，電源控制電路B1L、 C1M和襯底生成電路B1P、 C1P不管在寄 存器文巻的內部或外部，對電源電壓供給的損失幾乎都不太變。因此，當 向其它半導體集成電路塊提供同樣的電源電壓時，在寄存器文巻的外部中 共有這些電源控制電路，當不布置在外部，布置在寄存器內部時，由于布 線引線等的面積負擔較少，因此可有效節(jié)省面積。
參照圖16對本例電壓控制結構的詳細情況進一步加以說明。在圖16 所示的延遲電壓變換電路16A中，MCB虛擬電路(第1虛擬電路)16C、和 MCA虛擬電路(第2虛擬電路)16B位于圖15的虛擬存儲器單元群1J。在 MCA虛擬電路16B中存在檢測來自存儲器單元MCA的數(shù)據(jù)讀出的讀出檢測 電路90、檢測寫入的寫入檢測電路91、和交換檢測電路16D。上述讀出檢 測電路90，輸入時鐘信號來進行動作，寫入檢測電路91，輸入從上述讀 出檢測電路90輸出的讀出檢測信號來進行動作，交換檢測電路16D，輸入 從上述寫入檢測電路91輸出的寫入檢測信號來進行動作。上述讀出檢測 電路90、寫入檢測電路91、交換檢測電路16D的基本結構與上述圖IO及
圖11的電路結構類似，由虛擬存儲器單元和動態(tài)電路構成。本行人能夠 根據(jù)圖10及圖ll進行設計。
由于上述MCA虛擬電路16B由存儲器單元MCA的寫入進出口部、讀出 進出口部、保持電路的任意一個、低閾值電壓LVt的腿OS晶體管構成， 因此同樣用低閾值電壓LVt的麗OS晶體管設計。交換檢測電路16D與圖 13所示的交換電路(門閂電路)一樣，由高閾值電壓HVt的NMOS晶體管構 成c
因此，MCA虛擬電路16B，在完成從將時鐘信號輸入到讀出檢測電路90的存儲器中讀出數(shù)據(jù)、向存儲器寫入數(shù)據(jù)、交換數(shù)據(jù)的一連串處理后，
將輸出信號輸出。比較器15D將來自該MCA虛擬電路16B的輸出信號的延 遲相位、和為寄存器文巻的動作時鐘的標準時鐘進行比較，且將其結果輸 出到計數(shù)器電路15B。計數(shù)器電路15B，在來自交換檢測電路16D的輸出 信號的延遲慢于標準時鐘時增量，在交換檢測電路16D的輸出信號的延遲 快于標準時鐘時減量。將上述計數(shù)器電路15B的計數(shù)器結果輸出到電源控 制電路(電源電壓調整電路及電源電壓供給電路)C1M。該電源控制電路C1M 進行在增量時升高電源電壓，在減量時降低電源電壓的動作。另一個MCB 虛擬電路16C的基本結構及動作與上述MCA虛擬電路16B —樣，但是讀出 檢測電路92及寫入檢測電路93都由高閾值電壓HVt構成。
圖17示出了上述圖16的電路的時序圖。用這些圖15 圖17對動作 加以說明。
在圖17中示出了最初無論是MCA虛擬電路16B，還是MCB虛擬電路 16C的任意一個，供給電源電壓都不適當，較低。首先，在比較器15E中 將MCB虛擬電路16C的輸出信號的延遲和標準時鐘的周期加以比較，其結 果是將MCB虛擬電路16C的電源電壓設定為是在一個周期最恰當?shù)碾娫措?壓的1.0V。從第2個周期開始，比較器15E提供為同相位的輸出信號，將 電源電壓保持在1. 0V。通過設定與MOS晶體管的高閾值電壓HVt相對應的 電源電壓(=1. 0V)，來將MCA虛擬電路16B中的交換檢測電路16D的電源 電壓確定為1. 0V，在此狀態(tài)下，通過將MCA虛擬電路16B的延遲和標準時 鐘信號設定為同相位，來將MCA虛擬電路16B的電源電壓也設定為是最恰 當?shù)碾娫措妷旱?.8V。由于從第3個周期開始是同相位，因此將電源電壓 值保持在0.8V。
如上所述，在將使用了高閾值電壓HVt的MOS晶體管的電路、和使用 了低閾值電壓LVt的M0S晶體管的電路混載在一起的路徑中，高閾值電壓 HVt的電路的電源電壓和低閾值電壓LVt的電路的電源電壓不同，在提供 該最恰當?shù)碾娫措妷旱姆绞街?，圖16的電路為有效的結構。也就是說， 在圖16中，通過比較僅由具有規(guī)定的一個閾值電壓的M0S晶體管構成的 電路的延遲、和所定義的延遲值，來最初決定其電路的電源電壓，然后， 通過決定其電源電壓，來決定混載的另一個電路，即由其它的具有規(guī)定的閾值電壓的M0S晶體管構成的電路的電源電壓值。
若在所有的路徑中混載多個閾值電壓不同的M0S晶體管的電路的話， 則由于存在兩個不定值，對任意一個電路均不能確定電源電壓，因此反饋
電路(feedback lo叩)不會聚。但是，如本例所示，通過使用由具有單一 閾值電壓的多個MOS晶體管構成的路徑，首先，決定具有規(guī)定的閾值電壓 的M0S晶體管的電路的電源電壓，再使用該被決定的電源電壓，來決定含 具有其它閾值電壓的MOS晶體管的電路的電源電壓，能夠使反饋電路收斂。 并且，與上述圖8的電路方式相比，本方式不需要DLL電路等，能夠進一 步實現(xiàn)小面積。
另外，本例示出了僅對麗0S晶體管混載了閾值電壓不同的M0S晶體 管的電路的例子，但是即使對PM0S晶體管混載由閾值電壓不同的多個M0S 晶體管構成的電路，也是一樣。并且，即使混載3種閾值電壓不同的多個 M0S晶體管時，只要生成由具有一種多個MOS晶體管構成的電路、由具有 兩種閾值電壓的多個MOS晶體管構成的電路、且由具有3種閾值電壓的多 個M0S晶體管構成的電路的話，不必說也能夠用本例的方式?jīng)Q定電源電壓 值。
(存儲器單元的其它變形例)
圖18示出了寄存器文巻的存儲器單元的其它變形例。 同圖示出了與綜合了圖2中的第2寫入進出口部31BW、傳送電路42、 第2保持電路30B及第2讀出進出口部31BR的結構，或者，綜合了第1 寫入進出口部21AW、傳送電路41、第1保持電路20A及第1讀出進出口 部21AR2的結構相對應的1R/1W的存儲器單元。
在同圖中，寫入進出口AW，在數(shù)據(jù)2A寫入字線WL2為Hi (高)時成為 不保存(desave)狀態(tài)，不能寫入數(shù)據(jù)。保持電路2B中的第1及第2倒相 電路18A、18B中的第2倒相電路18B，由一個PMOS晶體管94，和兩個麗0S 晶體管18C、 18d構成。將第2麗0S晶體管18c的漏極連接在第1麗0S晶 體管18d的源極上，將第2麗0S晶體管18c的柵極連接在數(shù)據(jù)2A寫入字 線WL2上。而且，將上述第2麗0S晶體管18c的源極連接在翻轉數(shù)據(jù)2A 寫入字線WL2的變換器電路INV8的輸出上。以下，對此電路的動作加以 說明。在上述圖2的寄存器文巻的存儲器單元中，當從寫入位線寫入Hi(高) 時，第1保持電路或第2保持電路內的倒相電路12的麗0S晶體管的柵極
長，由成為一對的PM0S晶體管的電流能力、和連接在位線的寫入電路內 的PM0S晶體管的電流能力決定。也就是說，倒相電路12的NM0S晶體管 的電流能力，必須要比使保持電路為Hi的PM0S晶體管的驅動能力小很多。 一般希望這些寄存器文巻的存儲器單元小面積化，使用接近于各過程世代 的M0S晶體管的最小晶體管寬度的尺寸。也要求倒相電路12的麗0S晶體 管和PM0S晶體管的最小晶體管寬度。為了在使用最小晶體管寬度的同時， 滿足該驅動能力的制約，以往是通過加長麗0S晶體管的柵極長度來對應 的。例如，在電源電壓0.8V中，滿足該驅動能力的制約的晶體管大小， 在為90nm過程世代時，當使倒相電路工2的PMOS晶體管的晶體管寬度為 0. 3 ii m，柵極長度為0. 1 u m時，必須要使倒相電路12的醒OS晶體管的 晶體管寬度為O. 3um,柵極長為lym。
但是，在65nm過程世代中，由于光刻的局限性，只能形成柵極長度 為最小柵極長度的兩倍左右的MOS晶體管。雖然通過將0. 1 u m柵極長度 的麗OS晶體管串聯(lián)IO段，能夠形成相當于lum的晶體管，但是在此結 構中，面積負擔變得太大。這是因為當將多個MOS晶體管串聯(lián)形成時，必 須使該串聯(lián)區(qū)域的擴散范圍為最小柵極長度(此時為0. 1 u m)的約兩倍。也 就是說，這是因為當為10段串聯(lián)晶體管時，在晶體管的柵極長度方向上 需要O. l女2女9二1.8um左右的擴散范圍，與由在l段柵極長度為lum的 NMOS晶體管構成的時候相比變得相當大。
為了解決這個問題，本案發(fā)明人對上述圖18那樣的存儲器單元進行 了研究。在同圖中，由于當數(shù)據(jù)2A寫入字線WL2為Hi(高)時，麗OS晶體 管18c為ON(通)狀態(tài)，因此倒相電路18B發(fā)揮一般倒相邏輯電路的功能。 另一方面，由于當數(shù)據(jù)2A寫入字線為L(低)時，腿OS晶體管18c被斷開， 因此能夠使麗OS晶體管18c的驅動能力較低，能夠很容易地向保持電路 2B寫入Hi。藉此結構，即使在今后的制造過程中，也能夠實現(xiàn)不會產(chǎn)生 無用面積負擔的存儲器單元。
而且，圖18所示的存儲器單元的特征還在于不是直接將麗OS晶體 管18c的源極接地，而是連接在數(shù)據(jù)2A寫入字線WL2的倒相電路INV8的輸出上。
假設，數(shù)據(jù)2A寫入字線WL2的倒相電路INV8由變換器構成，由于倒 相電路18B的醒0S晶體管18d和PM0S晶體管94之間的輸出節(jié)點經(jīng)由醒0S 晶體管18d、 18c，然后是數(shù)據(jù)2A寫入字線WL2的倒相電路INV8內的麗0S 晶體管接地，因此這些麗0S晶體管成為3段串聯(lián)的電路結構。因 DIBL(Drain Induced Barrier Lower)的影響，源極 漏極電壓越低越能 夠削減漏電流，在一段麗0S晶體管和兩段串聯(lián)麗OS晶體管中，漏電流的 比率為1:1/4，在3段串聯(lián)麗0S晶體管中成為1:1/10。因此，與將麗0S 晶體管18c的源極直接接地的情況相比，能夠將漏電流減少大約6成。
而且，由于不必重新設置麗0S晶體管，而是與本來存在的變換器INV8 內的NMOS晶體管串聯(lián)，因此也沒有面積增加的現(xiàn)象。另外，雖然數(shù)據(jù)2A 寫入字線WL2的倒相電路INV8不必是變換器電路，也可以是其它電路， 但是接地連接的畫OS晶體管的串聯(lián)段數(shù)越多，越能夠削減漏電流。
另外，當?shù)瓜嚯娐?8A的輸出為L的頻度多于為H的頻度時，最好將 麗0S晶體管18d的源極連接在變換器電路INV8的輸出側，連接麗0S晶體 管18d的漏極和麗0S晶體管18c的源極，將麗0S晶體管18c的漏極連接 在倒相電路18A的輸入側。這樣一來，能夠進一步地削減柵極漏電流，并 且，由于能夠削減讀出進出口 AR的放電次數(shù)，因此能夠減少耗電。
圖19為示出了寄存器文巻的其它存儲器單元的變形例的圖，示出了 3W/1R的存儲器單元。
保持電路2B中的第2倒相電路19B，由1個PM0S晶體管95，連接該 晶體管95和柵極之間的1個第1麗0S晶體管19c和3個第2麗0S晶體管 19d、 19e、 19f構成。將上述3個麗0S晶體管19d、 19e、 19f的柵極連接 在相對應的3個寫入進出口的各寫入字線WL2、 WL3、 WL4上。在同圖的倒 相電路19B中，由于當3個數(shù)據(jù)寫入字線WL2 WL4為Hi(高)時，所有的 麗0S晶體管19c、 19d、 19e、 19f為通態(tài)，因此倒相電路19B發(fā)揮一般倒 相邏輯電路的作用。另一方面，當任意一個數(shù)據(jù)2A寫入字線為L時，相 對應的麗OS晶體管19c、 19d、 19e、 19f斷開，因此能夠很容易地將Hi 寫入保持電路2B。
而且，連接在距第2倒相電路19B的第1NM0S晶體管19c最遠的第2醒0S晶體管，即距接地最近的第2NM0S晶體管19f的數(shù)據(jù)2C寫入字線 WL4的活性化率最高，以其它第2麗0S晶體管19e、 19d的順序連接它們， 使活性化率越來越低。藉此結構，削減柵極漏電流。這是因為在任意一個 寫入字線為L，其它寫入字線為Hi時，將第2NMOS晶體管19f 、 19e、 19d 的源極 漏極電壓進行比較的結果是NMOS晶體管19f的源極 漏極電壓 最低。由于柵極漏電流與MOS晶體管的源極 漏極電壓的指數(shù)常數(shù)成比例， 因此通過將活性化率最高的寫入字線連接在倒相電路19B的4個麗OS晶 體管中的最接近于接地的麗OS晶體管19f的柵極上，最能夠削減柵極漏 電流。
另外，當?shù)瓜嚯娐?9A的輸出為L的頻度多于為H的頻度時，最好將 麗OS晶體管19d的漏極連接在倒相電路19A的輸入，將麗OS晶體管19c 的漏極連接在麗OS晶體管19f的源極，使麗OS晶體管19c的源極接地。 這樣一來，能夠進一步地削減柵極漏電流，并且，由于能夠削減讀出進出 口 AR的放電次數(shù)，因此能夠減少耗電。
(應用例)
圖20(a)示出了圖1的具體應用例。
在同圖中，100為多線程型處理機，切換多個線程。在切換線程后， 產(chǎn)生要將上下文(context)保存復歸到存儲器中的必要性。1為也在圖1 中示出的本發(fā)明的寄存器文巻，la為上下文保存復歸用的寄存器，結構為 包括多個圖2的第2保持電路30B。 lb為上述處理機100在其執(zhí)行時使用 的一般寄存器，結構為包括多個圖2的第1保持電路20A。 103為運算器， 為圖2的功能塊2A的具體應用例。107為數(shù)據(jù)總線，106為通過數(shù)據(jù)總線 107連接在處理機100的外部的外部存儲器，104為既將上下文從上述寄 存器la保存到外部存儲器106中，又使上下文從外部存儲器106復歸到 寄存器la的傳送裝置，為圖2的功能塊2A的具體應用例。105為收納外 部存儲器106的數(shù)據(jù)的超高速緩沖存儲器，101為控制上述傳送裝置104、 寄存器文巻1和運算器103的控制部。
圖20(b)為示出了切換處理機100的線程時的動作的時機圖。這里， 以時刻T為界，線程從線程A切換到線程B。在接近時刻T后，開始線程 B的上下文的復歸。用向右傾斜的斜線表示的部分示出了上下文的復歸，利用在超高速緩沖105和外部存儲器106之間沒有進行數(shù)據(jù)傳送的時間，
將上下文從外部存儲器106復歸到寄存器la。在處理機100執(zhí)行線程A 的同時，準備線程B的上下文。并且，在成為時刻T后，使用本發(fā)明的寄 存器文巻的功能，交換寄存器la的內容和寄存器lb的內容。通過這樣做， 使線程A的上下文切換成線程B的上下文。
然后，在時刻T之后，進行線程A的上下文的保存。用向左傾斜的斜 線表示的部分示出了上下文的保存，利用在超高速緩沖105和外部存儲器 106之間沒有進行數(shù)據(jù)傳送的時間，將上下文從寄存器la保存到外部存儲 器106中。在處理機100執(zhí)行線程B的同時，使線程A的上下文保存到外 部存儲器106中。
在上述處理機100中，為了掩蓋保存復歸上下文的損失，寄存器l除 了包括處理機100在其執(zhí)行時使用的一般寄存器lb之外，還包括上下文 保存復歸用的寄存器la。藉此結構，能夠在線程A的執(zhí)行中準備線程B 的上下文，能夠在時刻T的一瞬間切換成線程B。因此，雖然必須實際安 裝執(zhí)行時使用的寄存器lb的成倍容量的寄存器，但是通過使用本發(fā)明的 寄存器文巻，能夠實現(xiàn)小面積、低耗電及高速動作。
圖21示出了多線程型處理機的變形例。在同圖中，400為多線程型處 理機，切換多個線程。在上述圖20所示的處理機100中，用一個運算器 103兼作了裝入存儲器和算數(shù)運算，在本例的處理機400中，實際安裝有 3個運算器408、 409、 410和一個裝入存儲器裝置403。而且，運算器408、 409、 410各自的寫入進出口數(shù)為1，讀出進出口數(shù)為2，裝入存儲器裝置 403的寫入進出口數(shù)為2，讀出進出口數(shù)為l。并且，407為數(shù)據(jù)總線，406 為通過數(shù)據(jù)總線407連接在處理機400外部的外部存儲器，404為既將上 下文從寄存器文巻501內的上下文保存復歸用的寄存器501a保存到外部 存儲器406中，又使上下文從外部存儲器406復歸到上述寄存器501a的 傳送裝置。405為收納外部存儲器406的數(shù)據(jù)的超高速緩沖存儲器，401 為控制上述傳送裝置404，寄存器文巻501，運算器408、 409、 410和裝 入存儲器裝置403的控制部。
在上述結構的處理機400中，示出的切換線程時的動作的時機圖與上 述圖20(b)—樣。在上述處理機400中，為了掩蓋保存復歸上下文的損失，寄存器文巻
501除了包括處理機400的執(zhí)行時使用的一般寄存器501b之外，還包括上 下文保存復歸用的寄存器501a。因此，雖然必須實際安裝執(zhí)行時使用的寄 存器501b的成倍容量的寄存器，但是通過使用本發(fā)明的寄存器文巻，能 夠實現(xiàn)小面積、低耗電及高速動作。特別是在寄存器501a和寄存器501b 的進出口數(shù)大不相同的本變形例中，其效果大于圖20的時候。 (實用性)
如上所述，本發(fā)明與以往相比，能夠有效地減少一個存儲器單元所必 須的進出口數(shù)，同時，作為具有數(shù)據(jù)的訪問時間在短時間完成的多進出口 型寄存器文巻的半導體集成電路非常有用，適用于包括了該半導體集成電 路的攜帶電話、IC卡芯片、或者放置型電氣產(chǎn)品。
權利要求
1、一種半導體集成電路，包括保持電路，其具有第1倒相電路及第2倒相電路；和寫入進出口部，其連接到所述保持電路，其中，所述第1倒相電路的輸出側被連接到所述第2倒相電路的輸入側，所述第2倒相電路的輸出側被連接到所述第1倒相電路的輸入側和所述寫入進出口部，所述第2倒相電路具有串聯(lián)順序連接的相同導電類型的多個晶體管，以及該多個晶體管的一個晶體管的柵極被連接到所述寫入進出口部。
2、 權利要求1的半導體集成電路，其中，所述第2倒相電路包括第 一晶體管和第二晶體管，所述第二晶體管具有與所述第一晶體管不同的 M0S特性，該MOS特性包括擴散層濃度、襯底電壓或柵極氧化膜厚度。
3、 權利要求1的半導體集成電路，其中，該多個晶體管的一個晶體 管的源極接收來自寫入線的信號的倒相信號。
4、 一種半導體集成電路，包括保持電路，其具有第1倒相電路及第2倒相電路；和 多個寫入進出口部，其連接到所述保持電路，其中，所述第1倒相電路的輸出側連接到所述第2倒相電路的輸入側， 所述第2倒相電路的輸出側連接到所述第1倒相電路的輸入側， 所述第2倒相電路具有第一晶體管、與所述第一晶體管不同導電類型 的第二晶體管和串聯(lián)順序連接的具有相同導電類型的多個晶體管， 所述第一晶體管的柵極被連接到所述第二晶體管的柵極， 該多個晶體管被布置在所述第二晶體管的源極和接地電源之間，以及 所述第二晶體管和該多個晶體管是相同導電類型。
5、 權利要求4的半導體集成電路，其中，該多個晶體管的其源極接 地到所述接地電源的一個晶體管的柵極接收來自該多個寫入進出口部的 具有最高活性化率的一個寫入進出口部的信號。
6、 權利要求4的半導體集成電路，其中，該多個晶體管包括第三晶 體管和第四晶體管，所述第四晶體管比所述第三晶體管更遠離所述第二倒 相電路的輸出偵lj，和所述第四晶體管的柵極被連接到的一個所述寫入進出口部具有活性 化率，該活性化率高于所述第三晶體管的柵極被連接到的一個所述寫入進 出口部的活性化率。
7、 一種半導體集成電路，包括第一虛擬電路，其具有多個第一晶體管，每個第一晶體管具有相同的 閾值電壓；第二虛擬電路，具有第二晶體管和至少一個第一晶體管，該至少一個 第一晶體管具有所述第一虛擬電路的所述第一晶體管的相同閾值電壓，該 第二晶體管具有與所述第一晶體管的閾值電壓不同的閾值電壓；第一電源控制電路，用于控制被提供給第一和第二虛擬電路的第一晶 體管的電源電壓；第二電源控制電路，用于控制被提供給第二晶體管的電源電壓，其中，第一電源控制電路基于來自第一虛擬電路的輸出信號的延遲相 位，來控制被提供給第一和第二虛擬電路的第一晶體管的電源電壓，和第二電源控制電路，在被提供給第一和第二虛擬電路的第一晶體管的 電源電壓被控制之后，基于來自第二虛擬電路的輸出信號的延遲相位，來 控制被提供給第二晶體管的電源電壓。
8、 權利要求7的半導體集成電路，其中，第一和第二虛擬電路被放 置在功能塊中，所述半導體集成電路包括第一計數(shù)器電路，用于將來自第一虛擬電路的輸出信號的延遲相位與 作為功能塊的操作時鐘的基準時鐘進行比較；禾口第二計數(shù)器電路，用于將來自第二虛擬電路的輸出信號的延遲相位與 所述基準時鐘進行比較，第一電源控制電路基于所述第一計數(shù)器電路的輸出，來控制被提供給 第一和第二虛擬電路的第一晶體管的電源電壓，和第二電源控制電路基于所述第二計數(shù)器電路的輸出，來控制被提供給第二晶體管的電源電壓。
9、 權利要求8的半導體集成電路，其中，功能塊是寄存器文巻。
10、 權利要求1的半導體集成電路，其中，所述第2倒相電路包括具有與該多個晶體管不同導電類型的第一晶體管，該多個晶體管包括第二晶 體管和第三晶體管。
11、 權利要求10的半導體集成電路，其中，所述寫入進出口部包括 第3倒相電路。
12、 權利要求11的半導體集成電路，其中，所述第3倒相電路輸出 來自寫入線的信號的倒相信號。
13、 權利要求12的半導體集成電路，其中，所述第3倒相電路包括 第四晶體管，所述第四晶體管具有與該多個晶體管相同的M0S特性。
14、 權利要求13的半導體集成電路，其中，在所述第一晶體管和所 述第二晶體管之間的輸出節(jié)點經(jīng)過第二、第三和第四晶體管被接地。
15、 權利要求10的半導體集成電路，其中，所述第二晶體管的源極 被接地。
16、 權利要求1的半導體集成電路，其中，所述第二倒相電路的輸出 側被連接到?jīng)]有所述第二倒相電路的輸出的倒相邏輯的所述寫入進出口 部。
17、 權利要求16的半導體集成電路，其中，所述第二倒相電路的輸 出側被直接連接到所述寫入進出口部。
18、 權利要求1的半導體集成電路，其中，所述多個晶體管的所述一 個晶體管的所述柵極接收來自所述寫入進出口部的信號。
19、 權利要求18的半導體集成電路，其中，所述多個晶體管的所述一個晶體管的源極接收來自寫入線的信號的倒相信號。
20、 權利要求18的半導體集成電路，其中，所述多個晶體管的其他一個晶體管的源極接收來自寫入線的信號的倒相信號。
21、 權利要求18的半導體集成電路，其中，當來自所述寫入進出口 部的信號是低電平時，所述多個晶體管的所述一個晶體管導通。
22、 權利要求21的半導體集成電路，其中，當來自所述寫入進出口 部的信號是高電平時，所述多個晶體管的所述一個晶體管截止。
23、 權利要求l的半導體集成電路，其中，所述多個晶體管是N溝道晶體管。
24、 權利要求1的半導體集成電路，其中，根據(jù)從寫入線到寫入進出 口部的信號，所述寫入進出口部被阻塞寫入數(shù)據(jù)。
25、 權利要求l的半導體集成電路，其中，所述第l倒相電路的輸出 側被連接到讀出進出口部。
26、 權利要求4的半導體集成電路，其中，所述第2倒相電路的輸出側被連接到所述多個寫入進出口部。
27、 權利要求27的半導體集成電路，其中，所述第二倒相電路的輸 出側被連接到?jīng)]有所述第二倒相電路的輸出的倒相邏輯的所述寫入進出口部。
28、 權利要求28的半導體集成電路，其中，所述第二倒相電路的輸 出側被直接連接到所述寫入進出口部。
29、 權利要求4的半導體集成電路，其中，所述第二晶體管的所述源極被連接到所述多個晶體管的一個晶體管的漏極。
30、 權利要求29的半導體集成電路，其中，所述多個晶體管的其他一個晶體管的源極被連接到地。
31、 權利要求4的半導體集成電路，其中，所述多個晶體管的每個柵極對應連接到所述多個寫入進出口部的每一個。
32、 權利要求31的半導體集成電路，其中，當來自所述多個寫入進 出口部的對應一個寫入進出口部的信號是低電平時，所述多個晶體管的所 述一個晶體管導通。
33、 權利要求32的半導體集成電路，其中，當來自所述多個寫入進 出口部的對應一個寫入進出口部的信號是高電平時，所述多個晶體管的所 述一個晶體管截止。
34、 權利要求4的半導體集成電路，其中，所述多個晶體管是N溝道晶體管。
35、 權利要求4的半導體集成電路，其中，根據(jù)從寫入線到所述多個 寫入進出口部的所述一個寫入進出口部的信號，所述多個寫入進出口部的 至少一個寫入進出口部被阻塞寫入數(shù)據(jù)。
36、權利要求4的半導體集成電路，其中，所述第l倒相電路的輸出 側被連接到讀出進出口部。
全文摘要
本發(fā)明公開了一種半導體集成電路。在具有多進出口結構的寄存器文卷的半導體集成電路中，第1保持電路20A是專門使用于具有1個第1寫入進出口部21AW及兩個第1讀出進出口部21AR1、21AR2的第1功能塊。第2保持電路30B是專門使用于具有一個第2寫入進出口部31AW及1個第2讀出進出口部31BR的第2功能塊。當產(chǎn)生要將第1保持電路20A的保持數(shù)據(jù)從例如第2讀出進出口部31BR讀出時，在將第2保持電路30B的數(shù)據(jù)鎖存在門閂電路40中后，將第1保持電路20A的數(shù)據(jù)傳送到第2保持電路30B中，接著，將已鎖存在上述門閂電路40中的第2保持電路30B的數(shù)據(jù)傳送到第1保持電路20A中，進行數(shù)據(jù)的交換。因此，大大地削減了寄存器文卷所必需的面積。
文檔編號G11C11/412GK101582291SQ20091020339
公開日2009年11月18日 申請日期2005年6月8日 優(yōu)先權日2004年6月9日
發(fā)明者炭田昌哉 申請人:松下電器產(chǎn)業(yè)株式會社