專利名稱：自舉電路及使用該電路的移位寄存器和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種顯示裝置的驅(qū)動(dòng)技術(shù)，尤其涉及到液晶顯示裝
置及有機(jī)EL (Electro Luminescence:電致發(fā)光)顯示裝置等顯示裝置 的驅(qū)動(dòng)電路中適用的自舉電路及使用該電路的移位寄存器。
背景技術(shù)：
近些年來，對(duì)各像素層疊作為有源元件的薄膜晶體管的有源矩陣 型顯示裝置得到普及。例如，在移動(dòng)電話等移動(dòng)設(shè)備中，使用多晶硅 晶體管的有源型液晶顯示裝置由于可實(shí)現(xiàn)裝置的小型化而被廣泛使用。
多晶硅薄膜晶體管和非晶硅薄膜晶體管相比遷移率高，因此除了 構(gòu)成像素的像素晶體管外，驅(qū)動(dòng)電路等也可通過相同的制造工藝形成。
顯示裝置中的驅(qū)動(dòng)電路包括分別驅(qū)動(dòng)彼此交叉的多個(gè)掃描線(柵 極線)及多個(gè)信號(hào)線(源極線)的柵極線驅(qū)動(dòng)電路和源極線驅(qū)動(dòng)電路。 各驅(qū)動(dòng)電路均使用由多個(gè)晶體管構(gòu)成的掃描電路。
在構(gòu)成該掃描電路的移位寄存器中， 一般使用組合了 n溝道型晶 體管和p溝道型晶體管的CMOS (Complementary MOS:互補(bǔ)金屬氧化 物半導(dǎo)體)電路。但由于制作n溝道型晶體管和p溝道型晶體管兩者， 因此CMOS的構(gòu)造處理存在處理步驟多、制造成本高的問題。
為了改善這一問題，提出了僅由p溝道型或n溝道型任意一種晶 體管(單一導(dǎo)電型晶體管)構(gòu)成的驅(qū)動(dòng)電路。由這種單一導(dǎo)電型晶體管構(gòu)成的驅(qū)動(dòng)電路主要由使用了 2相 4相 時(shí)鐘信號(hào)的移位寄存器構(gòu)成，并且移位寄存器由利用了自舉效應(yīng)的電 路來構(gòu)成。
作為用2相時(shí)鐘的移位寄存器的相關(guān)技術(shù)，例如可參照專利文獻(xiàn) 1 (日本特開2003-016794號(hào)公報(bào))。在該移位寄存電路中，如圖16 (專 利文獻(xiàn)1的圖4)所示，由n個(gè)級(jí)RS (1) RS (n)的移位寄存器構(gòu) 成。級(jí)RS (k)具有輸入信號(hào)端子IN、輸出信號(hào)端子OUT、基準(zhǔn)電壓 施加端子SS、恒壓施加端子DD、時(shí)鐘信號(hào)輸入端子clk (clkl或clk2) 及復(fù)位信號(hào)輸入端子RST。級(jí)RS (1)的輸入信號(hào)端子IN輸入來自控 制器的起動(dòng)信號(hào)Vst。級(jí)RS (k) (k=2~n)的輸入信號(hào)端子IN連接到 前級(jí)RS (k-l)的輸出信號(hào)端子OUT。最終級(jí)RS (n)以外的級(jí)RS (k) 的復(fù)位信號(hào)輸入端子RST連接到后級(jí)RS(k+l)的輸出信號(hào)端子OUT。 最終級(jí)RS (n)的復(fù)位信號(hào)輸入端子RST輸入來自控制器的復(fù)位信號(hào) Vrst，奇數(shù)級(jí)RS (k)的時(shí)鐘信號(hào)輸入端子clkl輸入來自控制器的時(shí)鐘 信號(hào)CK1，偶數(shù)級(jí)RS(k)的時(shí)鐘信號(hào)輸入端子clk2輸入時(shí)鐘信號(hào)CK2。 時(shí)鐘信號(hào)CK1、CK2分別在使移位寄存器的輸出信號(hào)移位的時(shí)隙(Time slot)中的預(yù)定期間內(nèi)，按照各時(shí)隙交互地變?yōu)楦唠娖?。使?相的時(shí) 鐘信號(hào)時(shí)，使用下一級(jí)的輸出，最終級(jí)中不存在下一級(jí)，因此需要來 自外部的專用的復(fù)位信號(hào)。
圖17 (專利文獻(xiàn)1的圖10)表示專利文獻(xiàn)1公開的移位寄存器的 級(jí)的構(gòu)成。當(dāng)輸入了高電平的輸入信號(hào)時(shí)，晶體管21、 34變?yōu)閷?dǎo)通， 晶體管22變?yōu)榻刂範(fàn)顟B(tài)，節(jié)點(diǎn)A的電位上升。之后，輸入信號(hào)變?yōu)榈?電平時(shí)，也保持節(jié)點(diǎn)A的電位。此時(shí)，時(shí)鐘信號(hào)clk變?yōu)楦唠娖綍r(shí)，由 于自舉效應(yīng)，節(jié)點(diǎn)A的電位進(jìn)一步上升，從該級(jí)輸出高電平的輸出信 號(hào)OUT。當(dāng)輸入了高電平的復(fù)位信號(hào)RST時(shí)，晶體管33導(dǎo)通，使節(jié) 點(diǎn)F為高，晶體管22變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)A的電位下降。之后，直到 輸入信號(hào)變?yōu)楦唠娖綖橹?，晶體管22保持導(dǎo)通狀態(tài)。另一方面，作為使用3相時(shí)鐘信號(hào)的相關(guān)技術(shù)，例如可參照專利
文獻(xiàn)2 (日本特開2003-346492號(hào)公報(bào))。使用3相時(shí)鐘時(shí)，無需2相 時(shí)鐘中必須的最終級(jí)用復(fù)位信號(hào)。使用4相時(shí)鐘信號(hào)時(shí)也同樣。
專利文獻(xiàn)1:日本特開2003-016794號(hào)公報(bào)(圖4、圖10、圖11
等)
專利文獻(xiàn)2:日本特開2003-346492號(hào)公報(bào)(圖4等) 以下分析本發(fā)明的相關(guān)技術(shù)。
在專利文獻(xiàn)1等公開的2相時(shí)鐘型的移位寄存器中，使用下一級(jí) 的輸出信號(hào)進(jìn)行復(fù)位動(dòng)作。該復(fù)位動(dòng)作在1幀周期下進(jìn)行，因此構(gòu)成 電路的晶體管的漏電流較大時(shí)， 一端保持的電荷發(fā)生變動(dòng)，存在電路 錯(cuò)誤動(dòng)作的問題。
對(duì)這一點(diǎn)參照?qǐng)D17及圖18進(jìn)行說明。圖18是用于說明圖17的 電路動(dòng)作的時(shí)序圖(專利文獻(xiàn)l的圖ll)。
復(fù)位動(dòng)作在RST被設(shè)定為高電平的時(shí)刻t2到t3之間進(jìn)行。在此 期間，晶體管33變?yōu)閷?dǎo)通狀態(tài)(ON狀態(tài))，節(jié)點(diǎn)F變?yōu)楦唠娖健?br> 時(shí)刻t3之后，RST變?yōu)榈碗娖剑虼司w管33變?yōu)榉菍?dǎo)通狀態(tài) (截止(OFF)狀態(tài))，但節(jié)點(diǎn)F保持高電平的電壓(電荷)。晶體管 的漏電流例如因高溫、光的照射等而增加。晶體管33、 34的漏電流較 大時(shí)，由節(jié)點(diǎn)F保持的電壓下降，本來到下一復(fù)位動(dòng)作為止應(yīng)保持導(dǎo) 通狀態(tài)的晶體管22因節(jié)點(diǎn)F的電壓下降而變?yōu)榉菍?dǎo)通狀態(tài)，節(jié)點(diǎn)A浮 動(dòng)。
節(jié)點(diǎn)A變?yōu)楦?dòng)狀態(tài)時(shí)，根據(jù)與晶體管24的漏極端子連接的時(shí)鐘 信號(hào)clk，經(jīng)由晶體管24的漏極-柵極間電容，節(jié)點(diǎn)A變動(dòng)。其結(jié)晶是，晶體管24接通，輸出OUT輸出時(shí)鐘信號(hào)clk，發(fā)生電路錯(cuò)誤動(dòng)作的問 題。
并且，3相時(shí)鐘型移位寄存器和2相時(shí)鐘型相比時(shí)鐘數(shù)較多，存 在復(fù)雜且昂貴的問題。并且時(shí)鐘數(shù)較多的4相時(shí)鐘型也同樣。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種即使在晶體管的漏電流較大時(shí) 也不會(huì)產(chǎn)生電路錯(cuò)誤動(dòng)作的電路及具有該電路的顯示裝置。
本申請(qǐng)中公開的發(fā)明大致有如下構(gòu)成。此外在以下說明中，對(duì)構(gòu) 成要素標(biāo)以參照標(biāo)號(hào)進(jìn)行說明，但參照標(biāo)記只用于幫助理解，不得解 釋為對(duì)本發(fā)明的限制。
本發(fā)明涉及的一種自舉電路，通過輸入信號(hào)(IN)和多個(gè)時(shí)鐘信 號(hào)(CL1、 CL2)生成輸出信號(hào)(OUT)，具有第1晶體管(Trl)， 將多個(gè)時(shí)鐘信號(hào)中的第1時(shí)鐘信號(hào)(CLl)的電壓作為輸出信號(hào)(OUT) 輸出；第l控制單元，連接到第1晶體管(Trl)的控制電極(節(jié)點(diǎn)Nl)， 根據(jù)輸入信號(hào)(IN)的值，使第1晶體管(Trl)為導(dǎo)通狀態(tài)(接通狀 態(tài))；以及第2控制單元，連接到第l晶體管(Trl)的控制電極(節(jié) 點(diǎn)N1)，使第1晶體管(Tr7)為非導(dǎo)通狀態(tài)(OFF (截止)狀態(tài))。 第2控制單元例如在多個(gè)時(shí)鐘信號(hào)為2相時(shí)鐘時(shí)，使用相位比第1時(shí) 鐘信號(hào)移位半個(gè)周期的第2時(shí)鐘信號(hào)(CL1)。
在本發(fā)明中，第1控制單元根據(jù)輸入信號(hào)(IN)的值，使第1晶 體管(Trl)為導(dǎo)通狀態(tài)(ON狀態(tài))，之后通過第1晶體管(Trl)的 自舉效應(yīng)輸出輸出信號(hào)(OUT)，之后通過比第1時(shí)鐘信號(hào)(CL1)相 位超前半個(gè)周期的第2時(shí)鐘信號(hào)(CL2)使第1晶體管(Trl)為非導(dǎo) 通狀態(tài)(截止?fàn)顟B(tài))，從而獲得相位從輸入信號(hào)(IN)移位的輸出信 號(hào)(OUT)。并且，在第2時(shí)鐘信號(hào)(CL2)的時(shí)鐘周期內(nèi)，使第1晶體管(Trl)為非導(dǎo)通狀態(tài)的電壓施加到其控制電極(節(jié)點(diǎn)N1)。
在本發(fā)明中，第1控制單元具有根據(jù)輸入信號(hào)(IN)的值變?yōu)閷?dǎo) 通狀態(tài)的第2晶體管(Tr2)。
在本發(fā)明中，第2控制單元具有第3晶體管(Tr3)，根據(jù)第2 時(shí)鐘信號(hào)(CL2)變?yōu)閷?dǎo)通狀態(tài)；第4晶體管(Tr4)，串聯(lián)連接到第 3晶體管(Tr3);逆變器電路(100)，根據(jù)輸入信號(hào)(IN)的值控制 第4晶體管(Tr4)的導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài)；第5晶體管(Tr5)，在 根據(jù)第3晶體管(Tr3)和第4晶體管(Tr4)變?yōu)閷?dǎo)通狀態(tài)時(shí)，使第1 晶體管(Trl)為非導(dǎo)通狀態(tài)；以及第6晶體管(Tr6)，根據(jù)輸入信號(hào) (IN)的值，使第5晶體管(Tr5)為非導(dǎo)通狀態(tài)。
在第2控制單元中，輸入了輸入信號(hào)(IN)時(shí)(取第l值時(shí))， 在控制端子接收逆變器電路(100)的輸出的第4晶體管(Tr4)變?yōu)榉?導(dǎo)通狀態(tài)，所述逆變器電路(100)接收輸入信號(hào)(IN)，第6晶體管 (Tr6)變?yōu)閷?dǎo)通狀態(tài)，第5晶體管(Tr5)變?yōu)榉菍?dǎo)通狀態(tài)，不輸出使 第1晶體管(Trl)為非導(dǎo)通狀態(tài)的電壓。
在本發(fā)明中，未輸入輸入信號(hào)(IN)時(shí)(取第2值時(shí))，使在控 制端子接收逆變器電路(100)的輸出的第4晶體管(Tr4)變?yōu)閷?dǎo)通狀 態(tài)，第5晶體管(Tr5)變?yōu)閷?dǎo)通狀態(tài)，將第1晶體管(Trl)的控制電 極(節(jié)點(diǎn)N1)成為使第1晶體管(Trl)為非導(dǎo)通狀態(tài)的電壓。根據(jù)上 述構(gòu)成，使第1晶體管(Trl)變?yōu)閷?dǎo)通狀態(tài)的電壓及使之變?yōu)榉菍?dǎo)通 狀態(tài)的電壓不會(huì)同時(shí)輸出到第1晶體管(Trl)。
進(jìn)一步，在本發(fā)明中，通過向第6晶體管(Tr6)輸入輸入信號(hào)(IN)， 使第5晶體管(Tr5)為非導(dǎo)通狀態(tài)。并且具有第7晶體管(Tr7)，當(dāng) 第5晶體管(Tr5)為導(dǎo)通狀態(tài)時(shí)，成為導(dǎo)通狀態(tài)，向輸出信號(hào)(OUT) 輸出電源電壓(VDD)，當(dāng)?shù)趌晶體管(Trl)為非導(dǎo)通狀態(tài)時(shí)，向輸出信號(hào)(OUT)輸出電源電壓(VDD)。
在本發(fā)明中，具有第3控制單元，連接到第7晶體管(Tr7)的控 制端子，其具有以下功能通過與輸入信號(hào)不同的控制信號(hào)，使第1 晶體管(Trl)為非導(dǎo)通狀態(tài)。
在本發(fā)明中，上述第3控制單元具有根據(jù)控制信號(hào)(RST)控制 導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài)的第11晶體管(Trll)。
在本發(fā)明中，逆變器電路也可以是如下構(gòu)成使第4晶體管(Tr4) 為非導(dǎo)通狀態(tài)時(shí)，可隔斷高電位電源及低電位電源之間的電流路徑。
在本發(fā)明中，第1控制單元也可以是如下構(gòu)成，具有根據(jù)輸入 信號(hào)變?yōu)閷?dǎo)通狀態(tài)的第2晶體管(Tr2);和根據(jù)與第2晶體管(Tr2) 串聯(lián)連接的上述第2時(shí)鐘信號(hào)(CL2)控制導(dǎo)通狀態(tài)的第10晶體管 (Tr10)。
在本發(fā)明中，多級(jí)級(jí)聯(lián)連接上述自舉電路以構(gòu)成移位寄存器，從 而輸出使輸入信號(hào)依次相位移位的輸出信號(hào)。在1級(jí)、3級(jí)、5級(jí)、... 等奇數(shù)級(jí)的自舉電路中，向第1晶體管(Trl)和第3晶體管(Tr3)分 別提供第1、第2時(shí)鐘信號(hào)(CL1、 CL2)，在2級(jí)、4級(jí)、6級(jí)、...等 偶數(shù)級(jí)的自舉電路中，向第1晶體管(Trl)和第3晶體管(Tr3)分別 提供第2、第1時(shí)鐘信號(hào)(CL2、 CL1)。
根據(jù)本發(fā)明，即使漏電流較大，也能夠防止電路錯(cuò)誤動(dòng)作。


圖1是表示本發(fā)明的一個(gè)實(shí)施例的自舉電路的圖。
圖2是表示圖1的自舉電路的動(dòng)作的時(shí)序圖。
圖3是表示本發(fā)明的液晶顯示裝置的一個(gè)實(shí)施例的構(gòu)成的框圖。圖4是表示圖3的柵極線驅(qū)動(dòng)電路的構(gòu)成例的圖。
圖5是構(gòu)成圖4的移位寄存器的自舉電路。
圖6是表示圖4、圖5的移位寄存器的動(dòng)作的時(shí)序圖。
圖7是構(gòu)成本發(fā)明的第2實(shí)施例的移位寄存器的自舉電路。
圖8是構(gòu)成本發(fā)明的第3實(shí)施例的移位寄存器的自舉電路。
圖9是表示圖8的移位寄存器的動(dòng)作的時(shí)序圖。
圖10是本發(fā)明的第4實(shí)施例中的移位寄存器的框圖。
圖11是構(gòu)成本發(fā)明的第4實(shí)施例的移位寄存器的自舉電路。
圖12是表示本發(fā)明的第4實(shí)施例中的移位寄存器的動(dòng)作的時(shí)序圖。
圖13是本發(fā)明的第5實(shí)施例中的移位寄存器的框圖。
圖14是構(gòu)成本發(fā)明的第5實(shí)施例的移位寄存器的自舉電路。
圖15是表示本發(fā)明的第5實(shí)施例中的移位寄存器的動(dòng)作的時(shí)序圖。
圖16是表示專利文獻(xiàn)1的移位寄存器的構(gòu)成的圖。 圖17是表示圖16的各級(jí)的構(gòu)成的圖。 圖18是表示圖17的動(dòng)作的時(shí)序圖。
圖19是構(gòu)成本發(fā)明的第6實(shí)施例的移位寄存器的自舉電路。
圖20是本發(fā)明的第6實(shí)施例中的移位寄存器的框圖。
圖21是表示圖20的移位寄存器的動(dòng)作的時(shí)序圖。
圖22是構(gòu)成本發(fā)明的第7實(shí)施例的移位寄存器的自舉電路。
圖23是表示圖22的移位寄存器的動(dòng)作的時(shí)序圖。
圖24是構(gòu)成本發(fā)明的第8實(shí)施例的移位寄存器的自舉電路。
圖25是表示圖24的移位寄存器的動(dòng)作的時(shí)序圖。
具體實(shí)施例方式
說明本發(fā)明的實(shí)施方式。在本發(fā)明的一個(gè)方式中，具有兩個(gè)晶 體管(Tr7、 Trl)，串聯(lián)在電源端子(VDD)和第1時(shí)鐘信號(hào)端子(CL1) 之間，將連接點(diǎn)作為輸出端子(OUT);三個(gè)晶體管(Tr6、 Tr4、 Tr3)， 串聯(lián)在電源端子(VDD)和第2時(shí)鐘信號(hào)端子(CL2)之間；晶體管(Tr5)，連接在電源端子(VDD)和晶體管(Trl)的柵極之間；以及晶體管(Tr2)， 串聯(lián)到晶體管(Tr5)，晶體管(Tr2、Tr3)的柵極連接到輸入端子(IN)， 輸入連接到輸入端子(IN)的逆變器(100)的輸出連接到晶體管(Tr4) 的柵極，晶體管(Tr5、 Tr7)的柵極共同連接到晶體管(Tr4、 Tr6)的 連接點(diǎn)，晶體管(Trl)的柵極連接到晶體管(Tr5、 Tr2)的連接點(diǎn)。
通過周期短的時(shí)鐘周期，將用于使晶體管(Trl)為非導(dǎo)通狀態(tài)的 電壓施加到晶體管(Trl)的柵極，因此即使在漏電流較大的情況下， 也能夠防止電路錯(cuò)誤動(dòng)作。并且通過相位比第1時(shí)鐘信號(hào)(CL1)超前 半個(gè)周期的第2時(shí)鐘信號(hào)(CL2)，使晶體管(Trl)為非導(dǎo)通狀態(tài)， 因此在輸入第1時(shí)鐘信號(hào)(CL1)為止，可使晶體管(Trl)為非導(dǎo)通 狀態(tài)。因此，在即使晶體管的漏電流大的情況下，也能夠正常動(dòng)作。 本發(fā)明的上述效果不僅在使用2相時(shí)鐘的電路中獲得，在使用3相以 上的時(shí)鐘的電路中也能夠獲得。
根據(jù)本發(fā)明，能夠抑制漏電流造成的動(dòng)作不良。在將本發(fā)明適用 于顯示裝置等驅(qū)動(dòng)電路時(shí)，能夠提高裝置的可靠性。
以下參照實(shí)施例進(jìn)行說明。
(實(shí)施例)
在以下說明中，將p溝道型晶體管的閾值電壓設(shè)為-Vt，將n溝道 型晶體管的閾值電壓設(shè)為Vt，將去掉符號(hào)的Vt稱為閾值或閾值電壓。 并且，將時(shí)鐘信號(hào)及輸入信號(hào)的髙壓一側(cè)稱為高電平，將低壓一側(cè)稱 為低電平。使用電源的調(diào)壓側(cè)為VDD，低壓側(cè)為VSS，只要是信號(hào)的 高電平為與VDD相同、低電平為與VSS相同的電壓，就將VDD的電 壓稱為高電平、VSS的電壓稱為低電平。
圖1是表示本發(fā)明的一個(gè)實(shí)施例的自舉電路的圖。如圖1所示， 本實(shí)施例的自舉電路由第1至第7p溝道型晶體管Trl Tr7及逆變器電路100構(gòu)成。具體而言，
具有晶體管Trl，連接在第1時(shí)鐘信號(hào)端子CL1和輸出端子OUT
之間；
晶體管Tr2，控制端子(柵極電極)連接到輸入端子IN，源極連 接到晶體管Trl的控制端子(柵極電極節(jié)點(diǎn)N1);
晶體管Tr3，控制端子(柵極電極)連接到第2時(shí)鐘信號(hào)端子CL2; 逆變器電路100，輸入連接到輸入端子IN;
晶體管Tr4，與晶體管Tr3堆疊(串行連接)，控制端子(柵極電 極)連接到逆變器電路100的輸出(節(jié)點(diǎn)N3);
晶體管Tr5，連接在晶體管Trl的控制端子(柵極電極節(jié)點(diǎn)N1) 和電源端子VDD之間；
晶體管Tr6，連接在晶體管Tr4和電源端子VDD之間，控制端子 (柵極電極)連接到輸入端子IN;
晶體管Tr7，連接在輸出端子OUT和電源端子VDD之間，
其中，晶體管Tr5和晶體管Tr7的控制端子(柵極電極)共同連 接到晶體管Tr4和晶體管Tr6的連接點(diǎn)(節(jié)點(diǎn)N2)。雖不特別限定， 但在圖l的例子中，晶體管Tr2、 Tr3分別是二極管方式連接。
接著說明圖1的電路的動(dòng)作。晶體管Tr2由柵極電極及漏極接收 輸入端子IN的信號(hào)(輸入信號(hào)IN)。輸入信號(hào)IN為低電平時(shí)，晶體 管Tr2變?yōu)閷?dǎo)通狀態(tài)，此時(shí)晶體管Tr2的源極(節(jié)點(diǎn)N1)從輸入信號(hào) IN的低電平(VSS)變?yōu)樯仙司w管Tr2的閾值Vt的電壓(VSS + Vt)。
節(jié)點(diǎn)Nl的電壓為VSS + Vt時(shí)，晶體管Trl變?yōu)閷?dǎo)通狀態(tài)。此夕卜， 在圖l所示的例子中，輸入信號(hào)IN連接到晶體管Tr2的漏極和柵極電 極，但也可將漏極端子連接到電源端子VSS。
逆變器電路100將輸入信號(hào)IN的反轉(zhuǎn)輸出提供到晶體管Tr4的柵 極電極。晶體管Tr6在輸入信號(hào)IN為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)。此時(shí)，晶體 管Tr6的漏極端子(節(jié)點(diǎn)N2)變?yōu)楦唠娖?VDD)。
晶體管Tr7、 Trl驅(qū)動(dòng)與輸出端子(OUT)連接的負(fù)荷。雖無特別 限定，但晶體管Tr7、 Trl和其他晶體管Tr2 Tr6相比，例如溝道寬度 設(shè)定得大l個(gè)量級(jí)以上，電流驅(qū)動(dòng)能力設(shè)定得較高。
晶體管Tr5在節(jié)點(diǎn)N2的電壓低時(shí)(VSS + 2Vt)變?yōu)閷?dǎo)通狀態(tài)， 使節(jié)點(diǎn)N1為高電平(VDD)。
晶體管Tr4在逆變器電路100的輸出為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)， 將通過晶體管Tr3輸入的第2時(shí)鐘信號(hào)CL2的低電平傳遞到節(jié)點(diǎn)N2。
晶體管Tr3在時(shí)鐘信號(hào)CL2為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，在晶體管 Tr4為導(dǎo)通狀態(tài)時(shí)，節(jié)點(diǎn)N2從低電平變?yōu)樯仙?個(gè)閾值的電壓(VSS 十2Vt)。
節(jié)點(diǎn)N2的電位為VSS + 2Vt時(shí)，晶體管Tr5變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn) Nl變?yōu)楦唠娖?VDD)，晶體管Trl變?yōu)榉菍?dǎo)通狀態(tài)。
并且，在圖1所示的例子中，使晶體管Tr3為二極管方式連接， 將第2時(shí)鐘信號(hào)CL2連接到漏極端子和柵極電極，但也可以是將漏極 端子連接到電源端子VSS、將第2時(shí)鐘信號(hào)CL2連接到柵極電極的構(gòu) 成。
并且，在不影響動(dòng)作的范圍內(nèi)，可使信號(hào)的低電平和電源電壓(低 位側(cè)電源電壓)VSS為不同的電壓，并且也可使信號(hào)的高電平和電源 電壓(高位側(cè)電源電壓)VDD為不同的電壓。此外，在圖l所示的構(gòu)成中，使用n溝道型的晶體管時(shí)，雖然輸
出的極性不同，但也可構(gòu)成同樣的電路。
接著說明本實(shí)施例的自舉電路的動(dòng)作。圖2是用于說明圖1的自 舉電路的時(shí)序動(dòng)作的時(shí)序圖，表示第l、第2時(shí)鐘信號(hào)CL1、 CL2、輸 入信號(hào)IN、輸出信號(hào)OUT、節(jié)點(diǎn)N1、 N2、 N3的電壓波形。其中，第 1、第2時(shí)鐘信號(hào)CL1、 CL2和輸入信號(hào)IN的高電平為VDD，低電平 為VSS。第l、第2時(shí)鐘信號(hào)CL1、 CL2是互補(bǔ)(反相)的時(shí)鐘。
在圖2中，在時(shí)刻tl下，輸入信號(hào)IN從高電平變?yōu)榈碗娖綍r(shí)， 晶體管Tr2變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)Nl從輸入信號(hào)IN的低電平變?yōu)樯仙?了閾值量的電壓(VSS + Vt)。并且，由于晶體管Tr6也變?yōu)閷?dǎo)通狀態(tài)， 因此節(jié)點(diǎn)N2向高電平變化。節(jié)點(diǎn)N2變?yōu)楦唠娖綍r(shí)，晶體管Tr5、 Tr7 變?yōu)榉菍?dǎo)通狀態(tài)。逆變器100的輸出節(jié)點(diǎn)N3輸出將輸入信號(hào)IN的低 電平反轉(zhuǎn)的高電平，晶體管Tr4變?yōu)榉菍?dǎo)通狀態(tài)。晶體管Tr4變?yōu)榉菍?dǎo) 通狀態(tài)時(shí)，不會(huì)通過晶體管Tr3向節(jié)點(diǎn)N2提供時(shí)鐘信號(hào)CL2的低電平。
此時(shí)，晶體管Trl為導(dǎo)通狀態(tài)，但因第1時(shí)鐘信號(hào)CL1為高電平， 所以輸出信號(hào)OUT保持高電平。
變?yōu)闀r(shí)刻t2后，第2時(shí)鐘信號(hào)CL2變?yōu)楦唠娖?，?時(shí)鐘信號(hào) CL變?yōu)榈碗娖?。這樣一來，晶體管Trl的柵極-漏極電極及柵極-源極 電極之間存在電容，因此通過經(jīng)由各電容產(chǎn)生的自舉效應(yīng)，節(jié)點(diǎn)N1的 電壓從VSS + Vt下降到更低的電壓，成為比低電平低的電壓。
其結(jié)果是，晶體管Trl的柵極-源極間施加晶體管Trl的閾值電壓 Vt以上的電壓，晶體管Trl持續(xù)導(dǎo)通狀態(tài)，第1時(shí)鐘信號(hào)CL1的低電 平傳遞到輸出端子OUT。
此時(shí)，輸入信號(hào)IN變?yōu)楦唠娖?，因此逆變器電?00的輸出節(jié)點(diǎn)N3變?yōu)榈碗娖剑w管Tr4變?yōu)閷?dǎo)通狀態(tài)。此時(shí)，第2時(shí)鐘信號(hào)CL2 變?yōu)楦唠娖剑虼司w管Tr3是非導(dǎo)通狀態(tài)，第2時(shí)鐘信號(hào)CL2的高 電平不傳遞到節(jié)點(diǎn)N2。
變?yōu)闀r(shí)刻t3后，第2時(shí)鐘信號(hào)CL2變?yōu)榈碗娖剑?時(shí)鐘信號(hào) CL1變?yōu)楦唠娖?。這樣一來，晶體管Tr3變?yōu)閷?dǎo)通狀態(tài)，晶體管Tr4 也是導(dǎo)通狀態(tài)，所以作為高電平的節(jié)點(diǎn)N2從低電平(VSS)變?yōu)樘岣?2個(gè)閾值量的電平(VSS + 2Vt)。
其結(jié)果是，晶體管Tr5和晶體管Tr7變?yōu)閷?dǎo)通狀態(tài)。通過晶體管 Tr5變?yōu)閷?dǎo)通狀態(tài)，因自舉效應(yīng)而比低電平低的電壓的節(jié)點(diǎn)N1的電壓 變?yōu)楦唠娖健Ｆ浣Y(jié)果是，原本導(dǎo)通狀態(tài)的晶體管Trl變?yōu)榉菍?dǎo)通狀態(tài)。 另一方面，晶體管Tr7是導(dǎo)通狀態(tài)，所以輸出端子OUT變?yōu)楦唠娖健?br> 時(shí)刻t3之后，第2時(shí)鐘信號(hào)CL2的低電平以固定周期輸入到晶體 管Tr3。逆變器電路100的輸出節(jié)點(diǎn)N3為低電平、晶體管Tr4為導(dǎo)通 狀態(tài)，因此時(shí)刻t3之后，電壓VSS + 2Vt持續(xù)施加到節(jié)點(diǎn)N2。
其結(jié)果是，晶體管Tr5和晶體管Tr7保持導(dǎo)通狀態(tài)，因此輸出信 號(hào)OUT保持高電平。并且，節(jié)點(diǎn)N1也持續(xù)保持高電平，因此晶體管 Trl也繼續(xù)保持非導(dǎo)通狀態(tài)。該狀態(tài)在直到下一輸入信號(hào)IN輸入為止 (輸入信號(hào)IN接著變?yōu)榈碗娖綖橹?不變化。并且，在時(shí)鐘信號(hào)的較 短周期下向節(jié)點(diǎn)N2持續(xù)施加電壓VSS + 2Vt，因此即使漏電流大時(shí)， 電路也不會(huì)進(jìn)行錯(cuò)誤動(dòng)作。
如上所述，可獲得相位從輸入信號(hào)IN偏移時(shí)鐘半周期的輸出 OUT。通過連接多個(gè)圖1所示的自舉電路，可構(gòu)成依次使相位移位的 移位寄存器。
(顯示裝置的實(shí)施例)接著說明本發(fā)明的顯示裝置的第1實(shí)施例。圖3是將本發(fā)明的液 晶顯示裝置的一個(gè)實(shí)施例的構(gòu)成用框圖表示的圖。
如圖3所示，本實(shí)施例的液晶顯示裝置具有像素部1、掃描(柵 極)線驅(qū)動(dòng)電路2、圖像信號(hào)(源極)線驅(qū)動(dòng)電路3。雖無特別限定，
但在本實(shí)施例中，像素部l、柵極線驅(qū)動(dòng)電路2及源極線驅(qū)動(dòng)電路3形
成在同一玻璃基板上。
像素部1上形成彼此交叉的柵極線Gl Gn和源極線Sl Sm。柵極 線Gl Gn分別連接到柵極線驅(qū)動(dòng)電路2的輸出端子。源極線Sl Sm分 別連接到源極線驅(qū)動(dòng)電路3的輸出端子。
并且，在像素部1中，在柵極線Gl Gn和源極線Sl Sm的各交 點(diǎn)上配置像素電路，其由p溝道型晶體管即像素晶體管4、像素存儲(chǔ)電 容5、由液晶構(gòu)成的像素電容6構(gòu)成。
柵極線驅(qū)動(dòng)電路2由移位寄存器構(gòu)成，該移位寄存器由多個(gè)自舉 電路構(gòu)成。移位寄存器由通過與像素晶體管4相同的制造步驟做成的 晶體管構(gòu)成。移位寄存器具有參照?qǐng)Dl、圖2構(gòu)成的電路。
柵極線驅(qū)動(dòng)電路2中從外部輸入垂直起動(dòng)脈沖ST及時(shí)鐘信號(hào)時(shí)， 移位寄存器使垂直起動(dòng)脈沖ST和時(shí)鐘信號(hào)同步而輸出使相位移位一段 的輸出信號(hào)OUT，從而使與通用的柵極線連接的像素電路的像素晶體 管4變?yōu)閷?dǎo)通狀態(tài)，輸出到源極線的圖像信號(hào)取入到像素電路。
源極線驅(qū)動(dòng)電路3由移位寄存器、模擬開關(guān)等構(gòu)成，由通過與像 素晶體管相同的步驟做成的晶體管構(gòu)成。移位寄存器具有參照?qǐng)D1、圖 2構(gòu)成的電路。
源極線驅(qū)動(dòng)電路3的移位寄存器通過從外部輸入的水平起動(dòng)脈沖及時(shí)鐘信號(hào)依次通過時(shí)鐘信號(hào)使水平起動(dòng)脈沖移位，將其輸出傳遞到 模擬開關(guān)。根據(jù)移位寄存器的輸出，模擬開關(guān)對(duì)從外部輸入的圖像信 號(hào)進(jìn)行采樣，將圖像信號(hào)輸出到對(duì)應(yīng)的源極線。輸出到源極線的圖像 信號(hào)寫入到通過柵極線驅(qū)動(dòng)電路2成為導(dǎo)通狀態(tài)的像素。源極線驅(qū)動(dòng)
電路3不限于該構(gòu)成，也可將單晶硅IC進(jìn)行COG安裝等，從而形成 在同一基板上。
圖4是表示圖3的柵極線驅(qū)動(dòng)電路2的構(gòu)成例的圖。參照?qǐng)D4， 在該柵極線驅(qū)動(dòng)電路2中，從外部輸入2個(gè)時(shí)鐘信號(hào)(CL1、 CL2)及 垂直起動(dòng)脈沖信號(hào)ST，由串聯(lián)連接的多個(gè)移位寄存器10 (SR1、 SR2、 SR3、 SR4...)構(gòu)成。
初級(jí)的移位寄存器SR1根據(jù)時(shí)鐘信號(hào)CL1輸出將垂直起動(dòng)脈沖信 號(hào)ST以時(shí)鐘半周期相位移位的輸出信號(hào)OUT (Gl)。
后一移位寄存器SR2根據(jù)時(shí)鐘信號(hào)CL2輸出將移位寄存器SR1 的輸出相位移位的輸出信號(hào)OUT(G2)。以下同樣，與時(shí)鐘信號(hào)同步， 輸出被相位移位，依次傳遞垂直起動(dòng)脈沖信號(hào)ST。
圖5是表示圖4的移位寄存器SR1的構(gòu)成的圖。如圖5所示，移 位寄存器SR1由圖1的自舉電路構(gòu)成。但在圖5中，圖1的逆變器電 路100由p溝道晶體管Tr8及Tr9構(gòu)成。在移位寄存器SR1中，作為 輸入信號(hào)IN輸入垂直起動(dòng)脈沖ST，輸出信號(hào)OUT輸出到柵極線Gl。
移位寄存器SR1之后的移位寄存器SR2、 SR3、 SR4…的構(gòu)成只是 變更輸入的信號(hào)，移位寄存器SR2、 SR3、 SR4…的電路構(gòu)成和圖5相 同。
具體而言，替代在移位寄存器SR1中作為輸入信號(hào)IN的垂直起 動(dòng)脈沖信號(hào)ST，在移位寄存器SR2中，前級(jí)的輸出信號(hào)OUT (Gl)作為輸入信號(hào)IN而輸入，替代時(shí)鐘信號(hào)CL1，輸入時(shí)鐘信號(hào)CL2，替 代時(shí)鐘信號(hào)CL2，輸入時(shí)鐘信號(hào)CL1。奇數(shù)級(jí)的移位寄存器SR1、SR3、... 中，時(shí)鐘信號(hào)CL1、 CL2分別輸入到圖5的晶體管Trl、 Tr3，而在偶 數(shù)級(jí)的移位寄存器SR2、 SR4、…中，時(shí)鐘信號(hào)CL1、 CL2分別輸入到 晶體管Tr3、 Trl。
之后的移位寄存器中，前級(jí)的輸出信號(hào)OUT作為輸入信號(hào)IN被 輸入，每前進(jìn)一級(jí)，改變時(shí)鐘信號(hào)而進(jìn)行輸入。
如圖5所示，移位寄存器SR1由9個(gè)p溝道型晶體管Trl Tr9構(gòu) 成。晶體管Tr2在垂直起動(dòng)脈沖信號(hào)ST為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，節(jié) 點(diǎn)Nl變?yōu)閺牡碗娖缴仙撝盗康碾妷篤SS + Vt。節(jié)點(diǎn)Nl變?yōu)樵撾妷海?從而使晶體管Trl變?yōu)閷?dǎo)通狀態(tài)。
晶體管Tr8在垂直起動(dòng)脈沖信號(hào)ST為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，向 晶體管Tr9流入電流，使節(jié)點(diǎn)N3為接近高電平的電壓。為了通過該電 壓使晶體管Tr4為非導(dǎo)通狀態(tài)，將晶體管Tr8的電流驅(qū)動(dòng)能力設(shè)定得高 于晶體管Tr9。
晶體管Tr6在垂直起動(dòng)脈沖信號(hào)ST為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，向 節(jié)點(diǎn)N2提供高電平。晶體管Tr7在節(jié)點(diǎn)N2為低壓時(shí)變?yōu)閷?dǎo)通狀態(tài)， 向輸出信號(hào)OUT提供高電平的電壓(VDD電源電壓)。晶體管Trl 在節(jié)點(diǎn)N1為低壓(VSS + Vt，或比低電平更低的自舉電壓)時(shí)變?yōu)閷?dǎo) 通狀態(tài)，向輸出信號(hào)OUT提供時(shí)鐘信號(hào)CLl的電壓。
晶體管Tr7、 Trl驅(qū)動(dòng)與輸出端子OUT連接的負(fù)荷，因此將溝道 寬度設(shè)定得比其他晶體管Tr2 Tr5、 Tr8、 Tr9大l個(gè)量級(jí)以上，提高電
流驅(qū)動(dòng)能力。
晶體管Tr5在節(jié)點(diǎn)N2為電壓低(VSS + Vt)時(shí)變?yōu)閷?dǎo)通狀態(tài)，使節(jié)點(diǎn)N1為高電平。晶體管Tr4在節(jié)點(diǎn)N3為低電壓時(shí)變?yōu)閷?dǎo)通狀態(tài)， 通過晶體管Tr3將時(shí)鐘信號(hào)CL2的低電平提供到節(jié)點(diǎn)N2。晶體管Tr3 在時(shí)鐘信號(hào)CL2為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，如晶體管Tr4為導(dǎo)通狀態(tài)， 則提供將節(jié)點(diǎn)N2從低電平提高2個(gè)閾值量的電壓。通過向節(jié)點(diǎn)N2提 供該電壓，晶體管Tr5變?yōu)閷?dǎo)通狀態(tài)，使節(jié)點(diǎn)N1為高電平(VDD)， 晶體管Trl為非導(dǎo)通狀態(tài)。
通過上述本發(fā)明的第1實(shí)施例涉及的自舉電路構(gòu)成移位寄存器 時(shí)，為了使晶體管Trl為非導(dǎo)通狀態(tài)，不使用下一級(jí)的輸出信號(hào)，而使 用時(shí)鐘信號(hào)(CL1或CL2)，因此可不需要在最終級(jí)的移位寄存器中 需要的復(fù)位信號(hào)。將本發(fā)明的第1實(shí)施例涉及的自舉電路下的移位寄 存器適用于顯示裝置等驅(qū)動(dòng)電路時(shí)，可減少信號(hào)線數(shù)及電路元件數(shù)量， 因此可實(shí)現(xiàn)裝置的小型化、低成本化。
接著說明本實(shí)施例的移位寄存器的動(dòng)作。圖6是表示圖4、圖5 的移位寄存器的動(dòng)作的時(shí)序圖。表示時(shí)鐘CL1、 CL2、起動(dòng)脈沖ST、 移位寄存器內(nèi)的節(jié)點(diǎn)N1、 N2、 N3、移位寄存器SR1、 Sr2、 Sr3的輸出 Gl、 G2、 G3的電壓波形。在圖6中，時(shí)鐘信號(hào)CL1、 CL2及垂直起動(dòng) 脈沖信號(hào)ST的高電平電壓是VDD，低電平電壓是VSS。參照?qǐng)D6，說 明移位寄存器SR1的動(dòng)作。
在時(shí)刻tl下，垂直起動(dòng)脈沖信號(hào)ST變?yōu)榈碗娖綍r(shí)，晶體管Tr2 變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)Nl變?yōu)閺妮斎胄盘?hào)IN的低電平上升閾值量的電 壓。并且，晶體管Tr6也變?yōu)閷?dǎo)通狀態(tài)，因此節(jié)點(diǎn)N2變?yōu)楦唠娖?。?jié) 點(diǎn)N2變?yōu)楦唠娖?，從而使晶體管Tr5、 Tr7變?yōu)榉菍?dǎo)通狀態(tài)。
晶體管Tr8變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)N3變?yōu)榻咏唠娖降碾妷?，使?體管Tr4為非導(dǎo)通狀態(tài)。由于晶體管Tr4為非導(dǎo)通狀態(tài)，因此節(jié)點(diǎn)N2 中不會(huì)通過晶體管Tr3提供時(shí)鐘信號(hào)CL2的低電平。晶體管Trl因節(jié)點(diǎn)N1為低壓而變?yōu)閷?dǎo)通狀態(tài)，但因時(shí)鐘信號(hào)CL1 為高電平，所以輸出信號(hào)OUT (Gl)保持高電平。
變?yōu)闀r(shí)刻t2后，時(shí)鐘信號(hào)CL2變?yōu)楦唠娖剑瑫r(shí)鐘信號(hào)CL1變?yōu)?低電平。這樣一來，晶體管Trl的柵極-漏極電極及柵極-源極電極之間 存在電容，通過經(jīng)由各電容產(chǎn)生的自舉效應(yīng)，節(jié)點(diǎn)Nl的電壓從VSS 十Vt進(jìn)一步下降為更低的電壓，變?yōu)楸鹊碗娖降偷碾妷骸?br> 其結(jié)果是，晶體管Trl的柵極-源極之間施加閾值電壓以上的電壓， 從而晶體管Trl保持導(dǎo)通狀態(tài)，向輸出信號(hào)OUT (Gl)輸出時(shí)鐘信號(hào) CL1的低電平。
此時(shí)，垂直起動(dòng)脈沖信號(hào)ST變?yōu)楦唠娖?，因此晶體管Tr8變?yōu)榉?導(dǎo)通狀態(tài)，節(jié)點(diǎn)N3通過晶體管Tr9變?yōu)閺牡碗娖缴仙撝盗康碾妷海?使晶體管Tr4為導(dǎo)通狀態(tài)。
晶體管Tr4變?yōu)閷?dǎo)通狀態(tài)，但時(shí)鐘信號(hào)CL2變?yōu)楦唠娖?，因此?體管Tr3為非導(dǎo)通狀態(tài)，時(shí)鐘信號(hào)CL2的高電平不傳遞到節(jié)點(diǎn)N2。
變?yōu)闀r(shí)刻t3后，時(shí)鐘信號(hào)CL2變?yōu)榈碗娖?，時(shí)鐘信號(hào)CL1變?yōu)?高電平。這樣一來，晶體管Tr3變?yōu)閷?dǎo)通狀態(tài)，晶體管Tr4也是導(dǎo)通狀 態(tài)，因此原本是高電平的節(jié)點(diǎn)N2變?yōu)閺牡碗娖缴仙?個(gè)閾值量的電壓 (VSS + 2Vt)。
其結(jié)果是，晶體管Tr5、 Tr7變?yōu)閷?dǎo)通狀態(tài)。
晶體管Tr5、 Tr7變?yōu)閷?dǎo)通狀態(tài)的條件是 (VDD-Vt)》(VSS + 2Vt)
通過晶體管Tr5變?yōu)閷?dǎo)通狀態(tài)，從而因自舉效應(yīng)而比低電平低壓的節(jié)點(diǎn)N1的電壓變?yōu)楦唠娖健２⑶?，通過晶體管Tr7變?yōu)閷?dǎo)通狀態(tài)， 輸出信號(hào)OUT (Gl)變?yōu)楦唠娖健?br> 晶體管Trl因節(jié)點(diǎn)N1變?yōu)楦唠娖?，所以變?yōu)榉菍?dǎo)通狀態(tài)。
時(shí)刻t3之后，時(shí)鐘信號(hào)CL2的低電平以固定周期輸入到晶體管 Tr3。并且晶體管Tr4也是導(dǎo)通狀態(tài)，向節(jié)點(diǎn)N2以時(shí)鐘周期持續(xù)提供 低壓(VSS + 2Vt)。
其結(jié)果是，晶體管Tr5、 Tr7保持導(dǎo)通狀態(tài)，因此輸出信號(hào)OUT (Gl)保持高電平，節(jié)點(diǎn)N1也持續(xù)保持高電平。直到輸入下一垂直起 動(dòng)脈沖信號(hào)ST的低電平為止，該狀態(tài)在保持不變。
在此考慮晶體管Tr6、 Tr4、 Tr3的漏電流大的情況。當(dāng)漏電流大 時(shí)，在時(shí)刻t3 t4， 一端寫入的節(jié)點(diǎn)N2的電壓(VSS + Vt)在時(shí)刻t4 t5
的期間內(nèi)上升。
但在時(shí)刻t5 t6期間，再次向節(jié)點(diǎn)N2提供低壓(VSS + 2Vt)。時(shí) 刻t6下即使時(shí)鐘信號(hào)CLl變?yōu)榈碗娖綍r(shí)，晶體管Trl中也提供成為非 導(dǎo)通狀態(tài)的電壓，因此不會(huì)出現(xiàn)從晶體管Trl向輸出OUT (Gl)輸出 時(shí)鐘信號(hào)CL1的低電平的情況。因此，不會(huì)產(chǎn)生電路錯(cuò)誤動(dòng)作的問題。
以上說明了移位寄存器SR1的動(dòng)作，而在移位寄存器SR1以外的 移位寄存器SR2、 SR3、 SR4…中，輸入的信號(hào)雖然改變，但在所有移 位寄存器中進(jìn)行同樣的動(dòng)作。其結(jié)果是，垂直起動(dòng)脈沖信號(hào)ST依次進(jìn) 行相位移位而輸出，驅(qū)動(dòng)?xùn)艠O線(Gl、 G2、 G3...)。
與驅(qū)動(dòng)的柵極線連接的像素晶體管4 (參照?qǐng)D3)變?yōu)閷?dǎo)通狀態(tài)， 由源極線驅(qū)動(dòng)電路3 (參照?qǐng)D3)提供的圖像信號(hào)寫入到像素。按照各 柵極線進(jìn)行該動(dòng)作，從而在像素部1中顯示圖像。(第2實(shí)施例)
接著說明本發(fā)明的第2實(shí)施例。本發(fā)明的第2實(shí)施例中，構(gòu)成本 發(fā)明的移位寄存器的自舉電路與上述第1實(shí)施例不同。圖7是表示自 舉電路的構(gòu)成的圖。
如屈7所示，晶體管Tr4和Tr3的連接與上述第l實(shí)施例(圖5) 發(fā)生變更。晶體管Tr3連接到節(jié)點(diǎn)N2 —側(cè)，晶體管Tr4串聯(lián)連接到晶 體管Tr3,與晶體管Tr3的連接端子相反一側(cè)的端子連接到VSS。晶體 管Tr3的柵極電極上連接第2時(shí)鐘信號(hào)CL2。
在圖7中，表示了晶體管Tr4與VSS連接的例子，也可取代VSS， 連接和柵極電極相同的節(jié)點(diǎn)N3。
圖7和圖5同樣表示初級(jí)的移位寄存器SR1，其之后的級(jí)的移位 寄存器SR2、 SR3、 SR4.,.的構(gòu)成也和上述第1實(shí)施例相同。
僅輸入的信號(hào)發(fā)生了變更，而電路構(gòu)成和圖7的移位寄存器SR1 相同。具體而言，在移位寄存器SR2中，替代垂直起動(dòng)脈沖信號(hào)ST， 前級(jí)的輸出信號(hào)OUT (Gl)作為輸入信號(hào)IN而輸入，替代時(shí)鐘信號(hào) CL1，輸入時(shí)鐘信號(hào)CL2，替代時(shí)鐘信號(hào)CL2，輸入時(shí)鐘信號(hào)CL1。之 后的移位寄存器中，前級(jí)的輸出信號(hào)OUT作為輸入信號(hào)IN而輸入， 每前進(jìn)1級(jí)，改變時(shí)鐘信號(hào)并進(jìn)行輸入。
在由上述本發(fā)明的第2實(shí)施例涉及的自舉電路構(gòu)成移位寄存器 時(shí)，為了使晶體管Trl為非導(dǎo)通狀態(tài)，也可以不使用下一級(jí)的輸出，而 使用時(shí)鐘信號(hào)(CL1或CL2)，因此可起到和上述第1實(shí)施例同等的 效應(yīng)。
移位寄存器的動(dòng)作和上述第1實(shí)施例相同。但晶體管Tr4在節(jié)點(diǎn)N3為低壓時(shí)變?yōu)閷?dǎo)通狀態(tài)，施加到晶體管Tr3的時(shí)鐘信號(hào)CL2為低電 平時(shí)，將低電平提供到節(jié)點(diǎn)N2。
實(shí)際上，提供到節(jié)點(diǎn)N2的電壓變?yōu)閺牡碗娖缴仙?個(gè)閾值量的電 壓。通過向節(jié)點(diǎn)N2提供該電壓，晶體管Tr5變?yōu)閷?dǎo)通狀態(tài)，向節(jié)點(diǎn) Nl提供高電平(VDD)，使晶體管Trl為非導(dǎo)通狀態(tài)。動(dòng)作和圖6所 示的時(shí)序圖相同。效果也相同。
(第3實(shí)施例)
接著說明本發(fā)明的第3實(shí)施例。第3實(shí)施例如圖8所示，在本實(shí) 施例中，用n溝道型的晶體管構(gòu)成移位寄存器。將該移位寄存器用于 柵極線驅(qū)動(dòng)電路的液晶顯示裝置的構(gòu)成如圖3的框圖所示，移位寄存 器的框圖和圖4相同。柵極線驅(qū)動(dòng)電路2 (參照?qǐng)D3)由n溝道型晶體 管構(gòu)成時(shí)，像素部1的像素晶體管4 (參照?qǐng)D3)也使用n溝道型的晶 體管。
參照?qǐng)D8說明本發(fā)明的第3實(shí)施例的移位寄存器。圖8和上述第 1實(shí)施例同樣，圖示初級(jí)的移位寄存器SR1。之后的級(jí)如上述第1及第 2實(shí)施例中的說明。
圖8所示的移位寄存器SR1由9個(gè)n溝道型晶體管Trl Tr9構(gòu)成。 晶體管Tr2在垂直起動(dòng)脈沖信號(hào)ST為高電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，向節(jié)點(diǎn) Nl提供從高電平下降闞值量的電壓(VDD-Vt)。通過向節(jié)點(diǎn)N1提供 該電壓，晶體管Trl變?yōu)閷?dǎo)通狀態(tài)。在圖8中，晶體管Tr2的漏極端子 和柵極電極上連接輸入信號(hào)(IN)，也可將漏極端子連接到與高電平 電壓相等的VDD電源。
并且，也可使高電平VDD電源的電壓為不同的電壓。晶體管Tr8 在垂直起動(dòng)脈沖信號(hào)ST為高電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，電流流入到晶體管 Tr9，使節(jié)點(diǎn)N3為接近低電平的電壓。為了通過該電壓使晶體管Tr4為非導(dǎo)通狀態(tài)，晶體管Tr8的電流驅(qū)動(dòng)能力設(shè)定得高于晶體管Tr9的電 流驅(qū)動(dòng)能力。晶體管Tr6在垂直起動(dòng)脈沖信號(hào)ST為高電平時(shí)變?yōu)閷?dǎo)通 狀態(tài)，向節(jié)點(diǎn)N2提供低電平。
晶體管Tr7在節(jié)點(diǎn)N2為高壓時(shí)變?yōu)閷?dǎo)通狀態(tài)，向輸出信號(hào)OUT (Gl)提供低電平的電壓(VSS)。晶體管Trl在節(jié)點(diǎn)Nl為高壓(VDD-Vt 或比高電平更高的自舉電壓)時(shí)，變?yōu)閷?dǎo)通狀態(tài)，向輸出信號(hào)OUT(Gl) 提供時(shí)鐘信號(hào)CL1的電壓。
晶體管Tr7、 Trl驅(qū)動(dòng)與輸出OUT連接的負(fù)荷，因此將溝道寬度 設(shè)定得比其他晶體管Tr2 Tr6、 Tr8、 Tr9大1個(gè)量級(jí)以上，提高電流驅(qū) 動(dòng)能力。晶體管Tr5在節(jié)點(diǎn)N2為高壓時(shí)(VDD-Vt)變?yōu)閷?dǎo)通狀態(tài)， 向節(jié)點(diǎn)N1提供低電平。
晶體管Tr4在節(jié)點(diǎn)N3為高壓時(shí)變?yōu)閷?dǎo)通狀態(tài)，通過晶體管Tr3將 時(shí)鐘信號(hào)CL2的高電平提供到節(jié)點(diǎn)N2。
晶體管Tr3在時(shí)鐘信號(hào)CL2為高電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，如晶體管 Tr4為導(dǎo)通狀態(tài)，則向節(jié)點(diǎn)N2提供從高電平下降2個(gè)閾值量的電壓 (VDD-2Vt)。通過向節(jié)點(diǎn)N2提供該電壓，晶體管Tr5變?yōu)閷?dǎo)通狀態(tài)， 向節(jié)點(diǎn)N1提供低電平，使晶體管Trl為非導(dǎo)通狀態(tài)。
在圖8中，將時(shí)鐘信號(hào)CL2連接到晶體管Tr3的漏極端子和柵極 電極，也可將漏極端子連接到電源端子VDD。
在由上述本發(fā)明的第3實(shí)施例涉及的自舉電路構(gòu)成移位寄存器 時(shí)，為了使晶體管Trl為非導(dǎo)通狀態(tài)，也可以不使用下一級(jí)的輸出，而 使用時(shí)鐘信號(hào)(CL1或CL2)，因此也可起到和上述第1實(shí)施例同等 的效果。接著說明本發(fā)明的第3實(shí)施例涉及的移位寄存器的動(dòng)作。圖9是
表示圖8的移位寄存器的動(dòng)作的時(shí)序圖。在圖9中，時(shí)鐘信號(hào)CL1、 CL2及垂直起動(dòng)脈沖信號(hào)ST的高電平電壓是VDD，低電平電壓是 VSS。參照?qǐng)D9說明移位寄存器SR1的動(dòng)作。
在時(shí)刻tl下，垂直起動(dòng)脈沖信號(hào)ST為高電平時(shí)，晶體管Tr2變 為導(dǎo)通狀態(tài)，節(jié)點(diǎn)Nl變?yōu)閺妮斎胄盘?hào)IN的高電平下降閾值量的電壓 (VDD-Vt)。并且，晶體管Tr6也變?yōu)閷?dǎo)通狀態(tài)，因此節(jié)點(diǎn)N2變?yōu)?低電平。通過節(jié)點(diǎn)N2變?yōu)榈碗娖剑w管Tr5、 Tr7變?yōu)榉菍?dǎo)通狀態(tài)。 并且，晶體管Tr8也變?yōu)閷?dǎo)通狀態(tài)，因此節(jié)點(diǎn)N3變?yōu)榻咏碗娖降碾?壓，使晶體管Tr4為非導(dǎo)通狀態(tài)。因晶體管Tr4為非導(dǎo)通狀態(tài)，在節(jié)點(diǎn) N2中不會(huì)出現(xiàn)通過晶體管Tr3提供時(shí)鐘信號(hào)CL2的高電平的情況。晶 體管Trl因節(jié)點(diǎn)N1為高壓而變?yōu)閷?dǎo)通狀態(tài)，但因時(shí)鐘信號(hào)CL1為低電 平，所以輸出信號(hào)OUT (Gl)保持低電平。
到了時(shí)刻t2時(shí)，時(shí)鐘信號(hào)CL2變?yōu)榈碗娖剑瑫r(shí)鐘信號(hào)CL1變?yōu)?高電平。這樣一來，晶體管Trl的柵極-漏極電極及柵極-源極電極間存 在電容，因此通過經(jīng)由各電容產(chǎn)生的自舉效應(yīng)，節(jié)點(diǎn)Nl的電壓從 VDD-Vt上升到進(jìn)一步高的電壓，成為比高電平高的電壓。
其結(jié)果是，晶體管Trl的柵極-源極間施加閾值電壓以上的電壓， 晶體管Trl持續(xù)保持導(dǎo)通狀態(tài)，向輸出信號(hào)OUT (Gl)提供時(shí)鐘信號(hào) CL1的高電平。
此時(shí)，垂直起動(dòng)脈沖信號(hào)ST變?yōu)榈碗娖剑虼司w管Tr8變?yōu)榉?導(dǎo)通狀態(tài)，節(jié)點(diǎn)N3通過晶體管Tr9變?yōu)閺母唠娖较陆甸撝盗康碾妷海?使晶體管Tr4為導(dǎo)通狀態(tài)。晶體管Tr4變?yōu)閷?dǎo)通狀態(tài)，但時(shí)鐘信號(hào)CL2 為低電平，因此晶體管Tr3處于非導(dǎo)通狀態(tài)，不會(huì)向節(jié)點(diǎn)N2提供時(shí)鐘 信號(hào)CL2的低電平。到了時(shí)刻t3時(shí)，時(shí)鐘信號(hào)CL2變?yōu)楦唠娖?，時(shí)鐘信號(hào)CL1變?yōu)?低電平。這樣一來，晶體管Tr3變?yōu)閷?dǎo)通狀態(tài)，晶體管Tr4也是導(dǎo)通狀 態(tài)，因此本來是低電平的節(jié)點(diǎn)N2變?yōu)閺母唠娖较陆?個(gè)閾值量的電壓 (VDD-2Vt)。
其結(jié)果是，晶體管Tr5、 Tr7變?yōu)閷?dǎo)通狀態(tài)。通過晶體管Tr5變?yōu)?導(dǎo)通狀態(tài)，因自舉效應(yīng)而比高電平高電壓的節(jié)點(diǎn)Nl的電壓變?yōu)榈碗?平。并且，通過晶體管Tr7變?yōu)閷?dǎo)通狀態(tài)，輸出信號(hào)OUT (Gl)變?yōu)?低電平。晶體管Trl因節(jié)點(diǎn)Nl變?yōu)榈碗娖蕉優(yōu)榉菍?dǎo)通狀態(tài)。
時(shí)刻t3之后，時(shí)鐘信號(hào)CL2的髙電平以固定周期輸入到晶體管 Tr3。并且晶體管Tr4也是導(dǎo)通狀態(tài)，因此向節(jié)點(diǎn)N2以時(shí)鐘周期持續(xù) 提供高壓(VDD-2Vt)。其結(jié)果是，晶體管Tr5、 Tr7保持導(dǎo)通狀態(tài)， 因此輸出信號(hào)OUT (Gl)保持低電平，并且節(jié)點(diǎn)Nl也持續(xù)保持低電 平。直到輸入下一垂直起動(dòng)脈沖信號(hào)ST的高電平為止，該狀態(tài)保持不 變。
以上說明了移位寄存器SR1的動(dòng)作，移位寄存器SR1以外的移位 寄存器SR2、 SR3、 SR4.，.中，雖然輸入的信號(hào)改變，但所有移位寄存 器中進(jìn)行同樣的動(dòng)作。其結(jié)果是，垂直起動(dòng)脈沖信號(hào)ST依次移位相位 而輸出，驅(qū)動(dòng)?xùn)艠O線(Gl、 G2、 G3…)。
如上所述，使用n溝道型的晶體管也可構(gòu)成本發(fā)明的移位寄存器， 并可構(gòu)成將其適用于柵極線驅(qū)動(dòng)電路2 (參照?qǐng)D3)的液晶顯示裝置。 并且，也可以是交換第2實(shí)施例中說明的晶體管Tr4和Tr3的構(gòu)成。這 種情況下，可像圖9所示的時(shí)序圖那樣動(dòng)作。效果也相同。
(第4實(shí)施例)
接著說明本發(fā)明的第4實(shí)施例。本發(fā)明的第4實(shí)施例在構(gòu)成本發(fā) 明的移位寄存器的自舉電路上不同，其他和上述第1實(shí)施例的內(nèi)容相同。圖IO表示移位寄存器的框圖。
如圖IO所示，在本實(shí)施例中，使用了 3相時(shí)鐘信號(hào)的移位寄存器。 移位寄存器SR1中，第1相時(shí)鐘信號(hào)CL1和第3相時(shí)鐘信號(hào)CL3作為 第1、第2時(shí)鐘信號(hào)而輸入，移位寄存器SR2中，第2相時(shí)鐘信號(hào)CL2 和第1相時(shí)鐘信號(hào)CL1作為第1、第2時(shí)鐘信號(hào)而輸入，移位寄存器 SR3中，第3相時(shí)鐘信號(hào)CL3和第2相時(shí)鐘信號(hào)CL2作為第1、第2 時(shí)鐘信號(hào)而輸入，移位寄存器SR4中，和移位寄存器SR1 —樣，第1 相時(shí)鐘信號(hào)CL1和第3相時(shí)鐘信號(hào)CL3作為第1、第2時(shí)鐘信號(hào)而輸 入。
圖11是表示移位寄存器SR1的構(gòu)成的圖。因使用3相的時(shí)鐘信號(hào)， 所以和上述第1實(shí)施例的不同點(diǎn)在于，與晶體管Tr3連接的時(shí)鐘信號(hào)。
輸入到晶體管Tr3的時(shí)鐘信號(hào)和輸入到晶體管Trl的時(shí)鐘信號(hào) CL1相比，是相位超前了l相(滯后2相)的時(shí)鐘信號(hào)CL3。
其之后的級(jí)的移位寄存器SR2、 SR3、 SR4…的構(gòu)成只是改變輸入 的信號(hào)，電路構(gòu)成和圖ll的移位寄存器SRl相同。具體而言，在移位 寄存器SR2中，替代時(shí)鐘信號(hào)CL1，輸入時(shí)鐘信號(hào)CL2，替代時(shí)鐘信 號(hào)CL3，輸入時(shí)鐘信號(hào)CL1。
在移位寄存器SR3中，替代時(shí)鐘信號(hào)CL1，輸入CL3，替代時(shí)鐘 信號(hào)CL3，輸入時(shí)鐘信號(hào)CL2。
因此，時(shí)鐘信號(hào)的連接是，每前進(jìn)1級(jí)，輸入之后1個(gè)相位的時(shí) 鐘信號(hào)。移位寄存器SR4之后也同樣。移位寄存器SR4的時(shí)鐘信號(hào)的 連接和移位寄存器SR1相同。
時(shí)鐘信號(hào)為4相以上時(shí)，使進(jìn)入到晶體管Tr3的時(shí)鐘信號(hào)是比進(jìn)入到晶體管1的時(shí)鐘信號(hào)CL1相位超前1個(gè)相位的信號(hào)。
在由上述本發(fā)明的第4實(shí)施例涉及的自舉電路構(gòu)成移位寄存器
時(shí)，為了使晶體管Trl為非導(dǎo)通狀態(tài)，也可以不使用下一級(jí)的輸出，而 使用時(shí)鐘信號(hào)(CL1、 CL2、或CL3)，因此也可起到和上述第1實(shí)施 例同樣的效果。
接著說明本發(fā)明的第4實(shí)施例涉及的移位寄存器的動(dòng)作。圖12是 表示第4實(shí)施例涉及的移位寄存器的動(dòng)作的時(shí)序圖。
在圖12中，時(shí)鐘信號(hào)CL1、 CL2及垂直起動(dòng)脈沖信號(hào)ST的高電 平電壓是VDD，低電平電壓是VSS。參照?qǐng)D11、圖12說明移位寄存 器SR1的動(dòng)作。
在時(shí)刻tl下，垂直起動(dòng)脈沖信號(hào)ST變?yōu)榈碗娖綍r(shí)，晶體管Tr2 變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)Nl變?yōu)閺妮斎胄盘?hào)IN的低電平上升閾值量的電 壓(VSS + Vt)。并且，晶體管Tr6也變?yōu)閷?dǎo)通狀態(tài)，因此節(jié)點(diǎn)N2變 為高電平。通過節(jié)點(diǎn)N2變?yōu)楦唠娖剑w管Tr5、 Tr7變?yōu)榉菍?dǎo)通狀 態(tài)。晶體管Tr8也變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)N3變?yōu)榻咏唠娖降碾妷?，?晶體管Tr4為非導(dǎo)通狀態(tài)。因晶體管TM為非導(dǎo)通狀態(tài)，所以不會(huì)通過 晶體管Tr3將時(shí)鐘信號(hào)CL3的低電平提供到節(jié)點(diǎn)N2。晶體管Tr6也變 為導(dǎo)通狀態(tài)，所以節(jié)點(diǎn)N2變?yōu)楦唠娖健＞w管Trl因節(jié)點(diǎn)N1為低壓 而變?yōu)閷?dǎo)通狀態(tài)，但時(shí)鐘信號(hào)CL1為高電平，所以輸出信號(hào)OUT(Gl) 保持高電平。
到了時(shí)刻t2時(shí)，時(shí)鐘信號(hào)CL3變?yōu)楦唠娖?，時(shí)鐘信號(hào)CL1變?yōu)?低電平。這樣一來，晶體管Trl的柵極-漏極電極及柵極-源極電極之間 存在電容，因此通過經(jīng)由各電容產(chǎn)生的自舉效應(yīng)，節(jié)點(diǎn)Nl的電壓從 VSS + Vt下降到更低的電壓，成為比低電平低的電壓。其結(jié)果是，晶體管Trl的柵極-源極間施加大于閾值電壓的電壓， 晶體管Trl持續(xù)導(dǎo)通狀態(tài)，輸出端子OUT輸出時(shí)鐘信號(hào)CL1的低電平。
此時(shí)，垂直起動(dòng)脈沖信號(hào)ST變?yōu)楦唠娖剑虼司w管Tr8變?yōu)榉?導(dǎo)通狀態(tài)，節(jié)點(diǎn)N3通過晶體管Tr9變?yōu)閺牡碗娖缴仙撝档碾妷海?晶體管Tr4為導(dǎo)通狀態(tài)。
晶體管Tr4變?yōu)閷?dǎo)通狀態(tài)，但因時(shí)鐘信號(hào)CL3為高電平，因此晶 體管Tr3為非導(dǎo)通狀態(tài)，不會(huì)向節(jié)點(diǎn)N2提供時(shí)鐘信號(hào)CL3的高電平。
到了時(shí)刻t3時(shí)，時(shí)鐘信號(hào)CL1變?yōu)楦唠娖?。這樣一來，節(jié)點(diǎn)N1 的電壓通過自舉效應(yīng)返回到時(shí)刻tl下設(shè)定的電壓(VSS + Vt)。此時(shí)， 晶體管Trl保持導(dǎo)通狀態(tài)，因此輸出OUT (Gl)的電壓變?yōu)闀r(shí)鐘信號(hào) CL1的高電平。
到了時(shí)刻t4時(shí)，時(shí)鐘信號(hào)CL3變?yōu)榈碗娖?。這樣一來，晶體管 Tr3變?yōu)閷?dǎo)通狀態(tài)，晶體管Tr4也是導(dǎo)通狀態(tài)，因此原本高電平的節(jié)點(diǎn) N2變?yōu)閺牡碗娖缴仙?個(gè)閾值量的電壓(VSS + 2Vt)。
其結(jié)果是，晶體管Tr5、 Tr7變?yōu)閷?dǎo)通狀態(tài)。通過晶體管Tr5變?yōu)?導(dǎo)通狀態(tài)，節(jié)點(diǎn)N1的電壓變?yōu)楦唠娖?，晶體管Trl變?yōu)榉菍?dǎo)通狀態(tài)。
另一方面，晶體管Tr7為導(dǎo)通狀態(tài)，因此從晶體管Tr7向輸出信 號(hào)0UT(G1)提供高電平，但因電壓已經(jīng)是高電平，所以電壓不變化。
時(shí)刻t4之后，時(shí)鐘信號(hào)CL3的低電平以固定周期輸入到晶體管 Tr3。并且，晶體管Tr4也是導(dǎo)通狀態(tài)，所以以時(shí)鐘周期向節(jié)點(diǎn)N2持 續(xù)提供低壓(VSS + 2Vt)。
其結(jié)果是，晶體管Tr5、 Tr7保持導(dǎo)通狀態(tài)，因此輸出信號(hào)OUT(Gl)保持高電平，并且節(jié)點(diǎn)N1也繼續(xù)保持高電平。直到輸入下一垂
直起動(dòng)脈沖信號(hào)ST的低電平為止，該狀態(tài)保持不變。
在此考慮晶體管(Tr3、 Tr4、 Tr6)的漏電流大的情況。在本發(fā)明 中，在時(shí)刻t4 t5的期間(時(shí)鐘信號(hào)CL3為低電平的期間)，向晶體管 Trl輸出成為非導(dǎo)通狀態(tài)的電壓。
因此，時(shí)刻t5下，時(shí)鐘信號(hào)CL1變?yōu)榈碗娖綍r(shí)，可切實(shí)使晶體管 Trl為非導(dǎo)通狀態(tài)。其結(jié)果是，即使時(shí)鐘信號(hào)CL1變?yōu)榈碗娖剑耘e 效應(yīng)也不發(fā)揮作用，因此晶體管Trl變?yōu)閷?dǎo)通狀態(tài)，時(shí)鐘信號(hào)CL1的 低電平不會(huì)提供到輸出。即，可防止電路的錯(cuò)誤動(dòng)作。
以上說明了移位寄存器SR1的動(dòng)作，在移位寄存器SR1以外的移 位寄存器SR2、 SR3、 SR4…中，輸入的信號(hào)雖然改變，但所有移位寄 存器中進(jìn)行同樣的動(dòng)作。其結(jié)果是，垂直起動(dòng)脈沖信號(hào)ST依次進(jìn)行相 位移位而輸出，驅(qū)動(dòng)?xùn)艠O線(Gl、 G2、 G3...)。
如上所述，本發(fā)明的移位寄存器也可對(duì)應(yīng)3相以上的時(shí)鐘信號(hào)。
(第5實(shí)施例)
接著說明本發(fā)明的第5實(shí)施例。圖13是表示第5實(shí)施例的移位寄 存器的構(gòu)成的圖。如圖13所示，和上述第1至第4實(shí)施例同樣，除了 時(shí)鐘信號(hào)以外，向移位寄存器SR1輸入垂直起動(dòng)脈沖信號(hào)ST。移位寄 存器SR2之后，也可以是如下構(gòu)成，除了時(shí)鐘信號(hào)以外，兩種信號(hào)(前 級(jí)的輸出信號(hào)0UT和前級(jí)的節(jié)點(diǎn)N1 (晶體管Trl的柵極節(jié)點(diǎn)))分別 輸入到輸入端子IN1、 IN2。
圖14是表示構(gòu)成圖13的移位寄存器12的自舉電路的構(gòu)成的圖， 表示圖13的移位寄存器SR1的電路構(gòu)成。參照?qǐng)D14，和圖5的構(gòu)成 的不同點(diǎn)在于晶體管TrlO串聯(lián)連接到晶體管Tr2，輸入端子IN2連接到晶體管Tr2的柵極，連接晶體管TrlO的柵極和漏極并與第2時(shí)鐘 信號(hào)CL2連接。并且，與晶體管Tr6、 Tr8的柵極電極連接的信號(hào)線、 和與晶體管Tr2的柵極電極連接的信號(hào)線分離。并且，輸出端子OUT、 晶體管Trl的柵極節(jié)點(diǎn)Nl (晶體管Tr5和Tr2的連接點(diǎn))作為輸出而 被取出，分別連接到下一級(jí)輸入端子IN1、 IN2。
在圖14所示的例子中，晶體管TrlO的漏極端子和柵極電極與時(shí) 鐘信號(hào)CL2連接，但也可以是如下構(gòu)成，將時(shí)鐘信號(hào)CL2僅連接到柵 極電極，將漏極端子連接到VSS。
晶體管Tr2在移位寄存器SR1中，在垂直起動(dòng)脈沖信號(hào)ST為低 電平時(shí)變?yōu)閷?dǎo)通狀態(tài)，通過晶體管TrlO將時(shí)鐘信號(hào)CL2的電壓提供到 節(jié)點(diǎn)N1。
通過向節(jié)點(diǎn)Nl提供該電壓，晶體管Trl變?yōu)閷?dǎo)通狀態(tài)。在移位寄 存器SR2之后，晶體管Tr2中輸入前級(jí)的節(jié)點(diǎn)Nl，前級(jí)的節(jié)點(diǎn)Nl在 低壓時(shí)，晶體管Tr2變?yōu)閷?dǎo)通狀態(tài)，通過晶體管TrlO將與晶體管TrlO 連接的時(shí)鐘信號(hào)(CL1或CL2)的低電平提供到節(jié)點(diǎn)N1。晶體管TrlO 在所連接的時(shí)鐘信號(hào)(CL1或CL2)的電壓為低電平時(shí)變?yōu)閷?dǎo)通狀態(tài)。 除此以外和第1實(shí)施例中說明的內(nèi)容相同，因此省略說明。
在由上述本發(fā)明的第5實(shí)施例涉及的自舉電路構(gòu)成移位寄存器 時(shí)，為了使晶體管Trl為非導(dǎo)通狀態(tài)，也可以不使用下一級(jí)的輸出，而 使用時(shí)鐘信號(hào)(CL1或CL2)，因此也可起到和上述第1實(shí)施例同等 的效果。
接著說明本發(fā)明的第5實(shí)施例涉及的移位寄存器的動(dòng)作。圖15是 表示參照?qǐng)D13及圖14說明的本發(fā)明的第5實(shí)施例涉及的移位寄存器 的動(dòng)作的時(shí)序圖。圖15中表示第1、第2時(shí)鐘信號(hào)CL1、 CL2、起動(dòng) 脈沖ST、圖13的移位寄存器SR1中的節(jié)點(diǎn)N1、 N2、 N3、圖13的移位寄存器SR2中的節(jié)點(diǎn)N1、 N2、 N3、圖13的移位寄存器SR1、 SR2、 SR3的輸出G1、 G2、 G3的電壓波形。
參照?qǐng)D15，說明移位寄存器SR1的動(dòng)作。在時(shí)刻tl下，垂直起 動(dòng)脈沖信號(hào)ST變?yōu)榈碗娖綍r(shí)，晶體管Tr2變?yōu)閷?dǎo)通狀態(tài)。此時(shí)，因時(shí) 鐘信號(hào)CL2也是低電平，所以晶體管TrlO也是導(dǎo)通狀態(tài)，節(jié)點(diǎn)N1變 為從時(shí)鐘信號(hào)CL2的低電平上升閾值量的電壓。
并且，晶體管Tr6也變?yōu)閷?dǎo)通狀態(tài)，所以節(jié)點(diǎn)N2變?yōu)楦唠娖健?br> 通過節(jié)點(diǎn)N2變?yōu)楦唠娖?，晶體管Tr5、 Tr7變?yōu)榉菍?dǎo)通狀態(tài)。晶 體管Tr8變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)N3變?yōu)榻咏唠娖降碾妷海咕w管 Tr4為非導(dǎo)通狀態(tài)。由于晶體管Tr4是非導(dǎo)通狀態(tài)，所以不會(huì)通過晶體 管Tr3向節(jié)點(diǎn)N2提供時(shí)鐘信號(hào)CL2的低電平。
晶體管Trl因節(jié)點(diǎn)Nl為低電壓而變?yōu)閷?dǎo)通狀態(tài)，但因時(shí)鐘信號(hào) CL1是高電平，所以輸出信號(hào)OUT (Gl)保持高電平。
時(shí)刻t2之后和上述第1實(shí)施例中說明的內(nèi)容相同，因此省略說明。
接著說明移位寄存器SR2的動(dòng)作。移位寄存器SR2的內(nèi)部電路的 構(gòu)成是，在圖14中，使輸入到晶體管TrlO和Tr3的時(shí)鐘信號(hào)CL2置 換為時(shí)鐘信號(hào)CL1，使輸入到晶體管Trl的時(shí)鐘信號(hào)CL1置換為時(shí)鐘 信號(hào)CL2。
在時(shí)刻tl下，輸入信號(hào)IN2 (前級(jí)的節(jié)點(diǎn)N1)變?yōu)榈蛪簳r(shí)(從低 電平上升閾值Vt的電壓)，晶體管Tr2變?yōu)閷?dǎo)通狀態(tài)，但因時(shí)鐘信號(hào) CL1為高電平，所以晶體管TrlO為非導(dǎo)通狀態(tài)，節(jié)點(diǎn)N1的電壓保持
高電平不變。之后，到了時(shí)刻t2后，輸入信號(hào)IN2 (前級(jí)的節(jié)點(diǎn)N1)通過自舉 效應(yīng)而變?yōu)楸鹊碗娖礁偷碾妷?。從柵極接收輸入信號(hào)IN2的晶體管 Tr2保持導(dǎo)通狀態(tài)。此時(shí)，時(shí)鐘信號(hào)CL1是低電平，因此晶體管TrlO 變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)Nl變?yōu)閺臅r(shí)鐘信號(hào)CL1的低電平上升閾值量的 電壓。
并且，由于輸入信號(hào)IN1 (前級(jí)的OUT (Gl))為低電平，所以 晶體管Tr6也變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)N2變?yōu)楦唠娖?。由于?jié)點(diǎn)N2變?yōu)?高電平，晶體管Tr5、 Tr7變?yōu)榉菍?dǎo)通狀態(tài)。晶體管Tr8變?yōu)閷?dǎo)通狀態(tài)， 節(jié)點(diǎn)N3變?yōu)榻咏唠娖降碾妷海咕w管Tr4為非導(dǎo)通狀態(tài)。因晶體 管Tr4為非導(dǎo)通狀態(tài)，所以不會(huì)通過晶體管Tr3向節(jié)點(diǎn)N2提供時(shí)鐘信 號(hào)CL1的低電平。
晶體管Trl因節(jié)點(diǎn)Nl為低壓而變?yōu)閷?dǎo)通狀態(tài)，但因時(shí)鐘信號(hào)CL2 為高電平，所以輸出信號(hào)OUT (G2)保持高電平。
到了時(shí)刻t3時(shí)，時(shí)鐘信號(hào)CL1變?yōu)楦唠娖?，時(shí)鐘信號(hào)CL2變?yōu)?低電平。這樣一來，晶體管Trl的柵極-漏極電極及柵極-源極電極之間 存在電容，因此通過經(jīng)由各電容產(chǎn)生的自舉效應(yīng)，節(jié)點(diǎn)Nl的電壓從 VSS + Vt下降到更低的電壓，成為比低電平低的電壓。
其結(jié)果是，晶體管Trl的柵極-源極間施加閾值電壓以上的電壓， 晶體管Trl持續(xù)導(dǎo)通狀態(tài)，時(shí)鐘信號(hào)CL2的低電平提供到輸出信號(hào)OUT (G2)。此時(shí)，輸入信號(hào)IN1 (前級(jí)的OUT (Gl)))變?yōu)楦唠娖剑?因此晶體管Tr8變?yōu)榉菍?dǎo)通狀態(tài)，節(jié)點(diǎn)N3通過晶體管Tr9變?yōu)閺牡碗?平上升閾值量的電壓，使晶體管Tr4為導(dǎo)通狀態(tài)。
晶體管Tr4變?yōu)閷?dǎo)通狀態(tài)，但時(shí)鐘信號(hào)CL1變?yōu)楦唠娖?，因此?體管Tr3是非導(dǎo)通狀態(tài)，不會(huì)向節(jié)點(diǎn)N2提供時(shí)鐘信號(hào)CL1的高電平。到了時(shí)刻t4時(shí)，時(shí)鐘信號(hào)CL1變?yōu)榈碗娖?，時(shí)鐘信號(hào)CL2變?yōu)?高電平。這樣一來，晶體管Tr3變?yōu)閷?dǎo)通狀態(tài)，晶體管Tr4也是導(dǎo)通狀 態(tài)，因此原本是高電平的節(jié)點(diǎn)N2變?yōu)閺牡碗娖缴仙?個(gè)閾值量的電壓 (VSS + 2Vt)。其結(jié)果是，晶體管Tr5和Tr7變?yōu)閷?dǎo)通狀態(tài)。晶體管 Tr5和Tr7變?yōu)閷?dǎo)通狀態(tài)的條件是-(VDD-Vt)》(VSS + 2Vt)
通過晶體管Tr5變?yōu)閷?dǎo)通狀態(tài)，因自舉效應(yīng)而比低電平低的電壓 的節(jié)點(diǎn)N1的電壓變?yōu)楦唠娖健?br> 并且，通過晶體管Tr7變?yōu)閷?dǎo)通狀態(tài)，輸出信號(hào)OUT (G2)變?yōu)?高電平。晶體管Trl因節(jié)點(diǎn)Nl變?yōu)楦唠娖蕉優(yōu)榉菍?dǎo)通狀態(tài)。
時(shí)刻t4之后，時(shí)鐘信號(hào)CL1的低電平以固定周期輸入到晶體管 Tr3。并且，晶體管Tr4也是導(dǎo)通狀態(tài)，所以以時(shí)鐘周期向節(jié)點(diǎn)N2持 續(xù)提供低壓(VSS + 2Vt)。
其結(jié)果是，晶體管Tr5和Tr7保持導(dǎo)通狀態(tài)。其結(jié)果是，輸出信 號(hào)OUT (G2)保持高電平，并且節(jié)點(diǎn)Nl也持續(xù)保持高電平。直到輸 入下一輸入信號(hào)IN1 (前級(jí)的OUT (Gl))的低電平為止，該狀態(tài)保 持不變。
以上說明了移位寄存器SR1及SR2的動(dòng)作，在移位寄存器SR2 之后的移位寄存器SR3、 SR4、 SR5…中，輸入的信號(hào)雖然改變，但所 有移位寄存器中進(jìn)行和移位寄存器SR2同樣的動(dòng)作。其結(jié)果是，垂直 起動(dòng)脈沖信號(hào)ST依次進(jìn)行相位移位而輸出，驅(qū)動(dòng)?xùn)艠O線(Gl、 G2、 G3…)。
在圖14所示的第5實(shí)施例中，通過前級(jí)的節(jié)點(diǎn)Nl控制晶體管Tr2， 因此能夠以比低電平更低的電壓成為導(dǎo)通狀態(tài)。并且，晶體管TrlO由電壓電平穩(wěn)定的時(shí)鐘信號(hào)控制。因此，可起 到不易受TFT特性變動(dòng)的影響的效果。
作為上述第1實(shí)施例的變更例，說明了第5實(shí)施例，但也可與上 述第2~第4實(shí)施例組合而構(gòu)成。
在第5實(shí)施例中，例如使用在上述第4實(shí)施例中說明的3相時(shí)鐘 信號(hào)時(shí)，使輸入到晶體管TrlO的時(shí)鐘信號(hào)是與輸入到晶體管Trl的時(shí) 鐘信號(hào)相比相位超前1個(gè)相位的信號(hào)即可。4相以上時(shí)也同樣。
本發(fā)明不限于上述實(shí)施例的構(gòu)成，可進(jìn)行適當(dāng)變更。例如，也可 變更輸入到各晶體管的信號(hào)，以進(jìn)行同樣的動(dòng)作，或者也可以增加新 的晶體管而進(jìn)行同樣的動(dòng)作。
例如在圖1中，在晶體管Tr5和Tr2的連接點(diǎn)與晶體管Trl的柵 極電極之間，插入別的晶體管，通過自舉效應(yīng)而不使電壓大幅變動(dòng)的 晶體管Trl的柵極電極的電壓不傳遞到晶體管Tr5、 Tr2。這種情況下， 若插入的晶體管如是p溝道型，則使其柵極電極連接到VSS，如是n 溝道型，則使其柵極電極連接到VDD，使源極電極或漏極電極的一端 連接到晶體管Tr5和Tr2的連接點(diǎn)，使另一個(gè)連接到晶體管Trl的柵極 電極即可。
并且，在圖5、圖7等中，圖1的逆變器電路100由晶體管Tr8 和Tr9構(gòu)成，但不限于此，也可使用其他構(gòu)成的逆變器電路。進(jìn)一步， 逆變器電路的輸入上使用了輸入信號(hào)IN或IN1 (前級(jí)的OUT)，但當(dāng) 然不限于該構(gòu)成。例如也可以是將前級(jí)的節(jié)點(diǎn)Nl (輸入信號(hào)IN2)連 接到逆變器電路的輸入的構(gòu)成。晶體管Tr6也同樣，輸入到晶體管Tr6 的柵極的信號(hào)不限于輸入信號(hào)IN或IN1。例如，也可以是前級(jí)的節(jié)點(diǎn) Nl (輸入信號(hào)IN2)、本身的節(jié)點(diǎn)N1。(第6實(shí)施例)
接著說明本發(fā)明的第6實(shí)施例。本發(fā)明的第6實(shí)施例和上述第1
實(shí)施例的不同點(diǎn)在于，本發(fā)明的移位寄存器及構(gòu)成該移位寄存器的自
舉電路。圖19是表示自舉電路的構(gòu)成的圖。并且，圖20是表示使用 圖19的自舉電路構(gòu)成的移位寄存器的構(gòu)成的框圖。
該自舉電路由p溝道型晶體管構(gòu)成。參照?qǐng)D19，其具有 晶體管Trl，連接在時(shí)鐘信號(hào)端子CL1和輸出端子之間； 二極管方式連接的晶體管Tr2，柵極電極連接到輸入端子IN，源 極連接到晶體管Trl的柵極電極；
晶體管Tr3，柵極電極連接到時(shí)鐘信號(hào)端子CL2; 晶體管Tr4，與晶體管Tr3堆疊；
晶體管Tr5，連接在晶體管Trl的柵極電極和電源端子VDD之間； 晶體管Tr6，連接在晶體管Tr4和電源端子VDD之間，柵極電極
連接到輸入端子IN;
晶體管Tr7，連接在電源端子VDD和輸出端子OUT之間，柵極
電極連接在晶體管Tr6和晶體管Tr4的連接點(diǎn)與晶體管Tr5的柵極電
極；
晶體管Tr8，連接在晶體管Tr4的柵極電極和電源端子VDD之間， 柵極電極連接到輸入端子IN;
二極管方式連接的晶體管Tr9，連接在晶體管Tr4的柵極電極和電 源端子VSS之間；
二極管方式連接的晶體管Trll，連接在晶體管Tr7的柵極電極和 復(fù)位端子RST之間。
如圖20所示，向移位寄存器SR1輸入時(shí)鐘信號(hào)(CL1， CL2)， 并且起動(dòng)脈沖信號(hào)ST及下一級(jí)的移位寄存器SR2的輸出信號(hào)OUT分 別輸入到IN端子及RST端子。移位寄存器SR之后的構(gòu)成是，輸入時(shí) 鐘信號(hào)(CL1， CL2)，并且前級(jí)及后級(jí)的移位寄存器的輸出信號(hào)OUT分別輸入到IN端子及RST端子。并且，向最終級(jí)的移位寄存器SRii (其中論5)輸入時(shí)鐘信號(hào)(CL1， CL2)，并且前級(jí)的移位寄存器SRn-l (未圖示)的輸出信號(hào)OUT及復(fù)位脈沖信號(hào)RST分別輸入到IN端子
及RST端子。
并且，圖19所示的自舉電路的構(gòu)成和圖5的構(gòu)成相比，不同點(diǎn)在 于增加了p溝道型的晶體管Trll。晶體管Trll的柵極及漏極端子連接 到RST端子，源極端子連接到節(jié)點(diǎn)N2。 RST端子為低電平時(shí)，晶體管 Trll導(dǎo)通，將節(jié)點(diǎn)N2設(shè)為低電平，而使晶體管Tr7、 Tr5導(dǎo)通(導(dǎo)通 狀態(tài))。其結(jié)果是，節(jié)點(diǎn)Nl變?yōu)殡娫措娢籚DD，晶體管Trl截止， 輸出OUT復(fù)位為高電平。晶體管Trll以外的構(gòu)成和上述第1至第2 實(shí)施例中說明的構(gòu)成相同，因此省略說明。
此外，在圖19所示的構(gòu)成中，使用n溝道型的晶體管，雖然輸出 極性不同，但可構(gòu)成同樣的電路。
接著參照?qǐng)D21說明圖19的自舉電路的動(dòng)作。圖21是表示圖19 的自舉電路的動(dòng)作的時(shí)序圖。圖21中時(shí)刻tl到時(shí)刻t3的期間的動(dòng)作 和上述第1至第2實(shí)施例中說明的內(nèi)容相同，因此省略說明。
在時(shí)刻t3下，通過節(jié)點(diǎn)N3及時(shí)鐘信號(hào)CL2變?yōu)榈碗娖?，晶體管 Tr4及晶體管Tr3均變?yōu)閷?dǎo)通狀態(tài)，使節(jié)點(diǎn)N2從高電平向低電平轉(zhuǎn)變。 并且，除了上述動(dòng)作外，使與RST端子連接的下一級(jí)OUT變?yōu)榈碗娖剑?晶體管Trll變?yōu)閷?dǎo)通狀態(tài)，使節(jié)點(diǎn)N2從高電平轉(zhuǎn)變到低電平。
艮P，與上述實(shí)施例的不同點(diǎn)在于，用兩個(gè)系統(tǒng)進(jìn)行使節(jié)點(diǎn)N2向低 電平轉(zhuǎn)變的動(dòng)作。
并且，與上述實(shí)施例的不同點(diǎn)還在于如下動(dòng)作最終級(jí)的移位寄 存器SRn的輸出OUT在時(shí)刻tn-l下轉(zhuǎn)變到低電平后，在時(shí)刻tn下向高電平轉(zhuǎn)變的同時(shí)，來自復(fù)位脈沖信號(hào)RST的高電平信號(hào)傳遞到RST端子。
本實(shí)施例的自舉電路可利用晶體管Trll將節(jié)點(diǎn)N2向低電平轉(zhuǎn)變 (強(qiáng)制復(fù)位)，因此可切實(shí)使節(jié)點(diǎn)N2從高電平向低電平轉(zhuǎn)變。
此外，和圖20的構(gòu)成不同，也可以是將起動(dòng)脈沖信號(hào)ST輸入到 移位寄存器SRn的RST端子的構(gòu)成。
(第7實(shí)施例)
接著說明本發(fā)明的第7實(shí)施例。本發(fā)明的第7實(shí)施例和上述第1 實(shí)施例的不同點(diǎn)在于，構(gòu)成本發(fā)明的移位寄存器的自舉電路。圖22是 表示本發(fā)明的第7實(shí)施例的自舉電路的構(gòu)成的圖。該自舉電路由p溝 道型晶體管構(gòu)成。
參照?qǐng)D22，具有
p溝道型晶體管Trl，連接在時(shí)鐘信號(hào)端子CL1和輸出端子OUT 之間；
二極管方式連接的晶體管Tr2，連接在晶體管Trl的柵極電極和輸 入端子IN之間；
二極管方式連接的晶體管Tr3，與時(shí)鐘信號(hào)端子CL2連接； 晶體管Tr4，與晶體管Tr3堆疊；
晶體管Tr5，連接在晶體管Trl的柵極電極和電源端子VDD之間； 晶體管Tr6，連接在晶體管Tr4和電源端子VDD之間，柵極電極
連接到輸入端子IN;
晶體管Tr7，連接在輸出端子OUT和電源端子VDD之間，柵極
電極連接到晶體管Tr6和晶體管Tr4的連接點(diǎn)與晶體管Tr5的柵極電
極；
晶體管Tr8，連接在晶體管Tr4的柵極電極和電源端子VDD之間， 柵極電極連接到輸入端子；二極管方式連接的晶體管Tr9，連接在晶體管Tr4的柵極電極和時(shí) 鐘端子CL1之間。
在圖5的構(gòu)成中，二極管方式連接的晶體管Tr9連接在節(jié)點(diǎn)N3 和VSS之間，而在本實(shí)施例中，如圖22所示，二極管方式連接的晶體 管Tr9連接在節(jié)點(diǎn)N3和第1時(shí)鐘信號(hào)CL1之間。艮卩，p溝道型的晶體 管Tr9的源極連接到節(jié)點(diǎn)N3，柵極電極和漏極共同連接到CL1。除此 以外的構(gòu)成和圖5相同。
此外，在圖22所示的構(gòu)成中，使用n溝道型的晶體管時(shí)，雖然輸 出極性不同，但也可構(gòu)成同樣的電路。
接著參照?qǐng)D23說明圖22的電路的動(dòng)作。圖23是表示圖22的電 路動(dòng)作的時(shí)序圖。晶體管Tr9以外的晶體管的動(dòng)作和上述第1實(shí)施例相 同，因此省略說明。在此說明晶體管Tr9的動(dòng)作。
在時(shí)刻tl下，時(shí)鐘信號(hào)CL1為高電平，因此晶體管Tr9變?yōu)榉菍?dǎo) 通狀態(tài)。到了時(shí)刻t2時(shí)，時(shí)鐘信號(hào)CL1轉(zhuǎn)變到低電平，因此晶體管Tr9 變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)N3變?yōu)閺牡碗娖?低位側(cè)電源的電位VSS)上升 晶體管Tr9的閾值Vt的電壓(VSS + Vt)。
在上述第1至第6實(shí)施例中，例如在圖5所示的自舉電路中，在 圖6中的時(shí)刻tl 時(shí)刻t2的期間，經(jīng)由均為導(dǎo)通狀態(tài)的晶體管Tr8及 Tr9，電流從高電位電源端子VDD向低電位電源端子VSS流動(dòng)。
與之相對(duì)，在本實(shí)施例的自舉電路中，在相應(yīng)期間內(nèi)，晶體管Tr9 為非導(dǎo)通狀態(tài)，所以不會(huì)從電源端子VDD經(jīng)由晶體管Tr9流入電流。 因此，本實(shí)施例可實(shí)現(xiàn)低耗電的電路。
(第8實(shí)施例)接著說明本發(fā)明的第8實(shí)施例。本發(fā)明的第8實(shí)施例和上述第1 實(shí)施例的不同點(diǎn)在于，構(gòu)成本發(fā)明的移位寄存器的自舉電路。圖24是 表示本發(fā)明的第8實(shí)施例的自舉電路的構(gòu)成的圖。該自舉電路由p溝 道型晶體管構(gòu)成。
參照?qǐng)D24，其具有
晶體管Trl，連接在時(shí)鐘信號(hào)端子CL1和輸出端子OUT之間； 二極管方式連接的晶體管Tr2，連接在晶體管Trl的柵極電極和輸 入端子IN之間；
二極管方式連接的晶體管Tr3，連接到時(shí)鐘信號(hào)端子CL2; 晶體管Tr4，與晶體管Tr3堆疊；
晶體管Tr5，連接在晶體管Trl的柵極電極和電源端子VDD之間； 晶體管Tr6，連接在晶體管Tr4和電源端子VDD之間，柵極電極
連接到輸入端子IN;
晶體管Tr7，連接在輸出端子OUT和電源端子VDD之間，柵極
電極連接到晶體管Tr6和晶體管Tr4的連接點(diǎn)與晶體管Tr5的柵極電
極；
晶體管Tr8，連接在晶體管Tr4的柵極電極和電源端子VDD之間，
柵極電極連接到輸入端子IN;
晶體管Tr9，連接在晶體管Tr4的柵極電極和電源端子VSS之間； 晶體管Trl3、 Trl2，堆疊在電源端子VSS和電源端子VDD之間； 二極管方式連接的晶體管Trl4，連接在晶體管Trl3的柵極電極和
時(shí)鐘信號(hào)端子CL1之間。
其中，晶體管Tr9的柵極電極連接到晶體管Trl2和晶體管Trl3
的連接點(diǎn)，晶體管Trl3的柵極電極連接到晶體管Tr4的柵極電極，晶
體管Trl2的柵極電極連接到上述輸入端子IN。
參照?qǐng)D24，本實(shí)施例的自舉電路的構(gòu)成和圖5的構(gòu)成相比，不同 點(diǎn)在于增加了 p溝道型晶體管Tr12、 Trl3及Trl4;晶體管Tr9的柵
極端子的連接不同。晶體管Trl2及Trl3設(shè)置在電源端子VDD-VSS之間，晶體管Trl2 及Trl3的柵極電極分別連接到IN端子及節(jié)點(diǎn)N3。晶體管Trl4進(jìn)行二 極管方式的連接，漏極連接到CL1，源極連接到晶體管Tr13的柵極， 晶體管Tr9的柵極電極連接節(jié)點(diǎn)N4。
此外，在圖24所示的構(gòu)成中，使用n溝道型的晶體管時(shí)，雖然輸 出極性不同，但可構(gòu)成同樣的電路。
接著參照?qǐng)D25說明圖24的電路的動(dòng)作。圖25是表示圖24的電 路的動(dòng)作的時(shí)序圖。晶體管Tr9及晶體管Trl2 Tr14以外的晶體管的動(dòng) 作與上述第l實(shí)施例相同，因此省略說明。以下說明晶體管Tr9及晶體 管Trl2 Tr14的動(dòng)作。
在時(shí)刻tl下，IN端子為低電平時(shí)，晶體管Trl2變?yōu)閷?dǎo)通狀態(tài)， 與晶體管Trl2的漏極連接的節(jié)點(diǎn)N4轉(zhuǎn)變?yōu)楦唠娖健４藭r(shí)，晶體管Trl4 因時(shí)鐘信號(hào)CL1為高電平，所以變?yōu)榉菍?dǎo)通狀態(tài)。晶體管Trl3因節(jié)點(diǎn) N3為高電平，所以是非導(dǎo)通狀態(tài)。晶體管Tr9因節(jié)點(diǎn)N4為高電平， 所以是非導(dǎo)通狀態(tài)。
通過上述動(dòng)作，在晶體管Tr8導(dǎo)通的狀態(tài)下，晶體管Tr9為非導(dǎo) 通狀態(tài)，因此不產(chǎn)生在高位側(cè)電源端子VDD-低位側(cè)電源端子VSS之 間流動(dòng)的電流。
到了時(shí)刻t2時(shí)，時(shí)鐘信號(hào)CL1從高電平向低電平轉(zhuǎn)變，因此晶體 管Trl4變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)N3變?yōu)閺牡碗娖?低位側(cè)電源的電位VSS) 上升晶體管Trl4的閾值Vt的電壓(VSS + Vt)。因此，晶體管Trl3 變?yōu)閷?dǎo)通狀態(tài)，節(jié)點(diǎn)N4變?yōu)閺牡碗娖缴仙w管Tr13的閾值Vt的電 壓(VSS + Vt)。這樣一來，晶體管Tr9變?yōu)閷?dǎo)通狀態(tài)。例如在圖5所示的自舉電路中，在圖6所示的時(shí)刻tl 時(shí)刻t2的 期間，經(jīng)由均為導(dǎo)通狀態(tài)的晶體管Tr8及Tr9，電流從高位側(cè)電源端子 VDD向低位側(cè)電源端子VSS流動(dòng)。
與之相對(duì)，在本實(shí)施例的自舉電路中，不存在連接電源端子 VDD-VSS之間的晶體管均為導(dǎo)通狀態(tài)的期間，因此電流不會(huì)在電源端 子VDD-VSS之間流動(dòng)。因此，本實(shí)施例可實(shí)現(xiàn)低耗電的電路。
在上述實(shí)施例中，說明了將移位寄存器適用于柵極線驅(qū)動(dòng)電路的 例子，當(dāng)然也可適用于構(gòu)成源極線驅(qū)動(dòng)電路的移位寄存器。進(jìn)一步， 不限于顯示裝置，也可適用于使用了移位寄存器的電子裝置。
此外，上述專利文獻(xiàn)的公開內(nèi)容引用到本說明書中。在本發(fā)明的 全部公開內(nèi)容(包括權(quán)利要求的范圍)的范圍內(nèi)，可進(jìn)一步根據(jù)其基 本技術(shù)思想進(jìn)行實(shí)施方式及實(shí)施例的變更、調(diào)整。并且，在本發(fā)明的 權(quán)利要求范圍內(nèi)，可進(jìn)行各種公開要素的多種組合及選擇。即，本發(fā)
明當(dāng)然包括包含權(quán)利要求范圍在內(nèi)的所有公開內(nèi)容及本領(lǐng)域技術(shù)人員 可根據(jù)其技術(shù)思想獲得的各種變形、修改。
權(quán)利要求
1.一種自舉電路，根據(jù)輸入信號(hào)和多個(gè)時(shí)鐘信號(hào)生成輸出信號(hào)，其特征在于，具有第1晶體管，輸入第1時(shí)鐘信號(hào)，在導(dǎo)通狀態(tài)時(shí)，將上述第1時(shí)鐘信號(hào)作為上述輸出信號(hào)輸出；第1控制部，與上述第1晶體管的控制端子連接，根據(jù)輸入信號(hào)使上述第1晶體管成為導(dǎo)通狀態(tài)；以及第2控制部，與上述第1晶體管的控制端子連接，當(dāng)上述多個(gè)時(shí)鐘信號(hào)構(gòu)成N相時(shí)鐘時(shí)，根據(jù)第2時(shí)鐘信號(hào)和輸入信號(hào)，使上述第1晶體管成為非導(dǎo)通狀態(tài)，上述第2時(shí)鐘信號(hào)相對(duì)于上述第1時(shí)鐘信號(hào)超前半個(gè)周期或超前1個(gè)相位，其中N是2以上的整數(shù)。
2. 根據(jù)權(quán)利要求1所述的自舉電路，其特征在于，上述第1控制部具有根據(jù)上述輸入信號(hào)控制導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài) 的第2晶體管。
3. 根據(jù)權(quán)利要求1或2所述的自舉電路，其特征在于，上述第2控制部中使用的輸入信號(hào)是和上述第1控制部中使用的 輸入信號(hào)相同的信號(hào)或其他信號(hào)。
4. 根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的自舉電路，其特征在于， 具有第3控制部，其連接到上述第1晶體管的控制端子，響應(yīng)于和上述輸入信號(hào)不同的控制信號(hào)，使上述第1晶體管成為非導(dǎo)通狀態(tài)。
5. 根據(jù)權(quán)利要求4所述的自舉電路，其特征在于，上述第3控制部具有根據(jù)上述控制信號(hào)控制導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài) 的第1晶體管。
6. 根據(jù)權(quán)利要1至5中任一項(xiàng)所述的自舉電路，其特征在于，上述第2控制部具有第3晶體管，根據(jù)上述第2時(shí)鐘信號(hào)控制導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài)； 第4晶體管，與上述第3晶體管串聯(lián)連接；逆變器電路，控制上述第4晶體管的導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài)；第5晶體管，當(dāng)上述第3晶體管和上述第4晶體管為導(dǎo)通狀態(tài)時(shí)成為導(dǎo)通狀態(tài)，向上述第1晶體管的控制端子提供使上述第1晶體管成為非導(dǎo)通狀態(tài)的電位；以及第6晶體管，連接在上述第5晶體管的控制端子和電源端子之間， 使上述第5晶體管成為非導(dǎo)通狀態(tài)。
7. 根據(jù)權(quán)利要求6所述的自舉電路，其特征在于， 向上述第6晶體管的控制端子輸入上述輸入信號(hào)。
8. 根據(jù)權(quán)利要求6所述的自舉電路，其特征在于， 上述逆變器電路輸入上述輸入信號(hào)，上述逆變器電路的輸出連接到上述第4晶體管的控制端子。
9. 根據(jù)權(quán)利要求6至8中任一項(xiàng)所述的自舉電路，其特征在于， 進(jìn)一步包括第7晶體管，當(dāng)上述第3晶體管和上述第4晶體管為導(dǎo)通狀態(tài)時(shí)，根據(jù)上述第2時(shí)鐘信號(hào)的值成為導(dǎo)通狀態(tài)，向上述輸出 信號(hào)輸出預(yù)定的電壓。
10. 根據(jù)權(quán)利要求6至9中任一項(xiàng)所述的自舉電路，其特征在于， 上述逆變器電路包括第8晶體管，根據(jù)上述輸入信號(hào)控制導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài)；和 二極管方式連接的第9晶體管，與上述第8晶體管串聯(lián)連接。
11. 根據(jù)權(quán)利要求6至IO中任一項(xiàng)所述的自舉電路，其特征在于， 上述逆變器電路能夠隔斷高電位電源及低電位電源間的電流路徑。
12. 根據(jù)權(quán)利要求6至11中任一項(xiàng)所述的自舉電路，其特征在于，上述逆變器電路包括第8晶體管，根據(jù)上述輸入信號(hào)控制導(dǎo)通 狀態(tài)/非導(dǎo)通狀態(tài)；和第9晶體管，與上述第8晶體管串聯(lián)連接，上述第9晶體管根據(jù)上述第1時(shí)鐘信號(hào)控制導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài)。
13. 根據(jù)權(quán)利要求2至12中任一項(xiàng)所述的自舉電路，其特征在于， 上述第1控制部具有第10晶體管，該第10晶體管與上述第2晶體管串聯(lián)連接，根據(jù)上述第2時(shí)鐘信號(hào)控制導(dǎo)通狀態(tài)/非導(dǎo)通狀態(tài)。
14. 根據(jù)權(quán)利要求l所述的自舉電路，其特征在于，具有第1晶體管，連接在第1時(shí)鐘信號(hào)端子和輸出端子之間； 第2晶體管，控制端子與輸入上述輸入信號(hào)的輸入端子連接，一 端與上述第1晶體管的控制端子連接；第3晶體管，控制端子與第2時(shí)鐘信號(hào)端子連接； 逆變器電路，輸入與上述輸入端子連接；第4晶體管，與上述第3晶體管堆疊，控制端子與上述逆變器電 路的輸出連接；第5晶體管，連接在上述第1晶體管的控制端子和電源端子之間； 第6晶體管，連接在上述第4晶體管和上述電源端子之間，控制端子與上述輸入端子連接；以及第7晶體管，連接在上述輸出端子和上述電源端子之間，其中，上述第5晶體管及第7晶體管的控制端子共同連接到上述第4晶體管及第6晶體管的連接點(diǎn)。
15. 根據(jù)權(quán)利要求14所述的自舉電路，其特征在于， 上述第2晶體管及第3晶體管分別進(jìn)行二極管方式的連接。
16. 根據(jù)權(quán)利要求14或15所述的自舉電路，其特征在于， 當(dāng)上述輸入信號(hào)從第1電平變?yōu)榈?電平時(shí)，上述第2晶體管及第6晶體管成為導(dǎo)通狀態(tài)，上述第5晶體管及第7晶體管成為非導(dǎo)通 狀態(tài)，上述第4晶體管成為非導(dǎo)通狀態(tài)，上述第1晶體管成為導(dǎo)通狀態(tài)， 輸出上述第1時(shí)鐘信號(hào)作為上述輸出信號(hào)，接著，當(dāng)上述第1時(shí)鐘信號(hào)變?yōu)榈?電平、上述第2時(shí)鐘信號(hào)變 為第1電平時(shí)，由于上述第1晶體管中的自舉效應(yīng)，上述第1晶體管 的控制端子的電位進(jìn)一步向上述第2電平一側(cè)變化，上述第1晶體管 保持導(dǎo)通狀態(tài)，向上述輸出信號(hào)輸出上述第1時(shí)鐘信號(hào)，上述輸入信號(hào)為第1電平，上述逆變器電路的輸出是第2電平， 上述第4晶體管為導(dǎo)通狀態(tài)，并且上述第2時(shí)鐘信號(hào)為第1電平，因 此上述第3晶體管為非導(dǎo)通狀態(tài)，接著，當(dāng)上述第2時(shí)鐘信號(hào)變?yōu)榈?電平、上述第1時(shí)鐘信號(hào)變 為第1電平時(shí)，上述第3晶體管成為導(dǎo)通狀態(tài)，根據(jù)上述輸入信號(hào)，上述第4晶體管為導(dǎo)通狀態(tài)，上述第5晶體 管和上述第7晶體管成為導(dǎo)通狀態(tài)，上述第1晶體管成為非導(dǎo)通狀態(tài)，上述輸出端子輸出第1電平，之后，上述第2時(shí)鐘信號(hào)的第2電平以固定周期輸入到上述第3 晶體管，上述輸入信號(hào)為第1電平，上述逆變器電路的輸出是第2電平，上述第4晶體管為導(dǎo)通狀態(tài)， 上述第5晶體管及第7晶體管保持導(dǎo)通狀態(tài)，上述輸出端子保持第1電平，上述第1晶體管也保持非導(dǎo)通狀態(tài)， 該狀態(tài)保持到在上述輸入信號(hào)變?yōu)榈?電平為止。
17. —種自舉電路，其特征在于，具有第1晶體管，連接在第1時(shí)鐘信號(hào)端子和輸出端子之間； 第2晶體管，控制端子與輸入端子連接， 一端與上述第1晶體管 的控制端子連接；第3晶體管，控制端子與第2時(shí)鐘信號(hào)端子連接；第4晶體管，與上述第3晶體管堆疊；第5晶體管，連接在上述第1晶體管的控制端子和第1電源端子 之間；第6晶體管，連接在上述第4晶體管和上述第1電源端子之間， 控制端子與上述輸入端子連接；第7晶體管，連接在上述輸出端子和上述第1電源端子之間，控 制端子連接到上述第6晶體管和上述第4晶體管的連接點(diǎn)與上述第5 晶體管的控制端子；第8晶體管，連接在上述第4晶體管的控制端子和上述第1電源 端子之間，控制端子與上述輸入端子連接；二極管方式連接的第9晶體管，連接在上述第4晶體管的控制端 子和第2電源端子之間；以及二極管方式連接的第11晶體管，連接在上述第7晶體管的控制端 子和復(fù)位端子之間。
18. —種自舉電路，其特征在于，具有-第1晶體管，連接在第1時(shí)鐘信號(hào)端子和輸出端子之間； 第2晶體管，控制端子與輸入端子連接， 一端與上述第1晶體管 的控制端子連接；第3晶體管，控制端子與第2時(shí)鐘信號(hào)端子連接； 第4晶體管，與上述第3晶體管堆疊；第5晶體管，連接在上述第1晶體管的控制端子和電源端子之間； 第6晶體管，連接在上述第4晶體管和上述電源端子之間，控制端子與上述輸入端子連接；第7晶體管，連接在上述輸出端子和上述電源端子之間，控制端子連接到上述第6晶體管和上述第4晶體管的連接點(diǎn)與上述第5晶體管的控制端子；第8晶體管，連接在上述第4晶體管的控制端子和上述電源端子 之間，控制端子與上述輸入端子連接；以及二極管方式連接的第9晶體管，連接在上述第4晶體管的控制端子和上述第1時(shí)鐘端子之間。
19. 一種移位寄存器，其特征在于，由權(quán)利要求1至18中任一項(xiàng) 所述的自舉電路構(gòu)成。
20. 根據(jù)權(quán)利要求19所述的移位寄存器，其特征在于， 上述多個(gè)時(shí)鐘信號(hào)包括第1時(shí)鐘信號(hào)、第2時(shí)鐘信號(hào)。
21. 根據(jù)權(quán)利要求19或20所述的移位寄存器，其特征在于， 對(duì)于多級(jí)級(jí)聯(lián)連接的移位寄存器，在奇數(shù)級(jí)的移位寄存器中，上述第1晶體管輸入上述第1時(shí)鐘信 號(hào)，上述第2控制部輸入上述第2時(shí)鐘信號(hào)，在偶數(shù)級(jí)的移位寄存器中，將上述第1時(shí)鐘信號(hào)、第2時(shí)鐘信號(hào) 替換而輸入，上述第1晶體管輸入替換的上述第2時(shí)鐘信號(hào)作為上述第1時(shí)鐘 信號(hào)，上述第2控制部輸入替換的上述第1時(shí)鐘信號(hào)作為上述第2時(shí) 鐘信號(hào)。
22. 根據(jù)權(quán)利要求19所述的移位寄存器，其特征在于， 上述多個(gè)時(shí)鐘信號(hào)包括3相時(shí)鐘， 對(duì)于多級(jí)級(jí)聯(lián)連接的移位寄存器，級(jí)數(shù)除以3余1的移位寄存器分別輸入第1相時(shí)鐘和第3相時(shí)鐘 作為上述第1時(shí)鐘信號(hào)和第2時(shí)鐘信號(hào)，級(jí)數(shù)除以3余2的移位寄存器分別輸入第2相時(shí)鐘和第1相時(shí)鐘 作為上述第1時(shí)鐘信號(hào)和第2時(shí)鐘信號(hào)，級(jí)數(shù)除以3余0的移位寄存器分別輸入第3相時(shí)鐘和第2相時(shí)鐘 作為上述第1時(shí)鐘信號(hào)和第2時(shí)鐘信號(hào)。
23. —種移位寄存器，具有權(quán)利要求13所述的自舉電路，其特征 在于，對(duì)于多級(jí)級(jí)聯(lián)連接的移位寄存器，前級(jí)的輸出信號(hào)和上述第1晶體管的控制端子的電壓輸入到下一級(jí)的上述輸入信號(hào)和上述第2晶體管的控制端子，在初級(jí)的移位寄存器中，起動(dòng)脈沖信號(hào)共同輸入到上述輸入信號(hào)和上述第2晶體管的控制端子。
24. —種顯示裝置，其特征在于，使用由權(quán)利要求19至23中任 一項(xiàng)所述的移位寄存器構(gòu)成的驅(qū)動(dòng)電路。
25. —種電子裝置，其特征在于，使用由權(quán)利要求19至23中任 一項(xiàng)所述的移位寄存器構(gòu)成的驅(qū)動(dòng)電路。
全文摘要
一種自舉電路及使用該電路的移位寄存器和顯示裝置，能夠降低控制信號(hào)線數(shù)量，提高晶體管的漏電流耐性。具有晶體管(Tr7、Tr1)，串聯(lián)在電源端子和第1時(shí)鐘信號(hào)端子之間，將連接點(diǎn)作為輸出端子；晶體管(Tr6、Tr4、Tr3)，串聯(lián)在電源端子和第2時(shí)鐘信號(hào)端子之間；晶體管(Tr5)，連接在電源端子和晶體管(Tr1)的柵極之間；晶體管(Tr2)，源極連接到晶體管(Tr1)的柵極，晶體管(Tr2、Tr6)的柵極與輸入端子連接，逆變器的輸出連接到晶體管(Tr4)的柵極，晶體管(Tr5、Tr7)的柵極連接到晶體管(Tr6、Tr4)的連接點(diǎn)，晶體管(Tr1)的柵極連接到晶體管(Tr5、Tr2)的連接點(diǎn)。
文檔編號(hào)G11C19/00GK101594135SQ20091020281
公開日2009年12月2日 申請(qǐng)日期2009年5月26日 優(yōu)先權(quán)日2008年5月26日
發(fā)明者下田雅通, 音瀨智彥 申請(qǐng)人:Nec液晶技術(shù)株式會(huì)社