專利名稱：應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及內(nèi)存存取的技術(shù)領(lǐng)域，尤其涉及一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接 口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的裝置及方法。
背景技術(shù)：
在計(jì)算器系統(tǒng)、微電腦系統(tǒng)、消費(fèi)性電子及半導(dǎo)體技術(shù)的快速發(fā)展之下，電子產(chǎn)品 的影音效能有顯著的發(fā)展，因此來源數(shù)據(jù)同步的通信接口也有常足的進(jìn)步，例如DDR，DDR2 和DDR3的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(SDRAM)的存取速度快速提升，同時(shí)也提供更高的內(nèi)存 頻寬。同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(SDRAM)的存取速度由數(shù)年前的數(shù)百萬赫茲(xMHz)進(jìn)步到 今日的數(shù)十億萬赫茲(xGHz)，故需要更精密的機(jī)構(gòu)、方法及電路來保證數(shù)據(jù)讀取的正確性； 同時(shí)需要更完整的方案，來處理跨芯片間的同步控制、時(shí)序漂動(dòng)偵測(cè)及調(diào)整的機(jī)制來確保 系統(tǒng)的穩(wěn)定和可靠。同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(SDRAM)在計(jì)算機(jī)系統(tǒng)是主要的工作內(nèi)存，其主要的技術(shù) 特征是使用數(shù)據(jù)來源同步接口(Data Source Synchronous Interface)的通信協(xié)議。同步 動(dòng)態(tài)隨機(jī)存取內(nèi)存的數(shù)據(jù)傳遞主要是通過一共同參考的時(shí)鐘(clock)信號(hào)和數(shù)據(jù)截取信 號(hào)(Data strobe ；DQS)，來完成信號(hào)同步化的工作和同步數(shù)據(jù)的截取及傳輸?shù)墓ぷ?。?shù)據(jù)截取信號(hào)是讓數(shù)據(jù)接收端截取一數(shù)據(jù)總線(Data bus)上的一組數(shù)據(jù)的數(shù)據(jù) 截取控制信號(hào)。傳統(tǒng)的方法是使用數(shù)據(jù)接收端內(nèi)部時(shí)鐘的時(shí)序，將數(shù)據(jù)截取信號(hào)先經(jīng)過“閘 控電路”(gated circuit)，產(chǎn)生有效的數(shù)據(jù)截取信號(hào)。接下來，將該信號(hào)經(jīng)適當(dāng)?shù)南辔灰苿?dòng) 后，由該信號(hào)的上升邊緣(rising edge)和下降邊緣(falling edge)的時(shí)序來截取所屬的 數(shù)據(jù)組，一般為八個(gè)位的數(shù)據(jù)總線。對(duì)于使用同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的系統(tǒng)，必然有一個(gè)內(nèi)存控制器(memory controller)，用于發(fā)出或接收同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的存取命令和數(shù)據(jù)。在執(zhí)行寫入 (write)的命令時(shí)，內(nèi)存控制器在發(fā)出寫入命令后，依據(jù)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的接口規(guī) 范的時(shí)序，輸出數(shù)組的同步截取信號(hào)及同步數(shù)據(jù)總線的數(shù)據(jù)至同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口 上，讓同步數(shù)據(jù)有效完成數(shù)據(jù)寫入的動(dòng)作。在執(zhí)行讀取(read)的命令時(shí)，內(nèi)存控制器在 發(fā)出讀取命令后，同步動(dòng)態(tài)隨機(jī)存取內(nèi)存在數(shù)個(gè)時(shí)鐘周期后，會(huì)依據(jù)同步動(dòng)態(tài)隨機(jī)存取內(nèi) 存的接口規(guī)范，輸出數(shù)組的同步數(shù)據(jù)信號(hào)(data bus signal ；DQ)及同步截取信號(hào)(data strobe signal)至數(shù)據(jù)傳輸接口上給內(nèi)存控制器。此時(shí)內(nèi)存控制器就會(huì)使用同步截取信 號(hào)，來截取數(shù)據(jù)總線上的數(shù)據(jù)。在同步接口中，因高速的數(shù)據(jù)傳輸，必然會(huì)有信號(hào)時(shí)間延遲(Timing Delay)的現(xiàn) 象。時(shí)間延遲的原因有晶體管(transistor)操作時(shí)間，傳輸線的傳導(dǎo)延遲(propagation/ transition delay)等等。若可以精準(zhǔn)的調(diào)整和控制數(shù)據(jù)截取信號(hào)和數(shù)據(jù)總線信號(hào)的時(shí) 序，就可以將數(shù)據(jù)來源同步接口的技術(shù)應(yīng)用于非常高速的系統(tǒng)。同時(shí)為了盡量減少同步接 口信號(hào)的數(shù)量，所以在同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的數(shù)據(jù)截取信號(hào)和數(shù)據(jù)總線信號(hào)(data bussignal)是雙向(bi-directional)設(shè)計(jì)。同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的規(guī)范中使用數(shù)個(gè)控制信號(hào)，來做同步動(dòng)態(tài)隨機(jī)存取 內(nèi)存的存取命令的操作，主要有時(shí)鐘信號(hào)(clock)、行地址存取(RAS)、列地址存取(CAS)、 寫入(WE)信號(hào)和地址總線(address bus)。以下是一個(gè)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的讀取命令的基本操作步驟及其接口信號(hào)傳 遞的過程。首先同步動(dòng)態(tài)隨機(jī)存取內(nèi)存控制器對(duì)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口，依據(jù)規(guī)定的 時(shí)序發(fā)出讀取命令。經(jīng)數(shù)個(gè)時(shí)鐘周期后同步動(dòng)態(tài)隨機(jī)存取內(nèi)存依據(jù)其所參考的時(shí)鐘信號(hào)的 時(shí)序(clock phase)，從其芯片管腳輸出同步數(shù)據(jù)信號(hào)(data bus signal ；DQ)及數(shù)據(jù)截取 信號(hào)(data strobe signal ；DQS)，通過一印刷電路板(PCB)的傳遞再到同步動(dòng)態(tài)隨機(jī)存取 內(nèi)存控制器芯片的芯片管腳，再到芯片的輸出輸入接口電路(I/O PAD)，最后到達(dá)同步動(dòng)態(tài) 隨機(jī)存取內(nèi)存控制器內(nèi)部的讀入數(shù)據(jù)接收電路。在實(shí)際的系統(tǒng)上，需要一個(gè)相當(dāng)精確的時(shí)序控制電路以控制數(shù)據(jù)截取信號(hào)的時(shí) 序。因數(shù)據(jù)接收端需預(yù)期數(shù)據(jù)輸出端所輸出的數(shù)據(jù)將到達(dá)的時(shí)間點(diǎn)，以便接收數(shù)據(jù)。然而， 同步數(shù)據(jù)信號(hào)及數(shù)據(jù)截取信號(hào)，經(jīng)傳輸線到達(dá)數(shù)據(jù)接收端的芯片管腳，再經(jīng)輸出輸入接口 電路，最后到達(dá)數(shù)據(jù)接收端內(nèi)部的同步數(shù)據(jù)接收電路。整個(gè)信號(hào)的參考的時(shí)序時(shí)鐘信號(hào)，是 來自內(nèi)存控制器所輸出的其內(nèi)部控制器芯片的內(nèi)部時(shí)鐘信號(hào)，傳遞到達(dá)印刷電路板，再到 同步動(dòng)態(tài)隨機(jī)存取內(nèi)存，同步動(dòng)態(tài)隨機(jī)存取內(nèi)存將依據(jù)該時(shí)鐘信號(hào)的時(shí)序，來輸出相關(guān)同 步數(shù)據(jù)及同步數(shù)據(jù)截取信號(hào)到同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口上。在實(shí)作上，芯片制造方法的特性漂移、印刷電路板的特性、芯片及系統(tǒng)溫度、芯片 及系統(tǒng)電壓的變化等等，皆會(huì)改變和影響傳遞信號(hào)時(shí)的延遲時(shí)間量，因此信號(hào)無法準(zhǔn)確到 達(dá)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存控制器的接收端。尤其，當(dāng)時(shí)序漂移過大時(shí)就會(huì)導(dǎo)致無法正確截 取數(shù)據(jù)。所以時(shí)序的控制和時(shí)序漂移的偵測(cè)和調(diào)整，在數(shù)據(jù)來源同步接口是一個(gè)相當(dāng)重要 的技術(shù)，以確保高速數(shù)據(jù)的傳遞的可靠性。這里所提的芯片，包括同步動(dòng)態(tài)隨機(jī)存取內(nèi)存控 制器芯片和同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片。傳統(tǒng)的做法為在數(shù)據(jù)接收端直接使用閘控(gated/mask)電路的機(jī)制以處理數(shù)據(jù) 截取信號(hào)。在這整個(gè)系統(tǒng)的數(shù)據(jù)接收端，是使用內(nèi)存控制器芯片內(nèi)部的時(shí)鐘信號(hào)的時(shí)序來 預(yù)測(cè)的數(shù)據(jù)可能到達(dá)的時(shí)序點(diǎn)，來對(duì)外來的數(shù)據(jù)截取信號(hào)做信號(hào)的閘控處理，以產(chǎn)生無突 波(glitch)且安全的數(shù)據(jù)截取信號(hào)。其中最為因難的部分是如何正確預(yù)期數(shù)據(jù)截取信號(hào) 的時(shí)序，當(dāng)同步信號(hào)接口的操作速度越來越快時(shí)，正確預(yù)期時(shí)序的困難度相對(duì)提高很多或 者根本無法正確預(yù)測(cè)。若同時(shí)考慮到可能的信號(hào)時(shí)序漂移，在使用傳統(tǒng)的電路設(shè)計(jì)時(shí)，會(huì)因 無法正確的預(yù)測(cè)數(shù)據(jù)到達(dá)的時(shí)序，或因無法有效偵測(cè)及調(diào)整間控電路的時(shí)序，而產(chǎn)生突波 信號(hào)至內(nèi)部的數(shù)據(jù)截取信號(hào)而導(dǎo)致截取到錯(cuò)誤的數(shù)據(jù)。于美國專利第6，940，760號(hào)中，使用DQS閘控(gated)電路來處理外來的數(shù)據(jù)截 取信號(hào)(DQS)，以產(chǎn)生無突波且安全的數(shù)據(jù)截取信號(hào)。圖1為美國專利第6，940，760號(hào)中的 同步動(dòng)態(tài)隨機(jī)存取內(nèi)存控制器的方塊圖。如圖1所示，一同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口 46、一 DQS間控電路52連接至同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口 46，以處理數(shù)據(jù)截取信號(hào)。一 DQS延遲 電路54將DQS間控電路52輸出的數(shù)據(jù)截取信號(hào)進(jìn)行相位調(diào)整和延遲工作。一讀取數(shù)據(jù)流 裝置50連接至DQS遲延電路54，依據(jù)相位調(diào)整后的數(shù)據(jù)截取信號(hào)以截取數(shù)據(jù)總線(DQ)的 數(shù)據(jù)。然而，此種依據(jù)同步時(shí)鐘信號(hào)的時(shí)序的傳輸接口，其時(shí)鐘信號(hào)由內(nèi)存控制器40產(chǎn)生后，經(jīng)由內(nèi)存控制器40的輸出入驅(qū)動(dòng)電路及其管腳，傳遞至同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口 46 上，再到電路板的走線上，再經(jīng)由同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的輸出入驅(qū)動(dòng)電路和其管腳而進(jìn) 入同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的內(nèi)部控制電路，最后由同步動(dòng)態(tài)隨機(jī)存取內(nèi)存內(nèi)部控制電路回 復(fù)數(shù)據(jù)及數(shù)據(jù)截取信號(hào)至同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口 46上，此間的時(shí)序會(huì)產(chǎn)生了相當(dāng)大 的時(shí)序延遲，內(nèi)存控制器40用內(nèi)部時(shí)鐘的時(shí)序來產(chǎn)生DQS閘控電路52的控制信號(hào)。但此 時(shí)讀取的數(shù)據(jù)截取信號(hào)，和內(nèi)存控制器40的內(nèi)部時(shí)鐘已有相當(dāng)?shù)臅r(shí)序延遲和差異。所以使 用此種方法來產(chǎn)生有效的數(shù)據(jù)截取信號(hào)去對(duì)數(shù)據(jù)進(jìn)行截取是不安全的，且容易產(chǎn)生時(shí)序上 的錯(cuò)誤，同時(shí)整個(gè)系統(tǒng)的執(zhí)行頻率會(huì)被輸出入驅(qū)動(dòng)電路和電路板的信號(hào)走線所產(chǎn)生的時(shí)間 延遲所限制，而無法使用目前及未來的高速的同步數(shù)據(jù)傳輸接口上。因此現(xiàn)有的同步動(dòng)態(tài) 隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取的方法仍有諸多缺失而有予以改善的必要。

發(fā)明內(nèi)容
本發(fā)明的目的主要在于提供一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取 及時(shí)序漂移偵測(cè)的裝置及方法，其使用同步動(dòng)態(tài)隨機(jī)存取內(nèi)存所產(chǎn)生的差分?jǐn)?shù)據(jù)截取信號(hào) 以截取同步動(dòng)態(tài)隨機(jī)存取內(nèi)存所輸出的數(shù)據(jù)，此種方式無需考慮印刷電路板的走線傳輸及 輸出入驅(qū)動(dòng)電路所產(chǎn)生的延遲，可較現(xiàn)有技術(shù)更能準(zhǔn)確地截取數(shù)據(jù)，以解決現(xiàn)有技術(shù)中因 信號(hào)在時(shí)序上產(chǎn)生漂移而無法截取到正確數(shù)據(jù)的困擾。依據(jù)本發(fā)明的一特點(diǎn)，本發(fā)明提出一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù) 截取及時(shí)序漂移偵測(cè)的裝置，其包含一差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路、一第一相位延遲電 路及一數(shù)據(jù)截取電路。該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路連接至一同步傳輸接口，以接收該 同步傳輸接口所傳送的一差分?jǐn)?shù)據(jù)截取信號(hào)(Differential Data Strobe Signal,DQSand DQS_B)，并轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)(Single-End Data StrobeSignal，SE-DQS)。該第一 相位延遲電路連接至該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路，調(diào)整該單端數(shù)據(jù)截取信號(hào)，以產(chǎn)生 一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)(SE-DQS-DLY)。該數(shù)據(jù)截取電路連接至該相位延遲電 路，依據(jù)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)，以截取該同步傳輸接口所傳送的同步數(shù)據(jù)。依據(jù)本發(fā)明的另一特色，本發(fā)明提出一種同步動(dòng)態(tài)隨機(jī)存取內(nèi)存系統(tǒng)，其包含至 少一個(gè)雙倍數(shù)據(jù)傳輸率同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(Double Data Rate 2/3SDRAM)及一內(nèi)存控 制器。該至少一個(gè)雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存用以暫存數(shù)據(jù)。該內(nèi)存控制器 連接至該至少一個(gè)雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存，以存取該至少一個(gè)雙倍數(shù)據(jù) 傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存。該內(nèi)存控制器包含一差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路、一 第一相位延遲電路、及一數(shù)據(jù)截取電路。該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路連接至一雙倍數(shù) 據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的傳輸接口，以接收該雙倍數(shù)據(jù)傳輸率同步動(dòng)態(tài)隨機(jī)存 取內(nèi)存的傳輸接口上所傳送的一差分?jǐn)?shù)據(jù)截取信號(hào)(DQS and DQS-B)，并轉(zhuǎn)換成一單端數(shù) 據(jù)截取信號(hào)(SE-DQS)。該第一相位延遲電路連接至該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路，調(diào)整 該單端數(shù)據(jù)截取信號(hào)，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)(SE_DQS_DLY)。該數(shù)據(jù) 截取電路連接至該相位延遲電路，依據(jù)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)，以截取該雙 倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口上所傳送出的同步數(shù)據(jù)。依據(jù)本發(fā)明的再一特點(diǎn)，本發(fā)明提出一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù) 據(jù)截取及時(shí)序漂移偵測(cè)的方法，其包含(A)將一差動(dòng)信號(hào)轉(zhuǎn)換至一單端信號(hào)，其將一同步傳輸接口所傳送的一差分?jǐn)?shù)據(jù)截取信號(hào)轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)。(B)調(diào)整該單端數(shù)據(jù) 截取信號(hào)，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)。(C)依據(jù)該經(jīng)相位延遲后的單端數(shù) 據(jù)截取信號(hào)，以截取該同步傳輸接口所傳送的同步數(shù)據(jù)。


圖1為一現(xiàn)有動(dòng)態(tài)內(nèi)存控制器的方塊圖。圖2為本發(fā)明應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的 裝置的方塊圖。圖3為本發(fā)明第一相位延遲電路的方塊圖。圖4、圖5及圖6為本發(fā)明信號(hào)時(shí)序的示意圖。圖7為本發(fā)明應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的 方法的流程圖。圖8為本發(fā)明的裝置運(yùn)用于一同步動(dòng)態(tài)隨機(jī)存取內(nèi)存系統(tǒng)的示意圖。主要組件符號(hào)說明驅(qū)動(dòng)/接收電路46DQS閘控電路52DQS延遲電路54讀取數(shù)據(jù)流裝置50差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210第一相位延遲電路220數(shù)據(jù)截取電路230時(shí)序漂移偵測(cè)電路240同步傳輸接口 250先進(jìn)先出緩存器231第二相位延遲電路241時(shí)序校準(zhǔn)電路243單位信號(hào)延遲電路310多任務(wù)器320單位延遲控制信號(hào)產(chǎn)生裝置330步驟(A) (D)步驟(Dl) (D2)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存系統(tǒng)800雙倍數(shù)據(jù)傳輸率同步動(dòng)態(tài)隨機(jī)存取內(nèi)存810內(nèi)存控制器820
具體實(shí)施例方式有關(guān)本發(fā)明的應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的 裝置及方法，使用于雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口中，采用同步差分?jǐn)?shù)據(jù) 截取信號(hào)方式的一種數(shù)據(jù)截取的數(shù)據(jù)傳輸接口的技術(shù)。在第二代以后的雙重?cái)?shù)據(jù)同步動(dòng) 態(tài)隨機(jī)存取內(nèi)存的規(guī)格中，使用同步差分?jǐn)?shù)據(jù)截取信號(hào)的設(shè)計(jì)是為減少數(shù)據(jù)截取信號(hào)被干 擾，以有效且安全地截取同步數(shù)據(jù)總線上的數(shù)據(jù)。在其所使用的同步差分?jǐn)?shù)據(jù)截取信號(hào)的 用途是可以使數(shù)據(jù)截取信號(hào)，在從內(nèi)存控制器芯片和同步動(dòng)態(tài)隨機(jī)存取內(nèi)存芯片間傳遞 時(shí)，因使用差分信號(hào)的技術(shù)，而大大提高信號(hào)質(zhì)量及提高信號(hào)的抗干擾的容忍能力，同時(shí)也 可大幅提高信號(hào)接口的操作速度。圖2為本發(fā)明的一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移 偵測(cè)的裝置200的方塊圖。該裝置200包含一差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210、一第一相位延遲電路220、一數(shù)據(jù)截取電路230、及一時(shí)序漂移偵測(cè)電路240。該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210連接至一同步傳輸接口 250，以接收該同步 傳輸接口 250所傳送的一差分?jǐn)?shù)據(jù)截取信號(hào)，并轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)。該同步傳輸 接口 250為雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的傳輸接口。該第一相位延遲電路220連接至該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210，調(diào)整該單 端數(shù)據(jù)截取信號(hào)，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)。該第一相位延遲電路220 的相位延遲為0度至180度。圖3為本發(fā)明第一相位延遲電路220的方塊圖。如圖3所示，該第一相位延遲電 路220是由多個(gè)單位信號(hào)延遲電路(Unit Ddelay Circuitelement) 310及一多任務(wù)器320 所構(gòu)成。該第一相位延遲電路220依據(jù)一數(shù)據(jù)截取信號(hào)的相位延遲值(DQS_Delay_ValUe) 以選擇單位信號(hào)延遲電路(Unit Ddelay Circuitelement) 310的輸出，以產(chǎn)生該經(jīng)相位延 遲后的單端數(shù)據(jù)截取信號(hào)。該數(shù)據(jù)截取電路230連接至該相位延遲電路220，依據(jù)該經(jīng)相位延遲后的單端數(shù) 據(jù)截取信號(hào)，以截取該同步傳輸接口 250所傳送的同步數(shù)據(jù)DQ。該數(shù)據(jù)截取電路230包含 2N個(gè)先進(jìn)先出緩存器(FIFO) 231，以暫存該同步傳輸接口所傳送的數(shù)據(jù)，當(dāng)中，N為正整數(shù)。該時(shí)序漂移偵測(cè)電路240是用以偵測(cè)并校準(zhǔn)該同步傳輸接口 250的時(shí)序和內(nèi)存控 制芯片內(nèi)部時(shí)序間的漂移量。該時(shí)序漂移偵測(cè)電路240包含一第二相位延遲電路241及一時(shí)序校準(zhǔn)電路243。 該第二相位延遲電路241依據(jù)一第一預(yù)期相位延遲值(DQS_EVD_Delay_Value)，以產(chǎn)生一 時(shí)序提前的時(shí)鐘截取信號(hào)(DQS_Early_VD_CLK)，用以偵測(cè)使用第一相位延遲電路所產(chǎn)生的 經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)(SE_DQS_DLY)的時(shí)序提前(early timing)事件。同 時(shí)，該第二相位延遲電路241依據(jù)一第二預(yù)期相位延遲值，而產(chǎn)生一時(shí)序延遲的時(shí)鐘截取 信號(hào)，用以偵測(cè)使用第一相位延遲電路所產(chǎn)生的經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)的時(shí)序 延遲(late timing)事件。圖4、圖5及圖6為本發(fā)明的相關(guān)信號(hào)時(shí)序的示意圖。如圖中所示，使用時(shí)序提前 的時(shí)鐘截取信號(hào)(DQS_Early_VD_CLK)的正邊緣(rising-edge)時(shí)，用以截取經(jīng)相位延遲后 的單端數(shù)據(jù)截取信號(hào)(SE_DQS_DLY)，如圖4的A處所示，該經(jīng)相位延遲后的單端數(shù)據(jù)截取信 號(hào)為低電位(邏輯零，Logical 0)，表示并沒有時(shí)序提前事件發(fā)生，故此時(shí)時(shí)序提前偵測(cè)信 號(hào)(DQS_Early_Detected)為低電位。如圖5的A處，該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào) 為高電位(Logical 1)，表示有時(shí)序提前事件發(fā)生，故此時(shí)時(shí)序提前偵測(cè)信號(hào)為高電位。同樣，使用時(shí)序延遲的時(shí)鐘截取信號(hào)(DQS_Late_VD_CLK)的負(fù)邊緣 (falling-edge)時(shí)用以截取經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)，如圖4的B處所示，該經(jīng) 相位延遲后的單端數(shù)據(jù)截取信號(hào)為低電位(邏輯零，Logical 0)，表示沒有時(shí)序延遲事件 發(fā)生，故此時(shí)時(shí)序延遲偵測(cè)信號(hào)(DQS_Late_DeteCted)為低電位(Logical 0)。如圖6的B 處，該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)為高電位(Logical 1)，表示發(fā)生時(shí)序延遲事件， 故此時(shí)時(shí)序延遲偵測(cè)信號(hào)為高電位(Logical 1)。該時(shí)序校準(zhǔn)電路依據(jù)該時(shí)序提前偵測(cè)信號(hào)(DQS_Early_DeteCted)及該序延遲 偵測(cè)信號(hào)(DQS_Late_Detected)，以產(chǎn)生一時(shí)序漂移偵測(cè)信號(hào)(Variation_Detected_ Signal) 0同時(shí)通過第一預(yù)期相位延遲值(DQS_EVD_Delay_Value)和第二預(yù)期相位延遲值(DQS_LVD_Delay_Value)產(chǎn)生相位延遲位移值(Phase_Delay_Offset_Value)，輸出至該第 二相位延遲電路241，以用于將讀取操作的輸入數(shù)據(jù)截取致能信號(hào)(Read_DQS_InpUt_En) 作時(shí)序相位的調(diào)整使用。產(chǎn)生相位修正后的差分?jǐn)?shù)據(jù)截取致能信號(hào)(Diff_DQS_DET_EN)并 輸出至差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210，以調(diào)整該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路的被致 能的時(shí)序點(diǎn)。該同步傳輸接口 250有一個(gè)同步的時(shí)鐘信號(hào)，是由內(nèi)存控制器芯片輸出到同步動(dòng) 態(tài)隨機(jī)存取內(nèi)存裝置。兩者是用這個(gè)時(shí)鐘信號(hào)的時(shí)序?yàn)榛鶞?zhǔn)，作為兩者控制信號(hào)溝通及數(shù) 據(jù)交換共同參考的時(shí)序。對(duì)于一個(gè)數(shù)據(jù)寫入的操作，同步動(dòng)態(tài)隨機(jī)存取內(nèi)存裝置(SDRAM controller)會(huì)依據(jù)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存裝置其規(guī)格中定義的方式，先將所要寫入數(shù)據(jù) 的地址傳送到同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口上，接下來將所要寫入的數(shù)據(jù)，用同步數(shù)據(jù)總線 和差分?jǐn)?shù)據(jù)截取信號(hào)依據(jù)規(guī)范的時(shí)鐘周期及信號(hào)時(shí)序，傳送到同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接 口上。此時(shí)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存裝置(SDRAM Device)，通過差分?jǐn)?shù)據(jù)截取信號(hào)，來截取 數(shù)據(jù)總線的數(shù)據(jù)到輸出入接口緩存器(10 Buffer)，之后再寫入內(nèi)部的內(nèi)存單元(memory cell)。在寫入命令的操作時(shí)，差分?jǐn)?shù)據(jù)截取信號(hào)和同步數(shù)據(jù)總線的時(shí)序位置，已被同步動(dòng) 態(tài)隨機(jī)存取內(nèi)存控制器在輸出信號(hào)時(shí)已調(diào)整到正確的時(shí)序位置(可以直接使用差分?jǐn)?shù)據(jù) 截取信號(hào)，來截取同步數(shù)據(jù)總線的數(shù)據(jù))。在數(shù)據(jù)讀出命令的操作時(shí)，差分?jǐn)?shù)據(jù)截取信號(hào)的時(shí)序位置和同步數(shù)據(jù)總線的關(guān)系 是同步的(Synchronous and Timing Alignment)，同步動(dòng)態(tài)隨機(jī)存取內(nèi)存裝置并未將差分 數(shù)據(jù)截取信號(hào)的時(shí)序位置和同步數(shù)據(jù)總線的時(shí)序位置調(diào)整至適當(dāng)位置，所以同步動(dòng)態(tài)隨機(jī) 存取內(nèi)存控制器無法直接使用數(shù)據(jù)截取信號(hào)來截取同步數(shù)據(jù)總線的數(shù)據(jù)。對(duì)于一個(gè)數(shù)據(jù)讀出的操作，同步動(dòng)態(tài)隨機(jī)存取內(nèi)存控制器，會(huì)依據(jù)其規(guī)格中的規(guī) 范，先將所要讀取數(shù)據(jù)的地址及數(shù)據(jù)讀出命令，傳送到其接口上。接下來，同步動(dòng)態(tài)隨機(jī)存 取內(nèi)存裝置會(huì)依據(jù)相關(guān)的時(shí)鐘周期及時(shí)序關(guān)系，將數(shù)據(jù)通過同步數(shù)據(jù)總線和差分?jǐn)?shù)據(jù)截取 信號(hào)傳送到同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口上。
背景技術(shù)：
的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存控制器是直 接對(duì)差分?jǐn)?shù)據(jù)截取信號(hào)做間控處理后經(jīng)時(shí)序調(diào)整電路來產(chǎn)生有效的數(shù)據(jù)截取信號(hào)，用來截 取同步數(shù)據(jù)總線的數(shù)據(jù)到接口緩存器之后再傳送到芯片內(nèi)部。在同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的規(guī)格中，在數(shù)據(jù)輸出時(shí)讀取數(shù)據(jù)的命令(read command)，其差分?jǐn)?shù)據(jù)截取信號(hào)有一個(gè)時(shí)鐘周期的前預(yù)備(preamble)時(shí)間和半個(gè)時(shí)鐘周 期的后預(yù)備(postamble)時(shí)間，來作為一個(gè)命令數(shù)據(jù)時(shí)序的啟始預(yù)備和結(jié)束的緩沖時(shí)間， 如圖4中圓圈處。但在目前SDRAM的規(guī)格，其操作時(shí)鐘周期一直在快速縮短中，從數(shù)年前的 數(shù)十納秒(ns)到目前的不到一納秒(ns)的時(shí)序周期，如何更為精確控制接口的時(shí)序就成 為最重要的關(guān)鍵技術(shù)了。本發(fā)明的技術(shù)在于可正確產(chǎn)生有效的數(shù)據(jù)截取信號(hào)，用來截取SDRAM接口上的數(shù) 據(jù)。當(dāng)在沒有傳送數(shù)據(jù)時(shí)，自動(dòng)讓內(nèi)部數(shù)據(jù)截取信號(hào)(SE_DQS)維持在穩(wěn)定的狀態(tài)(Logical 0)，不會(huì)產(chǎn)生任何不必要的突波(glitch)，而導(dǎo)致截取到不需要的數(shù)據(jù)。在對(duì)SDRAM做數(shù)據(jù)的讀取操作時(shí)，SDRAM控制器會(huì)依據(jù)SDRAM的讀取數(shù)據(jù)輸出延 遲周期(read data latency cycle)的數(shù)目和傳輸接口產(chǎn)生的時(shí)序延遲量來操控相關(guān)電路 和接口。于本發(fā)明技術(shù)中，當(dāng)非數(shù)據(jù)寫出時(shí)，將SDRAM控制器芯片的SDRAM的輸出入驅(qū)動(dòng)電路(10 PAD)的輸出入接口，設(shè)定為輸入模式，通過差分?jǐn)?shù)據(jù)截取信號(hào)的偵測(cè)電路的致能控 制(DQS_En)及該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210，來產(chǎn)生該單端數(shù)據(jù)截取信號(hào)。將該單端數(shù)據(jù)截取信號(hào)，在經(jīng)由可程序化控制的第一相位延遲電路220，來將數(shù)據(jù) 截取信號(hào)的時(shí)序，移動(dòng)到最佳的時(shí)序位置，例如為相位延遲九十度，以取得最大的數(shù)據(jù)窗， 即由圖4中可知，該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)的正邊緣及負(fù)邊緣均位于同步數(shù)據(jù) 總線的數(shù)據(jù)窗的中間位置，在此時(shí)截取同步數(shù)據(jù)總線為處在最穩(wěn)定和安全的狀態(tài)下。該數(shù)據(jù)截取電路230使用經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)的正邊緣來截取奇 數(shù)筆數(shù)據(jù)總線的數(shù)據(jù)和負(fù)邊緣來截取偶數(shù)筆數(shù)據(jù)總線的數(shù)據(jù)。接著將截取到的數(shù)據(jù)，傳回 到SDRAM控制器的內(nèi)部緩存器中。第一相位延遲電路220是使用一系統(tǒng)時(shí)鐘(system clock)為輸入信號(hào)，將其時(shí) 鐘周期的信息經(jīng)由電路轉(zhuǎn)換為不同電流量的輸出。該電流量的輸出信號(hào)，將連接到單位信 號(hào)延遲電路310。不同的電流量，將使單位信號(hào)延遲電路的輸出信號(hào)產(chǎn)生不同的時(shí)間遲延。 該單位延遲電路310輸出的延遲相位是參考目前的系統(tǒng)操作頻率為基礎(chǔ)。同時(shí)將數(shù)個(gè)單位 信號(hào)延遲電路310串聯(lián)在一起，以達(dá)到更大的相位延遲。該單位信號(hào)延遲電路310輸出信 號(hào)的延遲相位是參考目前的系統(tǒng)操作頻率。通過數(shù)據(jù)截取信號(hào)的延遲相位設(shè)定值，以選擇 各個(gè)不同信號(hào)相位延遲。例如當(dāng)系統(tǒng)工作頻率是400MHz (2. 5ns)且信號(hào)延遲相位設(shè)定值為 九十度時(shí)，其信號(hào)延遲時(shí)序?yàn)?.650納秒(ns)。當(dāng)系統(tǒng)工作頻率是200MHz (5ns)且信號(hào)延 遲相位設(shè)定值為九十度時(shí)，其信號(hào)延遲時(shí)序?yàn)?. 25納秒(ns)。若因電路板或其它因素，在沒有裝置驅(qū)動(dòng)時(shí)(非數(shù)據(jù)讀取或數(shù)據(jù)寫入時(shí))，差分?jǐn)?shù) 據(jù)截取信號(hào)應(yīng)為高阻抗?fàn)顟B(tài)；還是可能有不穩(wěn)定的電位或信號(hào)干擾而導(dǎo)致偵測(cè)到不應(yīng)存在 的差分?jǐn)?shù)據(jù)截取信號(hào)時(shí)。在安全性考慮下，設(shè)計(jì)了一個(gè)致能信號(hào)(DQS_DIFF_DET_EN)，可 在經(jīng)由一個(gè)可程序化的該第二相位延遲電路241，來調(diào)整該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路 210致能的啟始時(shí)間點(diǎn)及結(jié)束時(shí)間點(diǎn)。差分?jǐn)?shù)據(jù)截取信號(hào)的差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路 210的致能控制的時(shí)序，為SDRAM控制器依據(jù)讀取數(shù)據(jù)輸出延遲周期數(shù)和傳輸接口可能發(fā) 生的時(shí)序延遲量，產(chǎn)生一個(gè)以內(nèi)部時(shí)鐘周期為控制單位的致能信號(hào)(Read_DQS_Input_EN)。 就只有在預(yù)期有數(shù)據(jù)輸入時(shí)(Read data phase range)，才會(huì)致能該差分信號(hào)至單端信號(hào) 轉(zhuǎn)換電路210;當(dāng)無致能或未偵測(cè)到差分?jǐn)?shù)據(jù)截取信號(hào)的信號(hào)輸入時(shí)，該單端數(shù)據(jù)截取信 號(hào)就一直維持在低電位(Logical 0)，來消除所有不必要的突波(glitch)。當(dāng)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存(SDRAM)在進(jìn)行的讀取操作時(shí)，其讀取數(shù)據(jù)的長度是固 定的方式。所以事前可以正確控制產(chǎn)生所需的致能信號(hào)的周期數(shù)目。如圖4所示，在移動(dòng) 差分?jǐn)?shù)據(jù)截取信號(hào)(DQS，DQS_B)的致能信號(hào)的時(shí)序位置，其最佳的位置為在一個(gè)周期時(shí)間 的前預(yù)備(preamble)周期的第四分的三周期(3/4)的時(shí)序位置，和半個(gè)時(shí)鐘周期的后預(yù)備 (postamble)的二分之一的時(shí)序位置。其原因?yàn)橥絼?dòng)態(tài)隨機(jī)存取內(nèi)存(SDRAM)接口規(guī)格 的規(guī)范中，讀取數(shù)據(jù)時(shí)SDRAM的回復(fù)的差分?jǐn)?shù)據(jù)截取信號(hào)的時(shí)序，和其所參考的時(shí)鐘信號(hào) 最大可以有到三分之一時(shí)序周期漂移可能性，同時(shí)SDRAM控制器芯片，需能夠處理如此大 的時(shí)序漂移或要有能力控制SDRAM及系統(tǒng)的時(shí)序漂移量，讓其漂動(dòng)量維持在一個(gè)SDRAM控 制器芯片能正確傳輸數(shù)據(jù)的范圍內(nèi)。在本發(fā)明中，可使用一個(gè)可程序化的相位延遲電路，來移動(dòng)偵測(cè)差分?jǐn)?shù)據(jù)截取信 號(hào)的致能控制信號(hào)。同時(shí)也使用一個(gè)可程序化的時(shí)序移動(dòng)來對(duì)致能控制信號(hào)，做不同的時(shí)序移動(dòng)，來偵測(cè)差分?jǐn)?shù)據(jù)截取信號(hào)的時(shí)序漂移的量。其中的偵測(cè)包含兩個(gè)不同時(shí)序漂移的 偵測(cè)，其一為時(shí)序提前的漂移偵測(cè)，另一個(gè)是時(shí)序延后的漂移偵測(cè)。時(shí)序提前的可程序化漂移設(shè)定后，就會(huì)對(duì)致能控制信號(hào)做一個(gè)時(shí)序的移動(dòng)，產(chǎn)生 一個(gè)時(shí)序提前的時(shí)鐘信號(hào)，使用該時(shí)序提前的時(shí)鐘信號(hào)來截取該經(jīng)相位延遲后的單端數(shù)據(jù) 截取信號(hào)。若截取到的該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)為邏輯一(Logical 1)時(shí)，就 表示偵測(cè)到數(shù)據(jù)截取信號(hào)的向前漂移量已到達(dá)預(yù)設(shè)量了，如本例子中所設(shè)為八分之一個(gè)時(shí) 鐘周期的漂移量。時(shí)序延遲的可程序化的漂移偵測(cè)設(shè)定后，產(chǎn)生一個(gè)時(shí)序延遲的時(shí)鐘信號(hào)，使用該 時(shí)序延遲的時(shí)鐘信號(hào)來截取該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)。若截取到的經(jīng)相位延遲 后的單端數(shù)據(jù)截取信號(hào)為邏輯一(Logical 1)時(shí)，就是數(shù)據(jù)截取信號(hào)的向后漂移量已到達(dá) 目前預(yù)設(shè)的量了，如本例子中所設(shè)為八分之一個(gè)時(shí)鐘周期的漂移量。通過時(shí)序提前和時(shí)序延遲的漂移偵測(cè)，就可以在早期有效地偵測(cè)到SDRAM接口的 時(shí)序漂移事件。一個(gè)穩(wěn)定的系統(tǒng)必須有效的偵測(cè)時(shí)序的漂移，及快速的調(diào)整時(shí)序漂移的問 題，以讓系統(tǒng)維持在穩(wěn)定可靠的狀態(tài)下，才能保證數(shù)據(jù)傳輸?shù)恼_性及系統(tǒng)運(yùn)作的可靠性。 然而時(shí)序的漂移原因有很多，所以其相對(duì)應(yīng)的處理機(jī)制也會(huì)不同。處理機(jī)制例如有降低系 統(tǒng)運(yùn)作量、降低SDRAM接口的操作量、降低系統(tǒng)運(yùn)作頻率、提高系統(tǒng)工作電壓等等。在一些需減少功率消耗的操作模式下，同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的操作速度可能設(shè) 定在較低的速度。當(dāng)速度太低，則會(huì)使SDRAM所輸出的差分?jǐn)?shù)據(jù)截取信號(hào)的時(shí)序是不正確。 因而必須在關(guān)閉同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的延遲鎖相回路(Delay Locked Loops)的模式下 運(yùn)作。在該模式下，SDRAM依然是可以正確寫入及讀出數(shù)據(jù)，但此時(shí)因操作速度相對(duì)慢(有 較大的數(shù)據(jù)窗)，所以可以選擇由同步動(dòng)態(tài)隨機(jī)存取內(nèi)存控制器的內(nèi)部時(shí)鐘信號(hào)，來產(chǎn)生類 似差分?jǐn)?shù)據(jù)截取信號(hào)的輸入信號(hào)到差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210。經(jīng)由該差分信號(hào)至 單端信號(hào)轉(zhuǎn)換電路210及該第一相位延遲電路220，來產(chǎn)生該經(jīng)相位延遲后的單端數(shù)據(jù)截 取信號(hào)后，再通過移動(dòng)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)之后就可以正確截取到數(shù)據(jù)。圖7為本發(fā)明一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵 測(cè)的方法的流程圖。其運(yùn)用于一內(nèi)存控制器中，用以從一 SDRAM中讀出并截取數(shù)據(jù)。首先 在步驟(A)中將一差分信號(hào)轉(zhuǎn)換至一單端信號(hào)，其將一同步傳輸接口所傳送的一差分?jǐn)?shù)據(jù) 截取信號(hào)轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)。其中，該同步傳輸接口為雙倍數(shù)據(jù)傳輸率的同步動(dòng) 態(tài)隨機(jī)存取內(nèi)存的傳輸接口。在步驟(B)中將該單端數(shù)據(jù)截取信號(hào)進(jìn)行相位延遲，以產(chǎn)生該經(jīng)相位延遲后的單 端數(shù)據(jù)截取信號(hào)。其中，步驟(B)中的相位延遲介于0度與180度之間。在步驟(C)中，使用該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)，以截取該同步傳輸接 口所傳送的同步數(shù)據(jù)。在步驟⑶中，偵測(cè)并校準(zhǔn)該同步傳輸接口的時(shí)序和內(nèi)存控制芯片內(nèi)部時(shí)序間的 漂移量。該步驟(D)還包含步驟(Dl)及步驟(D2)。其中，步驟(Dl)依據(jù)一第一預(yù)期相位延 遲值(DQS_EVD_Delay_Value)，以產(chǎn)生一時(shí)序提前的時(shí)鐘信號(hào)(DQS_Early_VD_CLK)，用以 偵測(cè)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)(SE_D0S_DLY)的時(shí)序的提前事件。步驟(D2)依 據(jù)一第二預(yù)期相位延遲值(DQS_LVD_Delay_Value)，以產(chǎn)生一時(shí)序延遲的時(shí)鐘信號(hào)(DQS_ Late_VD_CLK)，用以偵測(cè)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)(SE_DQS_DLY)的時(shí)序延遲事件。圖8為顯示使用本發(fā)明應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂 移偵測(cè)的裝置200的一同步動(dòng)態(tài)隨機(jī)存取內(nèi)存系統(tǒng)800的示意圖。該同步動(dòng)態(tài)隨機(jī)存取內(nèi)存系統(tǒng)800，其包含至少一個(gè)雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài) 隨機(jī)存取內(nèi)存810、及一內(nèi)存控制器820。該至少一個(gè)雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存810，用以暫存數(shù)據(jù)。該內(nèi)存控制器820連接至該至少一個(gè)雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存 810，以存取該至少一個(gè)雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存，該內(nèi)存控制器820包含 一差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210、一第一相位延遲電路220、一數(shù)據(jù)截取電路230、及一 時(shí)序漂移偵測(cè)電路240。該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210連接至一雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī) 存取內(nèi)存接口，以接收該雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口上所傳送的一差分 數(shù)據(jù)截取信號(hào)，并轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)。該第一相位延遲電路220連接至該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路210，調(diào)整該單 端數(shù)據(jù)截取信號(hào)，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)。該數(shù)據(jù)截取電路230連接至該相位延遲電路220，依據(jù)該經(jīng)相位延遲后的單端數(shù) 據(jù)截取信號(hào)，以截取該雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口上所傳送的同步數(shù) 據(jù)。該時(shí)序漂移偵測(cè)電路240用以偵測(cè)并校準(zhǔn)該雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存 取內(nèi)存接口上的時(shí)序和內(nèi)存控制芯片內(nèi)部時(shí)序間漂移的校準(zhǔn)機(jī)制。由前述說明可知，現(xiàn)有技術(shù)并未考慮信號(hào)經(jīng)由走線及輸出入驅(qū)動(dòng)電路傳輸時(shí)所產(chǎn) 生的不同時(shí)間延遲，及同步動(dòng)態(tài)隨機(jī)存取內(nèi)存本身在同步數(shù)據(jù)和同步數(shù)據(jù)截取信號(hào)的輸出 上，就會(huì)產(chǎn)生一定的時(shí)序漂移量。如此的因素會(huì)使得同步接口所依賴的時(shí)序完全走調(diào)和移 位，其僅考慮依據(jù)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存規(guī)范的時(shí)序進(jìn)行數(shù)據(jù)讀取，當(dāng)同步動(dòng)態(tài)隨機(jī)存取 內(nèi)存接口的操作速度持續(xù)調(diào)高時(shí)，此種存取方法就會(huì)造成數(shù)據(jù)讀取的錯(cuò)誤和遺失。而本發(fā) 明使用同步動(dòng)態(tài)隨機(jī)存取內(nèi)存所輸出的差分?jǐn)?shù)據(jù)截取信號(hào)，來截取同步動(dòng)態(tài)隨機(jī)存取內(nèi)存 接口所傳送的同步數(shù)據(jù)。此種方式無需考慮走線傳輸及輸出入驅(qū)動(dòng)電路，所產(chǎn)生的時(shí)序延 遲，同時(shí)在同步動(dòng)態(tài)隨機(jī)存取內(nèi)存本身在輸出同步數(shù)據(jù)及同步數(shù)據(jù)截取信號(hào)時(shí)所產(chǎn)生一定 量的時(shí)序漂移下，皆可較現(xiàn)有技術(shù)更能準(zhǔn)確地截取同步傳輸接口所傳輸?shù)臄?shù)據(jù)。同時(shí)本發(fā) 明并非僅考慮數(shù)據(jù)拴鎖的機(jī)制和方法，還同時(shí)考慮實(shí)際傳輸時(shí)同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口 的時(shí)序漂移情形，作相對(duì)應(yīng)的偵測(cè)及相位漂移校準(zhǔn)工作，也能較現(xiàn)有技術(shù)更準(zhǔn)確地截取同 步傳輸接口所傳輸?shù)臄?shù)據(jù)，而提供系統(tǒng)優(yōu)選的穩(wěn)定度。由上述可知，本發(fā)明無論就目的、手段及功效，均顯示其迥異于現(xiàn)有技術(shù)的特征， 極具實(shí)用價(jià)值。但是應(yīng)注意的是，上述諸多實(shí)施例僅為了便于說明而舉例而已，本發(fā)明所主 張的權(quán)利范圍自應(yīng)以申請(qǐng)專利范圍所述為準(zhǔn)，而非僅限于上述實(shí)施例。
權(quán)利要求
一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的裝置，其包含一差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路，其連接至一同步傳輸接口，以接收該同步傳輸接口所傳送的一差分?jǐn)?shù)據(jù)截取信號(hào)，并轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)；一第一相位延遲電路，連接至該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路，調(diào)整該單端數(shù)據(jù)截取信號(hào)，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)；以及一數(shù)據(jù)截取電路，連接至該第一相位延遲電路，依據(jù)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)，以截取該同步傳輸接口所傳送的同步數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的裝置，還包含一時(shí)序漂移偵測(cè)電路，其用以偵測(cè)并校準(zhǔn)該同步傳輸接口的時(shí)序和該內(nèi)存控制芯片內(nèi) 部時(shí)序間的漂移量。
3.根據(jù)權(quán)利要求1所述的裝置，其中，該第一相位延遲電路的相位延遲介于0度與180 度之間。
4.根據(jù)權(quán)利要求2所述的裝置，其中，該時(shí)序漂移偵測(cè)電路包含一第二相位延遲電路， 其依據(jù)一第一預(yù)期相位延遲值，以產(chǎn)生一時(shí)序提前的時(shí)鐘截取信號(hào)，用以偵測(cè)使用該第一 相位延遲電路所產(chǎn)生的該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)的時(shí)序提前事件。
5.根據(jù)權(quán)利要求2所述的裝置，其中，該時(shí)序漂移偵測(cè)電路包含一第二相位延遲電路， 其依據(jù)一第二預(yù)期相位延遲值，而產(chǎn)生一時(shí)序延遲的時(shí)鐘截取信號(hào)，以偵測(cè)該經(jīng)相位延遲 后的單端數(shù)據(jù)截取信號(hào)的時(shí)序延遲事件。
6.根據(jù)權(quán)利要求1所述的裝置，其中，該數(shù)據(jù)截取電路包含2N個(gè)先進(jìn)先出緩存器，以暫 存該同步傳輸接口所傳送的數(shù)據(jù)，其中，N為正整數(shù)。
7.根據(jù)權(quán)利要求1所述的裝置，其中，該同步傳輸接口包含一雙倍數(shù)據(jù)傳輸率的同步 動(dòng)態(tài)隨機(jī)存取內(nèi)存的傳輸接口。
8.一種同步動(dòng)態(tài)隨機(jī)存取內(nèi)存的系統(tǒng)，包含一雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存，用以暫存數(shù)據(jù)；以及一內(nèi)存控制器，連接至該雙倍數(shù)據(jù)傳輸率的同步動(dòng)態(tài)隨機(jī)存取內(nèi)存，以存取該內(nèi)存，該 內(nèi)存控制器包含一差分?jǐn)?shù)據(jù)截取信號(hào)至單端數(shù)據(jù)截取信號(hào)轉(zhuǎn)換電路，其連接至該內(nèi)存的一傳輸接口， 以接收該傳輸接口所傳送的一差分?jǐn)?shù)據(jù)截取信號(hào)，并轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)；一第一相位延遲電路，連接至該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路，調(diào)整該單端數(shù)據(jù)截取 信號(hào)，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)；以及一數(shù)據(jù)截取電路，連接至該第一相位延遲電路，依據(jù)該經(jīng)相位延遲后的單端數(shù)據(jù)截取 信號(hào)，以截取該傳輸接口所傳送的同步數(shù)據(jù)。
9.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中該內(nèi)存控制器還包含一時(shí)序漂移偵測(cè)電路，其用以偵測(cè)并校準(zhǔn)該傳輸接口上的時(shí)序和該內(nèi)存控制芯片內(nèi)部 時(shí)序間的一漂移量。
10.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，該第一相位延遲電路的相位延遲介于0度與 180度之間。
11.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中，該時(shí)序漂移偵測(cè)電路包含一第二相位延遲電路，其依據(jù)一第一預(yù)期相位延遲值，以產(chǎn)生一時(shí)序提前的時(shí)鐘截取信號(hào)，用以偵測(cè)使用第一 相位延遲電路所產(chǎn)生的該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)的時(shí)序提前事件。
12.根據(jù)權(quán)利要求9所述的系統(tǒng)，其中，該時(shí)序漂移偵測(cè)電路包含一第二相位延遲電 路，依據(jù)一第二預(yù)期相位延遲值，而產(chǎn)生一時(shí)序延遲的時(shí)鐘截取信號(hào)，用以偵測(cè)該經(jīng)相位延 遲后的單端數(shù)據(jù)截取信號(hào)的時(shí)序延遲事件。
13.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，該數(shù)據(jù)截取電路包含2N個(gè)先進(jìn)先出緩存器，以 暫存該內(nèi)存的傳輸接口所傳送的數(shù)據(jù)，其中，N為正整數(shù)。
14.根據(jù)權(quán)利要求8所述的系統(tǒng)，其中，當(dāng)該內(nèi)存的操作速度降低時(shí)，該內(nèi)存的一延遲 鎖相回路被關(guān)閉。
15.根據(jù)權(quán)利要求14所述的系統(tǒng)，其中，當(dāng)該內(nèi)存的該延遲鎖相回路關(guān)閉時(shí)，是由該內(nèi) 存的一內(nèi)部時(shí)鐘信號(hào)產(chǎn)生該差分?jǐn)?shù)據(jù)截取信號(hào)，并輸出該信號(hào)至該差分信號(hào)至單端信號(hào)轉(zhuǎn) 換電路。
16.一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的方法，其包含(A)將一差動(dòng)信號(hào)轉(zhuǎn)換至一單端信號(hào)，其將一同步傳輸接口所傳送的一差分?jǐn)?shù)據(jù)截取 信號(hào)轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)；(B)調(diào)整該單端數(shù)據(jù)截取信號(hào)的時(shí)序相位，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信 號(hào)；以及(C)依據(jù)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)，以截取該同步傳輸接口所傳送的同步 數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的方法，其還包含(D)偵測(cè)并校準(zhǔn)該同步傳輸接口的時(shí)序和一內(nèi)存控制芯片內(nèi)部時(shí)序間的漂移量。
18.根據(jù)權(quán)利要求16所述的方法，其中，該步驟(B)中的相位延遲介于0度與180度之間。
19.根據(jù)權(quán)利要求17所述的方法，其中，該步驟(D)還包含(Dl)依據(jù)一第一預(yù)期相位延遲值，以產(chǎn)生一時(shí)序提前的時(shí)鐘截取信號(hào)，用以偵測(cè)該經(jīng) 相位延遲后的單端數(shù)據(jù)截取信號(hào)的時(shí)序提前事件。
20.根據(jù)權(quán)利要求17所述的方法，其中，該步驟(D)還包含(D2)依據(jù)一第二預(yù)期相位延遲值，以產(chǎn)生一時(shí)序延遲的時(shí)鐘截取信號(hào)，用以偵測(cè)該經(jīng) 相位延遲后的單端數(shù)據(jù)截取信號(hào)的時(shí)序延遲事件。
21.根據(jù)權(quán)利要求16所述的方法，其中，該同步傳輸接口包含一雙倍數(shù)據(jù)傳輸率的同 步動(dòng)態(tài)隨機(jī)存取內(nèi)存的傳輸接口。
全文摘要
本發(fā)明公開了一種應(yīng)用于同步動(dòng)態(tài)隨機(jī)存取內(nèi)存接口的數(shù)據(jù)截取及時(shí)序漂移偵測(cè)的裝置及方法，一差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路連接至一同步傳輸接口，以接收該同步傳輸接口所傳送的一差分?jǐn)?shù)據(jù)截取信號(hào)，并轉(zhuǎn)換成一單端數(shù)據(jù)截取信號(hào)。一第一相位延遲電路連接至該差分信號(hào)至單端信號(hào)轉(zhuǎn)換電路，調(diào)整該單端數(shù)據(jù)截取信號(hào)的相位，以產(chǎn)生一經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)。一數(shù)據(jù)截取電路連接至該相位延遲電路，依據(jù)該經(jīng)相位延遲后的單端數(shù)據(jù)截取信號(hào)，以截取該同步傳輸接口所傳送的同步數(shù)據(jù)。
文檔編號(hào)G11C11/4063GK101989466SQ20091016541
公開日2011年3月23日 申請(qǐng)日期2009年8月3日 優(yōu)先權(quán)日2009年8月3日
發(fā)明者李家豪, 藍(lán)健標(biāo), 黃明權(quán) 申請(qǐng)人:凌陽科技股份有限公司