專利名稱：具備具有電荷累積層和控制柵極的存儲單元的半導(dǎo)體裝置及其數(shù)據(jù)寫入方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體裝置及其數(shù)據(jù)寫入方法。例如，涉及具備非易失性 的半導(dǎo)體存儲器和對其工作進(jìn)行控制的控制器的存儲系統(tǒng)。
背景技術(shù)：
在NAND型閃速存儲器中，數(shù)據(jù)統(tǒng)一寫入多個(gè)存儲單元。該統(tǒng)一寫入 的單位成為頁。關(guān)于NAND型閃速存儲器的數(shù)據(jù)的寫入，例如在日本特開 2007-242163號公報(bào)中存在公開。伴隨于近年來的NAND型閃速存儲器的 大容量化，頁容量變大。因此NAND型閃速存儲器，寫入大容量數(shù)據(jù)時(shí)的 寫入性能有所提高。
可是，相對于NAND型閃速存儲器的來自主機(jī)設(shè)備的存取單位，未必 限于大容量的情況。尤其是，在應(yīng)當(dāng)寫入數(shù)據(jù)的大小不足頁容量的情況下， 無法充分發(fā)揮NAND型閃速存儲器的寫入性能，存在寫入速度有所下降的 情況。

發(fā)明內(nèi)容
本發(fā)明提供能夠提高數(shù)據(jù)的寫入速度的半導(dǎo)體裝置及其數(shù)據(jù)寫入方法。
根據(jù)本發(fā)明的 一個(gè)方面的半導(dǎo)體裝置具備非易失性半導(dǎo)體存儲器， 其具有具備可以保持2比特以上的數(shù)據(jù)的多個(gè)存儲單元的笫1存儲塊和具 備可以保持l比特的數(shù)據(jù)的多個(gè)存儲單元的第2存儲塊，并可以對于上述 第1、第2存儲塊以作為多個(gè)上述存儲單元的集合的頁為單位編程數(shù)據(jù)，在上述第l存儲塊中，上述頁按可以保持的上述數(shù)據(jù)的每比特分配，且每
比特所需要的寫入時(shí)間不同；和控制器，其向上述非易失性半導(dǎo)體存儲器 供給從主機(jī)設(shè)備接收到的寫入數(shù)據(jù)，并將向上述第1存儲塊或第2存儲塊 的上述寫入數(shù)據(jù)的編程，按上述每頁指示給上述非易失性半導(dǎo)體存儲器， 上述控制器，在上述寫入數(shù)據(jù)的尾頁相當(dāng)于上述寫入所需要的時(shí)間為最長 的比特的情況下，對于上述非易失性半導(dǎo)體存儲器在上述第2存儲塊的任 一頁執(zhí)行關(guān)于該數(shù)據(jù)的編程。
根據(jù)本發(fā)明的另一個(gè)方面的具備寫入速度因頁而異的第1存儲塊和第 2存儲塊的非易失性半導(dǎo)體存儲器的數(shù)據(jù)寫入方法包括以下步驟將對上 述第1存儲塊中的任一頁進(jìn)行指定的第1行地址，發(fā)送給上述非易失性半 導(dǎo)體存儲器；在發(fā)送上述第l行地址之后，將數(shù)據(jù)發(fā)送給上述非易失性半
導(dǎo)體存儲器；在發(fā)送上述數(shù)據(jù)之后，在應(yīng)當(dāng)發(fā)送給上述非易失性半導(dǎo)體存
儲器的數(shù)據(jù)沒有殘留且上述第1行地址為上迷第1存儲塊中上迷寫入速度
最慢的頁的情況下，將行地址改變指令和對上述第2存儲塊中的任一頁進(jìn) 行指定的第2行地址，發(fā)送給上述非易失性半導(dǎo)體存儲器；和在發(fā)送上述 第2行地址之后，將對向由上述第2行地址所指定的頁的上述數(shù)據(jù)的編程 進(jìn)行指示的寫入指令，發(fā)送給上述非易失性半導(dǎo)體存儲器。


圖l是按照本發(fā)明的第1實(shí)施方式的存儲系統(tǒng)的框圖。 圖2是表示按照第1實(shí)施方式的對于存儲卡中的信號引腳(pin，又叫 管腳、引線)的信號分配的圖。
圖3是按照第1實(shí)施方式的卡控制器的框圖。 圖4是按照第1實(shí)施的閃速存儲器的框圖。 圖5是按照第1實(shí)施方式的存儲塊的電路圖。
圖6是表示按照笫1實(shí)施方式的存儲單元晶體管的閾值分布的曲線圖。
圖7是按照第1實(shí)施方式的存儲塊的模式圖。
圖8是表示按照笫1實(shí)施方式的數(shù)據(jù)寫入方法的流程圖。
8圖9是按照第1實(shí)施方式的卡存儲器所輸出的信號的定時(shí)圖。 圖IO是表示按照第1實(shí)施方式的數(shù)據(jù)寫入方法的流程圖。 圖ll是表示按照第1實(shí)施方式的數(shù)據(jù)寫入方法中的數(shù)據(jù)及工作流的定 時(shí)圖。
圖12是表示數(shù)據(jù)及工作流的定時(shí)圖。 圖13是表示數(shù)據(jù)及工作流的定時(shí)圖。 圖14是表示數(shù)據(jù)及工作流的定時(shí)圖。 圖15是表示數(shù)據(jù)及工作流的定時(shí)圖。 圖16是表示數(shù)據(jù)及工作流的定時(shí)圖。
圖17是表示按照本發(fā)明的第2實(shí)施方式的數(shù)據(jù)寫入方法中的數(shù)椐及工
作流的定時(shí)圖。
圖18是按照第1、第2實(shí)施方式的存儲卡的框圖。 圖19是表示按照第1實(shí)施方式的數(shù)據(jù)寫入方法中的工作流的定時(shí)圖。 圖20是表示按照第2實(shí)施方式的數(shù)據(jù)寫入方法中的工作流的定時(shí)圖。 圖21是表示按照笫1、第2實(shí)施方式的數(shù)據(jù)寫入方法中的工作流的定時(shí)圖。
具體實(shí)施例方式
第1實(shí)施方式
關(guān)于按照本發(fā)明的第1實(shí)施方式的半導(dǎo)體裝置，利用圖1進(jìn)行說明。 圖l是按照本實(shí)施方式的存儲系統(tǒng)的框圖。 (存儲系統(tǒng)的整體構(gòu)成)
如圖所示，存儲系統(tǒng)，具備存儲卡1及主機(jī)設(shè)備2。主機(jī)設(shè)備2，具備 用于對于通過主機(jī)總線接口 (以下，有時(shí)簡單地稱為主機(jī)總線)14所連接 的存儲卡1進(jìn)行存取的硬件及軟件。存儲卡1,當(dāng)連接于主機(jī)設(shè)備2時(shí)接 受電源供給而工作，并進(jìn)行與來自主機(jī)設(shè)備2的存取相應(yīng)的處理。 (關(guān)于存儲卡的構(gòu)成)
存儲卡l,與主機(jī)設(shè)備2通過主機(jī)總線接口 14進(jìn)行信息的收發(fā)。存儲卡1,具備NAND型閃速存儲器芯片(有時(shí)簡單地稱為NAND閃速存儲器、 或閃速存儲器)11、對閃速存儲器芯片11進(jìn)行控制的卡控制器12、及多 個(gè)信號引腳(第l引腳 第9引腳)13。
多個(gè)信號引腳13，與卡控制器12電連接。信號相對于多個(gè)信號引腳 13中的第1引腳 第9引腳的分配，例如，如圖2所示。圖2是表示第1 引腳 第9引腳和分配于它們的信號的表。
數(shù)據(jù)0 數(shù)據(jù)3,分別分配于第7引腳、笫8引腳、笫9引腳及第1引 腳。并且，第1引腳也對于卡檢測信號而分配。進(jìn)而，第2引腳分配于指 令，第3引腳及第6引腳分配于接地電位Vss，第4引腳分配于電源電位 Vdd，第5引腳分配于時(shí)鐘信號。
并且，存儲卡l形成為，相對于設(shè)置于主機(jī)設(shè)備2的插槽可以插拔。 設(shè)置于主機(jī)設(shè)備2的主機(jī)控制器(未圖示)，通過這些第1~第9引腳與存 儲卡1內(nèi)的卡控制器12對各種信號及數(shù)據(jù)進(jìn)行通信。例如，當(dāng)向存儲卡1 寫入數(shù)據(jù)時(shí)，主才幾控制器，將寫入指令，通過第2引腳作為串行信號發(fā)送 給卡控制器12。此時(shí)，卡控制器12,響應(yīng)于由第5引腳所供給的時(shí)鐘信號， 取入由第2引腳所供給的寫入指令。
在此，如上述地，寫入指令，僅利用第2引腳而串行地輸入卡控制器 l2。分配于指令的輸入的第2引腳，如圖2所示，配置于數(shù)據(jù)3用的第1 引腳與接地電位Vss用的第3引腳之間。多個(gè)信號引腳13與對應(yīng)于它們的 主機(jī)總線接口 ，在主機(jī)設(shè)備2內(nèi)的主機(jī)控制器與存儲卡1進(jìn)行通信時(shí)所使 用。
相對于此，閃速存儲器11與卡控制器12之間的通信，通過NAND型 閃速存儲器用的NAND總線接口 (以下，有時(shí)簡單地稱為NAND總線) 15所進(jìn)行。從而，雖然在此并未圖示，但是閃速存儲器11與卡控制器12 例如通過8比特的輸入輸出(I/O)線所連接。
例如，當(dāng)卡控制器12向閃速存儲器11寫入數(shù)據(jù)時(shí)，卡控制器12，通 過這些I/O線將數(shù)據(jù)輸入指令80H、行地址、頁地址、數(shù)據(jù)、及編程指令 10H (或者高速緩存編程指令15H)依次輸入閃速存儲器11。在此，指令
1080H的"H，，表示16進(jìn)制，實(shí)際上"10000000，，的8比特的信號，并行地供給 8比特的I/O線。也就是說，在該NAND總線接口 15中，并行地供給多個(gè) 比特的指令。
并且，在NAND總線接口 15中，對于閃速存儲器11的指令與數(shù)據(jù)共 用相同的I/O線而通信。如此地，主機(jī)設(shè)備2內(nèi)的主機(jī)控制器與存儲卡1 進(jìn)行通信的接口 (主機(jī)總線14)、和閃速存儲器11與卡控制器12進(jìn)行通 信的4妄口 (NAND總線15)并不相同。 (關(guān)于存儲器控制器的構(gòu)成)
接下來，關(guān)于示于圖1的存儲卡l具備的卡控制器的內(nèi)部構(gòu)成利用圖 3進(jìn)行說明。圖3是卡控制器12的框圖。
卡控制器12，對閃速存儲器11內(nèi)部的物理狀態(tài)(例如，在哪里的物 理塊地址包含第幾號邏輯分區(qū)地址數(shù)據(jù)，或者哪里的塊為清除狀態(tài))進(jìn)行 管理?？刂破?2，具有主機(jī)接口模塊21、 MPU ( Micro processing unit, 微處理單元)22、閃速控制器23、 ROM (Read-only memory,只讀存儲 器)24、 RAM (Random access memory,隨機(jī)存取存儲器)25、及緩沖 器(buffer) 26。
主機(jī)接口模塊21 ，進(jìn)行卡控制器12與主機(jī)設(shè)備2之間的接口處理。
MPU22，對存儲卡1整體的工作進(jìn)行控制。MPU22,利用存儲于 ROM24的固件、和存儲于RAM25的固件的一部分、各種表等，執(zhí)行由主 機(jī)設(shè)備所請求的指令。
ROM24，存儲通過MPU22所執(zhí)行的固件等。RAM25，用作MPU22 的工作區(qū)域，存儲固件、各種表。閃速控制器23，進(jìn)行卡控制器12與閃 速存儲器11之間的接口處理。
緩沖器26，當(dāng)向閃速存儲器11寫入從主機(jī)設(shè)備2送來的數(shù)據(jù)時(shí)，暫 時(shí)存儲特定量的數(shù)據(jù)(例如，l頁量)；當(dāng)向主機(jī)設(shè)備2發(fā)送從閃速存儲 器ll所讀出的數(shù)據(jù)時(shí)，暫時(shí)存儲特定量的數(shù)據(jù)。 (關(guān)于NAND型閃速存儲器的構(gòu)成)
接下來，關(guān)于NAND型閃速存儲器11的內(nèi)部構(gòu)成簡單地進(jìn)行說明。
ii圖4是NAND型閃速存儲器11的框圖。如圖所示，NAND型閃速存儲器 11，具備存儲單元陣列30、行解碼器31、頁緩沖器32、及數(shù)據(jù)高速緩存 33。
(關(guān)于存儲單元陣列)
首先關(guān)于存儲單元陣列30進(jìn)行說明。存儲單元陣列30，具備第1存 儲塊BLK1及第2存儲塊BLK2。雖然在圖4中對第1存儲塊BLK1存在 多塊、第2存儲塊BLK2為l塊的情況進(jìn)行例示，但是只要都為l塊以上 即可。因?yàn)榈?存儲塊BLK1及第2存儲塊BLK2的構(gòu)成基本相同，所以 在以下不對二者進(jìn)行區(qū)分的情況下，都稱為存儲塊BLK。
存儲塊BLK,具備可以保持?jǐn)?shù)據(jù)的多個(gè)存儲單元晶體管。而且，第2 存儲塊BLK2用作第1存儲塊BLK1的高速緩存區(qū)域。即，用作暫時(shí)保持 應(yīng)當(dāng)編程于第1存儲塊BLK1的數(shù)據(jù)的區(qū)域。關(guān)于該點(diǎn)后述。并且以存儲 塊BLK為單位進(jìn)行數(shù)據(jù)的清除。即，統(tǒng)一清除同一存儲塊BLK內(nèi)的數(shù)椐。
關(guān)于存儲塊BLK的構(gòu)成，利用圖5進(jìn)行說明。圖5是存儲塊BLK的 電路圖。如圖所示，存儲塊BLK的各自，具備(n + l)個(gè)(n為0以上的 整數(shù))存儲單元34。
存儲單元34的各自，例如包括32個(gè)存儲單元晶體管MT、和選擇晶 體管ST1、 ST2。存儲單元晶體管MT具備具有在半導(dǎo)體基板上隔著(介 有)柵極絕緣膜形成的電荷累積層(例如浮置柵極)和在電荷累積層上隔 著柵極絕緣膜形成的控制柵極的疊層?xùn)艠O結(jié)構(gòu)。還有，存儲單元晶體管 MT的個(gè)數(shù)并不限于32個(gè)，也可以為8個(gè)、16個(gè)、64個(gè)、128個(gè)、256個(gè) 等，其個(gè)數(shù)并不限定。存儲單元晶體管MT，以相鄰的彼此之間共有源極、 漏極。而且配置為，在選擇晶體管ST1、 ST2間，串聯(lián)連接其電流路徑。 串聯(lián)連接的存儲單元晶體管MT的一端側(cè)的漏極連接于選擇晶體管ST1的 源極，另一端側(cè)的源極連接于選擇晶體管ST2的漏極。
在存儲塊BLK的各自中，處于同一行的存儲單元晶體管MT的控制 柵極共同連接于字線WL0 WL31的任一，處于同一行的存儲單元的選擇 晶體管ST1、 ST2的柵極，分別共同連接于選擇柵極線SGD、 SGS。還有，為了說明的簡單化，在以下有時(shí)將字線WL0-WL31 ，簡單地稱為字線WL。 選擇晶體管ST2的源極共同連接于源極線。還有，選擇晶體管ST1、 ST2 未必需要雙方，只要能夠?qū)Υ鎯卧?4進(jìn)行選擇也可以僅設(shè)置任一方。
而且，在多個(gè)存儲塊BLK間，存儲單元34的各自的選擇晶體管ST1 的漏極，共同連接于位線BLO BLn的任一。并且，選擇晶體管ST2的源 極，共同連接于源極線SL。
接下來，關(guān)于上述存儲單元晶體管MT所取得的數(shù)據(jù)進(jìn)行說明。首先 關(guān)于第1存儲塊BLK1進(jìn)行說明。包括于第1存儲塊BLK1的存儲單元晶 體管MT，相應(yīng)于閾值電壓可以保持3比特的類t據(jù)。圖6,是表示包括于 第1存儲塊BLK1的存儲單元晶體管MT的閾值分布的曲線圖，是在橫軸 取閾值電壓Vth、在縱軸表示存儲單元晶體管MT的存在概率的曲線圖。
如圖所示，各自的存儲單元晶體管MT能夠保持8個(gè)值(8電平)的 數(shù)據(jù)。更具體地，存儲單元晶體管MT能夠按閾值電壓Vth低的順序，保 持"0"、 "1"、 "2"、 "3"、…"7，，的8種數(shù)據(jù)。存儲單元晶體管MT中的"O" 數(shù)據(jù)的閾值電壓VthO，為VthO〈V01。 "l"數(shù)據(jù)的閾值電壓Vthl,為V01 <Vthl<V12。 "2"數(shù)據(jù)的閾值電壓Vth2，為V12 < Vth2 < V23。 "3，，數(shù)據(jù) 的閾值電壓Vth3，為V23<Vth3<V34。 "4"數(shù)椐的閾值電壓Vth4，為V34 <Vth4<V45。 "5"數(shù)據(jù)的閾值電壓Vth5，為V45 < Vth5 < V56。 "6"數(shù)據(jù) 的閾值電壓Vth6，為V56< Vth6〈V67。而且，"7"數(shù)據(jù)的閾值電壓Vth7， 為V67〈Vth7,
即第1存儲塊BLK1內(nèi)的存儲單元晶體管MT，可以保持3比特的數(shù) 據(jù)"000" "111"。以下，將該3比特的數(shù)據(jù)的各比特，如示于圖6地稱為低 位比特、中位比特、及高位比特。還有，存儲單元晶體管MT所取得的8 個(gè)值的數(shù)據(jù)"0" "7"、與以二進(jìn)制數(shù)表達(dá)時(shí)的"000，， "111"的對應(yīng)關(guān)系，能 夠適當(dāng)選擇。
接下來關(guān)于第2存儲塊BLK2進(jìn)行說明。包括于笫2存儲塊BLK2的 存儲單元晶體管MT，相應(yīng)于閾值電壓可以保持1比特的數(shù)據(jù)。即存儲單 元晶體管MT，相應(yīng)于閾值電壓對"0"數(shù)據(jù)與"1"數(shù)據(jù)的任一進(jìn)行保持。在上述構(gòu)成的存儲塊BLK中，對于連接于同一字線WL的全部存儲 單元晶體管MT,統(tǒng)一寫入數(shù)據(jù)。以下，將該單位稱為頁。而且關(guān)于可以 保持3比特的數(shù)據(jù)的第1存儲塊BLK1的存儲單元晶體管MT，每比特地 寫入數(shù)據(jù)。即，按首先低位比特、中位比特、及高位比特的順序?qū)懭霐?shù)據(jù)。 從而在第1存儲塊BLK1中，每1條字線WL分配3頁。以下，有時(shí)將對 應(yīng)于低位比特的頁稱為低位頁、將對應(yīng)于中位比特的頁稱為中位頁、將對 應(yīng)于高位比特的頁稱為高位頁。另一方面，在第2存儲塊BLK2中每l條 字線WL分配1頁。將該狀況示于圖7。圖7，是表示包括于笫1存儲塊 BLK1及第2存儲塊BLK2的頁的模式圖。
如圖所示，因?yàn)樵诘?存儲塊BLK1中每1條字線WL分配3頁，并 且字線WL的條數(shù)為32條，所以分配于第1存儲塊BLK1的頁成為頁 PG0 PG95，總頁數(shù)成為96頁。從而，第1存儲塊BLK1的存儲容量，成 為(96x (n + l))比特。
另一方面，因?yàn)樵诘?存儲塊BLK2中每l條字線WL分配1頁，并 且字線WL的條數(shù)為32條，所以分配于第2存儲塊BLK2的頁成為頁 PG0 PG31，總頁數(shù)成為32頁。從而，第2存儲塊BLK2的存儲容量，成 為(32x (n + l))比特。
還有，統(tǒng)一寫入數(shù)據(jù)的存儲單元晶體管MT,未必全都連接于某字線 WL。例如，關(guān)于1條字線，也可以每偶數(shù)位線及奇數(shù)位線地寫入數(shù)據(jù)。 該情況下，第1存儲塊BLK1的頁數(shù)，倍增為192頁。 (行解碼器)
接下來返回到圖4，關(guān)于NAND型閃速存儲器11具備的行解碼器31 進(jìn)行說明。行解碼器31，從卡控制器12接收行地址，并進(jìn)行解碼。在行 地址，包括對某一存儲塊BLK進(jìn)行指定的塊地址、和對某一頁進(jìn)行指定 的頁地址。而且，行解碼器31基于行地址，選擇某一存儲塊BLK中的某 一字線WL。
(關(guān)于數(shù)據(jù)高速緩存)
數(shù)據(jù)高速緩存33,可以暫時(shí)保持頁容量的數(shù)據(jù)。數(shù)據(jù)高速緩存33,在與卡控制器12之間進(jìn)行數(shù)據(jù)的收發(fā)。即，當(dāng)讀 出數(shù)據(jù)時(shí)，將從頁緩沖器32所供給的數(shù)據(jù)向卡控制器12傳送，并在寫入 時(shí)接收從卡控制器12所供給的數(shù)據(jù)，將其向頁緩沖器32以頁為單位進(jìn)行 傳送。
(關(guān)于頁緩沖器)
頁緩沖器32，可以暫時(shí)保持頁容量的數(shù)據(jù)。
頁緩沖器32，當(dāng)讀出數(shù)據(jù)時(shí)，暫時(shí)保持從存儲單元陣列30以頁為單 位所讀出的數(shù)據(jù)，并將其向數(shù)據(jù)高速緩存33進(jìn)行傳送。并且在寫入時(shí)，將 從數(shù)據(jù)高速緩存33所傳送的數(shù)據(jù)傳送給位線BL0 BLn，并執(zhí)行以數(shù)據(jù)的 頁為單位的編程(程序化)。
還有，數(shù)據(jù)的寫入通過上述編程和檢驗(yàn)的重復(fù)而進(jìn)行。所謂編程，為 通過在存儲單元晶體管MT的控制柵極與溝道之間產(chǎn)生電位差，向電荷累 積層注入電子的工作。并且，所謂檢驗(yàn)，為通過從進(jìn)行了編程的存儲單元 晶體管MT讀出數(shù)據(jù)，對存儲單元晶體管MT的閾值電壓是否變成預(yù)期的 值進(jìn)行確i人的工作。
(關(guān)于數(shù)據(jù)的編程方法)
接下來，關(guān)于上述構(gòu)成的存儲卡1中的數(shù)據(jù)的編程方法進(jìn)行說明。首 先，關(guān)于卡控制器12為主體進(jìn)行的處理進(jìn)行說明。 (卡控制器12的工作)
圖8，是表示在數(shù)據(jù)的編程時(shí)卡控制器12進(jìn)行的處理的流程圖。 如圖所示，首先卡控制器12從主機(jī)設(shè)備2通過主機(jī)總線14接收數(shù)椐 的寫入指令、和在NAND型閃速存儲器11中應(yīng)當(dāng)寫入數(shù)據(jù)的地址(步驟 S10)。接著卡控制器l2，從主機(jī)設(shè)備2通過主機(jī)總線接收寫入數(shù)據(jù)(步 驟Sll)。寫入數(shù)據(jù)，暫時(shí)保持于緩沖器26。然后卡控制器12,對于閃速 存儲器11通過NAND總線15輸出第1寫入指令、寫入數(shù)據(jù)、及地址。
閃速存儲器ll，通過接收第l寫入指令，據(jù)此對開始寫入工作、并且 傳送來寫入數(shù)據(jù)進(jìn)行識別。第1寫入指令，例如相當(dāng)于NAND型閃速存儲 器中的指令"80H"。但是，實(shí)際上數(shù)據(jù)編程于存儲單元晶體管MT,是在
15供給后述的第2寫入指令的時(shí),候。并且雖然卡控制器12所輸出的地址，包 括對存儲單元陣列30的列方向進(jìn)行指定的列地址、和對行方向進(jìn)行指定的 行地址，但是在以下僅著眼于行地址進(jìn)行說明。在步驟S12中卡控制器12 的例如MCU22，發(fā)布(issue)與第l存儲塊對應(yīng)的行地址(將其稱為第1 行地址)，并進(jìn)行輸出。
接著卡控制器12的MCU22，對傳送的寫入數(shù)據(jù)是否為尾頁數(shù)據(jù)進(jìn)行 判定(步驟S13)。即，當(dāng)在步驟S12傳送寫入數(shù)據(jù)時(shí)，進(jìn)一步對將要傳 送的寫入數(shù)據(jù)是否殘留進(jìn)行判定。
例如，假定從主機(jī)設(shè)備2所傳送的寫入數(shù)據(jù)為2頁量的容量的情況。 因?yàn)榭刂破?2按每頁進(jìn)行寫入數(shù)據(jù)及第1行地址的傳送，所以該情況下， 在將寫入數(shù)據(jù)全部進(jìn)行傳送時(shí)，必需2次數(shù)據(jù)傳送。其中，在最初的數(shù)據(jù) 傳送的階段中，因?yàn)槲磦魉偷膶懭霐?shù)據(jù)僅殘留1頁量，所以判定為并非尾 頁數(shù)據(jù)(步驟S14，否)。另一方面，在第2次的數(shù)據(jù)傳送的階段中，未 傳送的寫入數(shù)據(jù)并無殘留，寫入以第2次所傳送的數(shù)據(jù)的頁，成為關(guān)于該 寫入數(shù)據(jù)的尾頁。因而，判定為尾頁。
還有，在步驟S13中，關(guān)于寫入數(shù)據(jù)只要判定是否為進(jìn)行編程的尾頁 即可，該數(shù)據(jù)容量是否正好為頁容量并非問題。也就是說尾頁數(shù)據(jù)也可以 不足頁容量。
并且，主機(jī)設(shè)備2當(dāng)結(jié)束寫入存取時(shí)，對于卡控制器12輸出寫入存取 的結(jié)束通知。并且，當(dāng)中途中斷寫入存取時(shí)輸出中斷指令。從而，步驟S13 的判定，可以通過對例如從主機(jī)設(shè)備2有否寫入存取的結(jié)束通知或中斷指 令進(jìn)行判定而實(shí)現(xiàn)。
步驟S13的判定的結(jié)果，在并非尾頁數(shù)據(jù)的情況下(步驟S14，否)， 卡控制器12的MCU22發(fā)布第2寫入指令，通過NAND總線15向閃速存 儲器ll輸出(步驟S15)。第2寫入指令，例如相當(dāng)于NAND型閃速存 儲器中的指令"10H"或"15H"。之后，卡控制器12返回到步驟S12,繼續(xù) 關(guān)于后續(xù)的寫入數(shù)據(jù)的向閃速存儲器11的傳送。
步驟S13的判定的結(jié)果，在是尾頁數(shù)據(jù)的情況下(步驟S14，是)，
16MCU22，對關(guān)于該頁數(shù)據(jù)的頁地址是否相當(dāng)于高位頁或中位頁進(jìn)行判定 (步驟S16)。即，對頁地址所指示的頁是否為示于圖7的第1存儲塊BLK1 的頁P(yáng)G (3i + l)或頁(3i + 2)進(jìn)行判定(只是，i為0 3的整數(shù))。
步驟si6的判定的結(jié)果，在相當(dāng)于低位頁的情況下(步驟sn，否)，
即，在頁地址所指示的頁為頁P(yáng)G (3i)的情況下，MCU22發(fā)布第2寫入 指令。然后將第2寫入指令，通過NAND總線15向閃速存儲器11輸出(步 驟S18)。之后，MCU22將寫入結(jié)束的意思，通過主才幾總線14向主機(jī)設(shè) 備19通知(步驟S19)。
步驟S16的判定的結(jié)果，在相當(dāng)于高位頁或中位頁的情況下(步驟S17， 是)，MCU22發(fā)布行地址改變指令、和新的行地址(將其稱為第2行地 址)，將其向閃速存儲器ll輸出(步驟S20)。第2行地址，是相當(dāng)于第 2存儲塊BLK2的任一頁的地址。然后，與步驟S18、 S19同樣地，將第2 寫入指令向閃速存儲器ll輸出(步驟S21)，并且將寫入結(jié)束的意思向主 機(jī)設(shè)備19通知(步驟S22 )。
之后，MCU22在規(guī)定的定時(shí)中，對于閃速存儲器ll發(fā)出指令，令其 將編程于相當(dāng)于第2行地址的頁的數(shù)據(jù)，復(fù)制到相當(dāng)于第l行地址的頁、 即本來應(yīng)當(dāng)編程的頁(步驟S23)。所謂該規(guī)定的定時(shí)，是存在例如由主 機(jī)設(shè)備產(chǎn)生的下一寫入存取的定時(shí)。
在以上的處理中，關(guān)于從卡控制器12通過NAND總線供向閃速存儲 器11的信號利用圖9進(jìn)行說明。圖9，是卡控制器12向閃速存儲器11所 輸出的信號的定時(shí)圖。在附圖中上段，表示在步驟S16中判定為"不相當(dāng)，， 的情況(步驟S17，否)，下段關(guān)于判定為"相當(dāng)"的情況(步驟S17，是) 而示。
如圖所示，在任何情況下都首先在時(shí)刻tO輸出第1寫入指令，之后分 別在時(shí)刻tl、 t2依次輸出地址(第l行地址)及寫入數(shù)據(jù)。其后，在無結(jié) 束或中斷指令的情況下，在時(shí)刻t4輸出第2寫入指令， 一系列信號的流結(jié) 束。另一方面，在存在結(jié)束或中斷指令的情況下，在時(shí)刻t4輸出行地址改 變指令，在時(shí)刻t5輸出新的行地址(第2行地址)。其后，在時(shí)刻t6輸出第2寫入指令。在后者的情況下，有效的行地址并非在時(shí)刻tl所輸出的 第1行地址，而是在時(shí)刻t5所輸出的第2行地址。而且第2行地址，是對 應(yīng)于與對應(yīng)于笫l行地址的第1存儲塊BLK1不同的第2存儲塊BLK2的 地址。
(NAND型閃速存儲器11的工作)
接下來，關(guān)于NAND型閃速存儲器11成為主體而進(jìn)行的處理，利用 圖10進(jìn)行說明。圖10,是表示閃速存儲器ll中的處理的流程圖。
如圖所示，首先閃速存儲器11從卡控制器12通過NAND總線15以 頁為單位接收第l寫入指令、寫入數(shù)據(jù)、及第l行地址(及列地址)(步 驟S30)。接收到的寫入數(shù)據(jù)，通過數(shù)據(jù)高速緩存33保持于頁緩沖器32。 并且第l行地址供給于行解碼器31。而且第l寫入指令，供給于掌管閃速 存儲器11的整體工作的控制部(在圖4中對圖示進(jìn)行省略)。
接著閃速存儲器11，對是否接收到行地址改變指令及第2行地址進(jìn)行 判定(步驟SM )。在未接收到行地址改變指令及第2行地址的情況下(步 驟S32，否)，在從卡控制器12接收到第2寫入指令之后(步驟S33)， 向在步驟S30接收到的第1行地址和列地址所指定的頁寫入數(shù)據(jù)(步驟 S34)。即，寫入數(shù)據(jù)寫入到笫1存儲塊BLK1之任一頁。
在步驟S32接收到行地址改變指令的情況下(步驟S32,是)，在接 收到第2寫入指令之后(步驟S35)，向在步驟S30接收到的列地址和接 著行地址改變指令接收到的第2行地址所指定的頁寫入數(shù)據(jù)(步驟S36 )。 即，寫入數(shù)據(jù)寫入到第2存儲塊BLK2之任一頁。
之后閃速存儲器11，將在步驟S36寫入到第2存儲塊BLK2的數(shù)據(jù)， 復(fù)制到由在步驟S30接收到的第l行地址所指定的頁(步驟S37)。 (寫入工作的具體例)
關(guān)于上述編程工作的具體例，利用圖11 圖15進(jìn)行說明。圖11，是表 示按照本實(shí)施方式的存儲系統(tǒng)的處理流的定時(shí)圖，表示從主機(jī)設(shè)備2使用 圖10向存儲器控制器12的數(shù)據(jù)流(主機(jī)總線14上的數(shù)據(jù)流)、從存儲器 控制器12向NAND型閃速存儲器11的數(shù)據(jù)高速緩存33的數(shù)據(jù)流(NAND總線15上的數(shù)據(jù)流)、及NAND型閃速存儲器11的工作流。并且圖12 圖15是存儲系統(tǒng)的框圖，在附圖中以斜線表示的區(qū)域，表示寫入數(shù)據(jù)被編 程的頁。在以下，對以1頁的數(shù)據(jù)容量為16KB、從主機(jī)設(shè)備2進(jìn)行4次 關(guān)于頁容量的數(shù)據(jù)的寫入存取的情況為例進(jìn)行說明。
并且在以下，對如下情況為例進(jìn)行說明卡控制器12，在傳送到NAND 型閃速存儲器ll的數(shù)據(jù)相當(dāng)于尾頁數(shù)據(jù)的情況下(步驟S14，是)、即并 無后續(xù)數(shù)據(jù)的情況下，發(fā)布正常編程指令"10H，，作為第2寫入指令；在不 相當(dāng)?shù)那闆r下(步驟S14，否)、即存在后續(xù)數(shù)據(jù)的情況下發(fā)布高速緩存 編程指令"15H"。
在發(fā)布高速緩存編程指令"15H"的情況下，NAND型閃速存儲器11執(zhí) 行高速緩存編程。在高速緩存編程中，在數(shù)據(jù)高速緩存33變空的階段、即 數(shù)據(jù)的寫入完全結(jié)束之前的階段，NAND型閃速存儲器11變成就緒 (ready)狀態(tài)，成為可以受理下一數(shù)據(jù)的狀態(tài)。相對于此，在發(fā)布正常編 程指令"10H"的情況下，在數(shù)據(jù)的寫入完全結(jié)束之后、也就是說檢驗(yàn)結(jié)束 之后，NAND型閃速存儲器11成為就緒狀態(tài)。 (時(shí)刻t0 t4 )
首先關(guān)于時(shí)刻t0 t4的狀況，利用圖ll及圖12進(jìn)行說明。如圖所示， 在時(shí)刻t0從主機(jī)設(shè)備2對于存儲卡1進(jìn)行寫入存取，傳送16KB的寫入數(shù) 據(jù)WD1。然后，卡控制器12發(fā)布第1寫入指令I(lǐng)NST1及第1行地址RA1， 并將其向閃速存儲器11輸出。第l行地址，假定為相當(dāng)于第1存儲塊BLK1 的頁P(yáng)G0。
接著，在時(shí)刻tl卡控制器12,將接收到的寫入數(shù)據(jù)WD1向閃速存儲 器11進(jìn)行傳送(在附圖中示為DIN1)。寫入數(shù)據(jù)WD1，向數(shù)據(jù)高速緩存 33存儲，進(jìn)而向頁緩沖器32傳送。
其后，在時(shí)刻t3，卡控制器12發(fā)布第2寫入指令I(lǐng)NST2，并將其向 閃速存儲器ll輸出。因?yàn)榈?行地址RA1相當(dāng)于低位頁，所以不發(fā)布行 地址改變指令。并且因?yàn)椴o后續(xù)數(shù)據(jù)，所以發(fā)布的第2寫入指令I(lǐng)NST2 為正常編程指令"10H"。通過發(fā)布第2寫入指令I(lǐng)NST2，閃速存儲器11變成忙碌(busy)狀態(tài)， 將寫入數(shù)據(jù)WD1寫入于存儲單元晶體管MT。將此在圖11中以"L，，表示。 即，行解碼器31，按照第1行地址RA1選擇頁P(yáng)G0。由此，執(zhí)行對于頁 PGO的編程及檢驗(yàn)，寫入數(shù)據(jù)WD1被寫入。其后，NAND型閃速存儲器 11變成就緒狀態(tài)。 (時(shí)刻t4 t8 )
接下來關(guān)于時(shí)刻t4 t8的狀況，利用圖11及圖13進(jìn)行說明。如圖所 示，在寫入數(shù)據(jù)WD1的寫入結(jié)束的時(shí)刻t4,從主機(jī)設(shè)備2對于存儲卡1 進(jìn)行下一寫入存取，傳送16KB的寫入數(shù)據(jù)WD2。然后，卡控制器12發(fā) 布第1寫入指令I(lǐng)NST1及第1行地址RA1，并將其向閃速存儲器11輸出。 第1行地址，相當(dāng)于第1存儲塊BLK1的頁P(yáng)G1。
接著，在時(shí)刻t5卡控制器12,將接收到的寫入數(shù)據(jù)WD2向閃速存儲 器11傳送(在附圖中示為DIN2)。此時(shí)，第1行地址RA1相當(dāng)于中位頁。 從而卡控制器12,發(fā)布行地址改變指令I(lǐng)NS1^RA及笫2行地址RA2，并 將其向閃速存儲器11輸出，此后發(fā)布第2寫入指令I(lǐng)NST2-"10H"，并向 閃速存儲器ll輸出。第2行地址RA2，假定為相當(dāng)于第2存儲塊BLK2 的例如頁P(yáng)G1。
在閃速存儲器ll中，通過發(fā)布行地址改變指令I(lǐng)NST—RA，行解碼器 31選擇第2存儲塊BLK2的頁P(yáng)GO,代替第1存儲塊BLK1的頁P(yáng)G1。 由此，寫入數(shù)據(jù)WD2寫入于第2存儲塊BLK2的頁P(yáng)GO。 (時(shí)刻t8 tl2 )
接下來關(guān)于時(shí)刻t8 tl2的狀況，利用圖11及圖14進(jìn)行說明。如圖所 示，在寫入數(shù)據(jù)WD2的寫入結(jié)束的時(shí)刻t8，從主機(jī)設(shè)備2對于存儲卡1 進(jìn)行下一寫入存取，開始16KB的寫入數(shù)據(jù)WD3的傳送。
利用該寫入數(shù)據(jù)WD3的傳送期間，在存儲卡1中執(zhí)行寫入數(shù)據(jù)WD2 的復(fù)制工作。即，寫入于第2存儲塊BLK2的數(shù)據(jù)WD2，復(fù)制到本來應(yīng)當(dāng) 寫入的第1存儲塊BLK1的頁P(yáng)G1。當(dāng)復(fù)制工作時(shí)卡控制器12，在時(shí)刻t8 發(fā)布復(fù)制指令I(lǐng)NST—COPY，并將其向閃速存儲器11輸出。響應(yīng)于復(fù)制指令I(lǐng)NST—COPY,在閃速存儲器11中行解碼器31選擇 第2存儲塊BLK2的頁P(yáng)G0。由此，將數(shù)據(jù)WD2讀出于頁緩沖器32。將 該工作在圖11中示為"RD"。接著行解碼器31，在時(shí)刻t9選擇第l存儲塊 的頁P(yáng)G1。由此，將數(shù)據(jù)WD2寫入于第1存儲塊BLK1的頁P(yáng)G1。將該 工作在圖11中示為"M"。還有，雖然在圖11中省略了圖示，但是當(dāng)在時(shí) 刻t9數(shù)據(jù)的讀出結(jié)束時(shí)，卡控制器12對于NAND型閃速存儲器11，為了 指示其將讀出的數(shù)據(jù)寫入于第1存儲塊BLK1的頁P(yáng)G1 ，發(fā)布第2寫入指 令I(lǐng)NST2。此時(shí)所發(fā)布的第2寫入指令I(lǐng)NST2，因?yàn)樵谧x出的數(shù)據(jù)存在后 續(xù)的寫入數(shù)據(jù)WD3,所以為高速緩存編程指令"15H"。
通過利用高速緩存編程，在數(shù)據(jù)WD2的復(fù)制中的時(shí)刻tll， NAND型 閃速存儲器11變成就緒狀態(tài)。因此，在時(shí)刻tll tl2的期間，卡控制器12 發(fā)布關(guān)于下一寫入數(shù)據(jù)WD3的第1寫入指令I(lǐng)NST1及第1行地址RA1， 并向閃速存儲器ll輸出。接著卡控制器12，將寫入數(shù)據(jù)WD3向數(shù)據(jù)高速 緩存33傳送(在附圖中示為DIN3)。還有，該數(shù)據(jù)WD3的傳送、與數(shù) 據(jù)WD2的復(fù)制工作，考慮到效率優(yōu)選同時(shí)結(jié)束。 (時(shí)刻tl2 tl3 )
接下來關(guān)于時(shí)刻tl2 tl3的狀況，利用圖11及圖15進(jìn)行說明。如圖 所示，寫入數(shù)據(jù)WD3，從高速緩存33向頁緩沖器32傳送。并且已經(jīng)發(fā)布 的第1行地址RA1，相當(dāng)于第1存儲塊BLK1中的頁P(yáng)G2、即高位頁。從 而卡控制器12，發(fā)布行地址改變指令I(lǐng)NST—RA及第2行地址RA2，并向 閃速存儲器U輸出。接著卡控制器12發(fā)布第2寫入指令I(lǐng)NST2 = "10H"， 并向閃速存儲器11輸出。第2行地址RA2 ，假定為相當(dāng)于第2存儲塊BLK2 的例如頁P(yáng)G1。
在閃速存儲器ll中，通過發(fā)布行地址改變指令I(lǐng)NST—RA,行解碼器 31選擇第2存儲塊BLK2的頁P(yáng)G1,代替第1存儲塊BLK1的頁P(yáng)G2。 由此，寫入數(shù)據(jù)WD3寫入于第2存儲塊BLK2的頁P(yáng)G1。 (時(shí)刻tl3 tl8 )
時(shí)刻tl3 tl8的工作，與進(jìn)行了上述說明的時(shí)刻t8 tl3相同。即，在時(shí)刻tl3 tl7的期間，將編程于笫2存儲塊BLK2的頁P(yáng)G1的寫入數(shù)據(jù) WD3，復(fù)制到第1存儲塊BLK1的頁P(yáng)G2。而且在復(fù)制工作之后，將寫入 數(shù)據(jù)WD4寫入于笫1存儲塊BLK1的頁P(yáng)G3。當(dāng)然，將寫入數(shù)據(jù)WD3 復(fù)制到高位頁時(shí)所發(fā)布的第2寫入指令I(lǐng)NST2,為高速緩存編程指令 "15H"。
(效果)
若為上述構(gòu)成的存儲系統(tǒng)，則可得到下述的效果。 (1 )能夠提高數(shù)據(jù)的寫入速度。
若為按照本實(shí)施方式的存儲系統(tǒng)，則如示于圖11地，在編程工作的尾 頁是第1存儲塊BLK1中的高位頁或中位頁的情況下，使該數(shù)據(jù)暫時(shí)保持 于第2存儲塊BLK2。即，將第2存儲塊BLK2用作高速緩存區(qū)域。第2 存儲塊BLK2，對數(shù)據(jù)以2個(gè)值進(jìn)行保持。另一方面，在尾頁是第l存儲 塊BLK1中的低位頁的情況下，該數(shù)據(jù)原封不動編程于第1存儲塊BLK1。 也就是說，從主機(jī)設(shè)備2所供給的寫入數(shù)據(jù)，首先編程于第1存儲塊BLK1 的低位頁或笫2存儲塊BLK2的任一頁。
從而，能夠提高數(shù)據(jù)的寫入速度。關(guān)于本效果，參照圖16,以下進(jìn)行 說明。圖16,是表示現(xiàn)有的存儲系統(tǒng)及按照本實(shí)施方式的存儲系統(tǒng)的工作 流的定時(shí)圖，表示各自的情況下的從主機(jī)設(shè)備向卡控制器12的數(shù)據(jù)流、和 存儲卡l中的工作流。示于圖16的定時(shí)圖，從上表示在現(xiàn)有構(gòu)成中寫入數(shù) 據(jù)量大的情況(數(shù)據(jù)量為4頁量的情況)、在現(xiàn)有構(gòu)成中寫入數(shù)據(jù)量小的 情況(數(shù)據(jù)量為1頁量以下的情況)、及在本實(shí)施方式中寫入數(shù)據(jù)量小的 情況(數(shù)據(jù)量為1頁量以下的情況)。關(guān)于本實(shí)施方式與圖11同樣。
首先關(guān)于寫入數(shù)據(jù)量大的情況進(jìn)行說明。如圖所示，從主機(jī)設(shè)備2向 卡控制器12，傳送(16x4) z64KB的寫入數(shù)據(jù)。然后，寫入數(shù)據(jù)，按低 位頁P(yáng)G0、中位頁P(yáng)G1、高位頁P(yáng)G2、及低位頁P(yáng)G3的順序所編程。從 卡控制器12向數(shù)據(jù)高速緩存33的數(shù)據(jù)傳送(附圖中的DINi, i為自然數(shù))， 可以在之前傳送的數(shù)據(jù)(DIN (i-1))的編程中進(jìn)行。從而，不存在時(shí) 間的損失，能夠高速地編程數(shù)據(jù)。如果尾頁是低位頁，本實(shí)施方式也同樣。
22接下來，關(guān)于在現(xiàn)有構(gòu)成中寫入數(shù)據(jù)量小的情況進(jìn)行說明。若是現(xiàn)有
的存儲系統(tǒng)，則并不具有發(fā)布行地址改變指令、第2行地址的功能。從而 如示于圖16地，若寫入數(shù)據(jù)WD1寫入到低位頁P(yáng)G0，則下一寫入數(shù)據(jù) WD2寫入到中位頁P(yáng)G1 (以附圖中的"M，，表示)。然后若中位頁P(yáng)G1的 寫入結(jié)束而NAND型閃速存儲器變成可以接受存取的狀態(tài)，則下一寫入數(shù) 據(jù)WD3從主機(jī)設(shè)備2向卡控制器12傳送。然后寫入數(shù)據(jù)WD3寫入到高 位頁P(yáng)G2(以附圖中的"U，，表示)。此后若高位頁P(yáng)G2的寫入結(jié)束而NAND 型閃速存儲器變成可以接受存取的狀態(tài)，則下一寫入數(shù)據(jù)WD4從主機(jī)設(shè) 備2向卡控制器12傳送。
如以上地，因?yàn)閷懭氪嫒”匦璧却钡街暗膶懭氪嫒≈械膶懭虢Y(jié)束， 所以若寫入數(shù)據(jù)的數(shù)據(jù)量小，則存在寫入時(shí)間變長的問題。這在多值NAND 型閃速存儲器中尤其顯著。
一般在多值NAND型閃速存儲器中，寫入所需的時(shí)間因頁大不相同。 例如在8值NAND型閃速存儲器的情況下，低位頁的寫入所需的時(shí)間t一L 為20(His程度、中位頁的寫入所需的時(shí)間t—M為1000ns程度、高位頁的 寫入所需的時(shí)間t—U為5000fis程度。
即，若是現(xiàn)有的存儲系統(tǒng)，則為了如示于圖16地接收寫入數(shù)據(jù)，必須 在接收寫入數(shù)據(jù)WD2之后，至少等待t—U = 5000ns。也就是說，在寫入數(shù) 據(jù)以中位頁或高位頁結(jié)束的情況下，相比于以低位頁結(jié)束的情況直到可以 接收下一數(shù)據(jù)的期間非常長。其結(jié)果，存在寫入速度下降的問題。
該點(diǎn)，若是按照本實(shí)施方式的存儲系統(tǒng)，則在寫入工作以中位頁或高 位頁結(jié)束的情況下，寫入于對數(shù)據(jù)以2個(gè)值進(jìn)行保持的第2存儲塊BLK2 (高速緩存區(qū)域)。從而，寫入所需要的時(shí)間僅為t—L-20(His而已。因此， 可以迅速地對應(yīng)于后續(xù)的寫入存取。
并且，寫入于第2存儲塊BLK2的數(shù)據(jù)，必需在寫入下一寫入數(shù)據(jù)之 前，復(fù)制到笫1存儲塊BLK1。但是，該復(fù)制工作能夠與下一寫入數(shù)據(jù)的 傳送期間重疊。而且，從卡控制器12向閃速存儲器11的數(shù)據(jù)傳送(圖16 中的DINi)，能夠與之前的關(guān)于寫入數(shù)據(jù)的復(fù)制工作同時(shí)執(zhí)行。從而，復(fù)制工作對寫入時(shí)間的影響小。
以上的結(jié)果，能夠使存儲系統(tǒng)中的數(shù)據(jù)的寫入速度高速化，即使如示
于圖16地在寫入相同的數(shù)據(jù)的情況下，相比于現(xiàn)有也能夠使寫入工作早結(jié) 束At的期間。
并且，通過使用行地址改變指令，能夠使上述工作高速化。即，在卡 控制器12不具有行地址改變指令的情況下，若要將寫入數(shù)據(jù)寫入到與當(dāng)初 的行地址(笫l行地址)不同的存儲塊BLK，則卡控制器必須再次向頁緩 沖器傳送寫入數(shù)據(jù)。若具體地進(jìn)行說明，則在改變行地址的情況下，首先 為了取消笫1寫入指令而卡控制器輸出復(fù)位指令。接下來再次發(fā)布第1寫 入指令，并發(fā)布新的第l行地址。接下來卡控制器再次輸入頁緩沖器數(shù)據(jù)。 最后發(fā)布第2寫入指令。
可是因?yàn)槿绻褂眯械刂犯淖冎噶?，則不需要向頁緩沖器的再次的數(shù) 據(jù)傳送，所以能夠提高數(shù)據(jù)的寫入速度。
第2實(shí)施方式
接下來，關(guān)于按照本發(fā)明的第2實(shí)施方式的半導(dǎo)體裝置進(jìn)行說明。本 實(shí)施方式，當(dāng)上述第1實(shí)施方式中的復(fù)制工作時(shí)，使用殘留于數(shù)據(jù)高速緩 存33或者頁緩沖器32的寫入數(shù)據(jù)。在以下，僅關(guān)于與第l實(shí)施方式不同 之點(diǎn)進(jìn)行說明。
圖17，是表示按照本實(shí)施方式的存儲系統(tǒng)的處理流的定時(shí)圖，表示從 主機(jī)設(shè)備2向存儲卡1的存儲器控制器12的數(shù)據(jù)流、從存儲器控制器12 向NAND型閃速存儲器11的數(shù)據(jù)高速緩存33的數(shù)據(jù)流、及NAND型閃 速存儲器11的工作流。而且，與圖11同樣地以1頁的數(shù)據(jù)量為16KB, 表示從主機(jī)設(shè)備2進(jìn)行4次關(guān)于頁數(shù)量的數(shù)據(jù)的寫入存取的情況。以下， 著眼于與圖11不同之點(diǎn)進(jìn)行說明。
如圖所示，在時(shí)刻t7 t8，寫入數(shù)據(jù)WD2被編程于第2存儲塊BLK2。 該工作相當(dāng)于圖13。其后，在本實(shí)施方式中，并不進(jìn)行從第2存儲塊BLK2 的讀出。代之于此，因?yàn)樵谥暗木幊坦ぷ魇褂昧说膶懭霐?shù)據(jù)WD2理應(yīng) 殘留于數(shù)據(jù)高速緩存32或者頁緩沖器32，所以對其進(jìn)行利用而進(jìn)行向第1存儲塊的編程(時(shí)刻t8~tll)。
寫入數(shù)據(jù)WD3的復(fù)制工作也同樣。因?yàn)樵跁r(shí)刻tll tl2的期間，數(shù)據(jù) 高速緩存32或者頁緩沖器32對寫入數(shù)據(jù)WD3進(jìn)行保持，所以再次對其 進(jìn)行利用，進(jìn)行時(shí)刻tl2 tl5的期間的編程。
若是上述構(gòu)成的存儲系統(tǒng)，則除了以第1實(shí)施方式進(jìn)行了說明的效果 之外，還可得到下述(2)的效果。
(2)能夠進(jìn)一步提高數(shù)據(jù)的寫入速度
若為按照本實(shí)施方式的存儲系統(tǒng)，則在使寫入數(shù)據(jù)編程于第2存儲塊 BLK2之后，將殘留于數(shù)據(jù)高速緩存32或者頁緩沖器32的寫入數(shù)據(jù)寫入 于第1存儲塊BLK1。也就是說，對從卡控制器12所傳送的寫入數(shù)據(jù)，在 兩次寫入工作中進(jìn)行利用。
從而，當(dāng)將數(shù)據(jù)從第2存儲塊BLK2復(fù)制到笫1存儲塊BLK1時(shí)，不 必從第2存儲塊BLK2讀出數(shù)據(jù)。即，以第1實(shí)施方式進(jìn)行了說明的圖11 中的時(shí)刻t8 t9、 tl3 tl4的期間的處理不再需要，能夠在向第2存儲塊 BLK2的寫入工作之后，迅速地開始向第1存儲塊BLK1的寫入工作。因 而，能夠使數(shù)據(jù)的寫入速度進(jìn)一步高速化。
如以上地，若為按照本發(fā)明的第1、第2實(shí)施方式的半導(dǎo)體裝置，則 在8值的NAND型閃速存儲器中，作為保持3比特?cái)?shù)據(jù)的存儲塊的高速緩 存塊，具備保持1比特?cái)?shù)據(jù)的存儲塊。而且，在寫入數(shù)據(jù)的尾頁是高位頁 或中位頁的情況下、若換言之則相當(dāng)于寫入所需的時(shí)間長的比特的情況下，
暫時(shí)向高速緩存塊寫入該數(shù)據(jù)。從而，能夠使數(shù)據(jù)的寫入速度高速化。
上述實(shí)施方式，例如能夠應(yīng)用于具備有文件系統(tǒng)的存儲系統(tǒng)。所謂文 件系統(tǒng)，為對存儲于存儲器的文件(數(shù)據(jù))進(jìn)行管理的方式，例如可舉出 FAT (File Allocation Table,文件分配表)文件系統(tǒng)。在文件系統(tǒng)中，確 定存儲器中的文件、文件夾等的目錄信息的生成方法，文件、文件夾等的 移動方法、刪除方法，數(shù)據(jù)的存儲方式，管理區(qū)域的位置、利用方法等。
具備有FAT文件系統(tǒng)的閃速存儲器11的存儲空間，大致分成用戶數(shù) 據(jù)區(qū)域及管理區(qū)域，用戶數(shù)據(jù)區(qū)域，是存儲通過用戶所寫入的實(shí)質(zhì)的數(shù)據(jù)的區(qū)域。管理區(qū)域，例如包括對引導(dǎo)(boot)信息進(jìn)行存儲的區(qū)域、對分區(qū)信息進(jìn)行存儲的區(qū)域、對數(shù)據(jù)到底存儲于哪一地址進(jìn)行存儲的區(qū)域、對根目錄入口的信息進(jìn)行存儲的區(qū)域等。而且，用戶數(shù)據(jù)區(qū)域，以稱為簇或
者分配單元(allocation unit)的小的單位而受管理。例如該單位為16K字節(jié)，在主機(jī)設(shè)備以簇為單位發(fā)布寫入指令的情況下，即使當(dāng)寫入比簇容量大的數(shù)據(jù)時(shí)，也每16K字節(jié)連續(xù)地寫入數(shù)據(jù)。即使在如此的情況下，通過采用按照上述實(shí)施方式的方法，也可以實(shí)現(xiàn)高速的寫入工作。
并且，在上述實(shí)施方式中在圖11及圖17中，以編程頁容量的數(shù)據(jù)的情況為例進(jìn)行了說明。但是，從主機(jī)設(shè)備2傳送的數(shù)據(jù)也可以不足頁容量。并且雖然在上述實(shí)施方式中省略了說明，但是也可以在1頁中包括冗余部分及管理數(shù)據(jù)存儲部。即，也可以在實(shí)質(zhì)數(shù)據(jù)之外包括奇偶校驗(yàn)(parity)等的數(shù)據(jù)。
而且，雖然在上述實(shí)施方式中以8值NAND型閃速存儲器的情況為例進(jìn)行了說明，但是只要是多值NAND型閃速存儲器即可。即，第l存儲塊BLK1內(nèi)的存儲單元晶體管MT，可以為對2比特、4比特、5比特等的多值數(shù)據(jù)進(jìn)行保持的情況。在存儲單元晶體管MT對2比特的數(shù)據(jù)進(jìn)行保持的情況下、即對于各存儲單元晶體管MT分配低位頁與高位頁的情況下，寫入所需要的時(shí)間例如為t—L = 200ns、 t—U-3000fis。如此地，寫入所需要的時(shí)間之差因編程對象的比特越大，越可得到顯著的效果。
并且，發(fā)布行地址改變指令的條件，未必限于尾頁為低位頁以外的情況。例如也可以為在尾頁是中位頁的情況下不發(fā)布的情況。關(guān)于當(dāng)尾頁為哪一比特時(shí)發(fā)行行地址改變指令，可以適當(dāng)選擇。但是，優(yōu)選至少在是最高位的情況下、若換言之則寫入所需要的時(shí)間最長的比特的情況下，發(fā)布行地址改變指令。
并且，編程于第2存儲塊BLK2的數(shù)據(jù)，在第1存儲塊BLK1的復(fù)制之后，也可以并不刪除而保留。該情況下，第2存儲塊BLK2內(nèi)的數(shù)據(jù)能夠用作第1存儲塊BLK1內(nèi)的數(shù)據(jù)的備用數(shù)據(jù)。從而，在該情況下能夠提高閃速存儲器的數(shù)據(jù)保持可靠性。
26還有，在上述實(shí)施方式中，作為數(shù)據(jù)的寫入所需要的時(shí)間t一L、 t一M、t一U,以對于NAND型閃速存儲器11供給第2寫入指令之后、重復(fù)對于存儲單元晶體管MT的編程與檢驗(yàn)、并直到檢驗(yàn)結(jié)束的期間為例進(jìn)行了說明。檢驗(yàn)，以能夠確認(rèn)通過數(shù)據(jù)的編程而存儲單元晶體管MT的閾值達(dá)到了規(guī)定的值的時(shí)刻、或上述的重復(fù)次數(shù)達(dá)到規(guī)定的次數(shù)的時(shí)刻而結(jié)束。
但是，寫入所需要的時(shí)間t—L、 t_M、 t_U,也能夠定義為從供給第2寫入指令之后、也就是說NAND型閃速存儲器11變成忙碌狀態(tài)之后，直到恢復(fù)為就緒狀態(tài)的期間。所謂忙碌狀態(tài)，為NAND型閃速存儲器11不從存儲器控制器12接受數(shù)據(jù)的狀態(tài)。關(guān)于該點(diǎn)，以下進(jìn)行說明。
圖18是存儲卡1的框圖，關(guān)于在NAND型閃速存儲器11與存儲器控制器12之間互換的信號而表示。如圖所示，從存儲器控制器12對于NAND型閃速存儲器11，供給芯片使能(chip enable)信號/CE、讀使能(readenable )信號/RE、寫使能(write enable )信號/WE、指令鎖存使能(commandlatch enable )信號/CLE、地址鎖存使能(address latch enable )信號/ALE。
芯片使能信號/CE，當(dāng)存儲器控制器12對NAND型閃速存儲器11進(jìn)行存取時(shí)成為"L"電平。
讀使能信號/RE，當(dāng)存儲器控制器12從NAND型閃速存儲器11讀出數(shù)據(jù)時(shí)成為"L"電平。而且通過/RE-"L"，從NAND型閃速存儲器11輸出例如8比特的數(shù)據(jù)IO0 IO7。
寫使能信號/WE，當(dāng)存儲器控制器12向NAND型閃速存儲器11寫入數(shù)據(jù)時(shí)成為"L"電平。而且通過/WE-"L"， NAND型閃速存儲器11，取入從存儲器控制器12所輸出的數(shù)據(jù)100-107。
指令鎖存使能信號/CLE，當(dāng)使WE成為"L"電平時(shí)，表示向NAND型閃速存儲器11的輸入數(shù)據(jù)是否為指令。即，在CLE-"H，，的情況下，數(shù)據(jù)IO0-IO7為指令。
地址鎖存使能信號/ALE,當(dāng)使WE成為"L，，電平時(shí)，表示向NAND型閃速存儲器11的輸入數(shù)據(jù)是否為地址。即，在ALE-"H，，的情況下，數(shù)據(jù)IO0-IO7為地址。從NAND型閃速存儲器11對于存儲器控制器12，供給就緒/忙碌信號RY/BY。就緒/忙碌信號RY/BY，為表示NAND型閃速存儲器的狀態(tài)的信號。在RY/BY-"H"的情況下，NAND型閃速存儲器11為就緒狀態(tài)，在RY/BY-"L，，的情況下，為忙碌狀態(tài)。存儲器控制器12，接受RY/BY-"H"電平，對于NAND型閃速存儲器11輸入數(shù)據(jù)、指令、地址等。
圖19,是按照示于圖16的第1實(shí)施方式的定時(shí)圖、和對應(yīng)于其的就緒/忙碌信號的定時(shí)圖。
如圖所示，若在時(shí)刻t0輸入第2寫入指令I(lǐng)NST2 = "10H",則NAND型閃速存儲器ll成為忙碌狀態(tài)，就緒/忙碌信號RY/BY，成為"L"電平。然后在時(shí)刻tl，若寫入數(shù)據(jù)WD1的寫入(編程及檢驗(yàn))結(jié)束，則NAND型閃速存儲器11恢復(fù)為就緒狀態(tài)，就緒/忙碌信號RY/BY成為"H"電平。
并且若在時(shí)刻t2輸入第2寫入指令I(lǐng)NST2 = "10H"，則NAND型閃速存儲器11成為忙碌狀態(tài)，若在時(shí)刻t3寫入數(shù)據(jù)WD2向第2存儲塊BLK2的寫入(編程及檢驗(yàn))結(jié)束，則NAND型閃速存儲器11恢復(fù)為就緒狀態(tài)。
在時(shí)刻t3若NAND型閃速存儲器11成為就緒狀態(tài)，則卡控制器12發(fā)布讀出指令，向NAND型閃速存儲器11輸出。該讀出指令，為向第2存儲塊BLK2寫入的第2寫入數(shù)據(jù)WD2的讀出指令。響應(yīng)于此而NAND型閃速存儲器11變成忙碌狀態(tài)，執(zhí)行讀出工作。若在時(shí)刻t5讀出結(jié)束，則NAND型閃速存儲器11恢復(fù)為就緒狀態(tài)。
在時(shí)刻t5若NAND型閃速存儲器11成為就緒狀態(tài)，則卡控制器12發(fā)布第2寫入指令I(lǐng)NST2 = "15H"。此為向第1存儲塊BLK1寫入第2寫入數(shù)據(jù)WD2的指令。響應(yīng)于此而NAND型閃速存儲器11在時(shí)刻t6變成忙碌狀態(tài)，執(zhí)行關(guān)于第2寫入數(shù)據(jù)WD2的高速緩存編程。
例如在時(shí)刻t7若NAND型閃速存儲器11成為可以接受數(shù)據(jù)的狀態(tài)、例如數(shù)據(jù)高速緩存33為空，則NAND型閃速存儲器11雖然正在寫入但是成為就緒狀態(tài)(RY/BY-"H")。接受此而卡控制器12向NAND型閃速存儲器11輸入下一寫入數(shù)據(jù)WD3及第2寫入指令I(lǐng)NST2 = "10H"。
然后若第2寫入數(shù)據(jù)WD2的寫入結(jié)束，則NAND型閃速存儲器11再次成為忙碌狀態(tài)，第3寫入數(shù)據(jù)WD3寫入于第2存儲塊BLK2。以下的工作，與時(shí)刻t3 t9同樣。
在以上的工作中，也可以將寫入所需要的時(shí)間，定義為從變成忙碌狀態(tài)之后到恢復(fù)為就緒狀態(tài)之間的時(shí)間。于是，中位頁的寫入所需要的時(shí)間t一M成為t6 t7的期間，高位頁的寫入所需要的時(shí)間t一U，成為tl2 tl3的期間。
還有，雖然在圖19的例中關(guān)于在例如t3 t4、 t9 tl0的期間進(jìn)行讀出并發(fā)布指令的情況進(jìn)行了說明。但是，卡控制器12,也可以并不等待NAND型閃速存儲器11成為就緒狀態(tài)，而對于NAND型閃速存儲器11發(fā)布讀出指令。在該情況下，在對于第2存儲塊BLK2的寫入結(jié)束之后，并不轉(zhuǎn)換為就緒狀態(tài)，而繼續(xù)執(zhí)行讀出工作。
圖20，是上述笫2實(shí)施方式的情況下的就緒/忙碌信號的定時(shí)圖。并且，圖21，是寫入跨多頁的大型數(shù)據(jù)的情況下的定時(shí)圖。分別用各高速緩存編程指令"15H"寫入圖21中的最初的(16K字節(jié)x3個(gè))的數(shù)據(jù)。
而且，在上述實(shí)施方式中以閃速存儲器11具備數(shù)據(jù)高速緩存33的情況為例進(jìn)行了說明。但是，也可以為并不具備數(shù)據(jù)高速緩存33的情況。但是，在該情況下結(jié)束編程之后，進(jìn)行從卡控制器12向閃速存儲器11的數(shù)據(jù)傳送(DIN)。也就是說，即使在存在后續(xù)數(shù)據(jù)的情況下，也采用正常編程指令"10H，，執(zhí)行寫入工作。從而，在工作的高速化的觀點(diǎn)方面，優(yōu)選具備數(shù)據(jù)高速緩存33。
并且，上述實(shí)施方式在NAND總線15的總線寬度(數(shù)據(jù)傳送速度)比主機(jī)總線14的總線寬度寬的情況下，可得到更顯著的效果。這是因?yàn)?，通過使編程時(shí)間在通過二者的數(shù)據(jù)傳送能力的間隙產(chǎn)生的時(shí)間上重疊，能夠使作為整體的寫入性能提高。
而且，以上述實(shí)施方式進(jìn)行了說明的存儲卡l，例如為SDTM卡。但是存儲卡l，也可以為安裝于主機(jī)設(shè)備2內(nèi)的半導(dǎo)體存儲裝置。
對于本領(lǐng)域的技術(shù)人員來說將容易想到其他優(yōu)點(diǎn)和修改。因此，本發(fā)式。由此，在不脫離由所附權(quán)利要求書及其等同物所限定的總發(fā)明構(gòu)思的精神和范圍的情況下，可以進(jìn)行各種各樣的修改。
權(quán)利要求
1.一種半導(dǎo)體裝置，具備非易失性半導(dǎo)體存儲器(11)，其具有具備可以保持2比特以上的數(shù)據(jù)的多個(gè)存儲單元的第1存儲塊(BLK1)和具備可以保持1比特的數(shù)據(jù)的多個(gè)存儲單元的第2存儲塊(BLK2)，并可以對于上述第1、第2存儲塊(BLK1、BLK2)以作為多個(gè)上述存儲單元的集合的頁為單位編程數(shù)據(jù)，在上述第1存儲塊(BLK1)中，上述頁按可以保持的上述數(shù)據(jù)的每比特分配，且每比特所需要的寫入時(shí)間不同；和控制器(12)，其向上述非易失性半導(dǎo)體存儲器(11)供給從主機(jī)設(shè)備(2)接收到的寫入數(shù)據(jù)，并將向上述第1存儲塊(BLK1)或第2存儲塊(BLK2)的上述寫入數(shù)據(jù)的編程，按上述每頁指示給上述非易失性半導(dǎo)體存儲器(11)，上述控制器(12)，在上述寫入數(shù)據(jù)的尾頁相當(dāng)于上述寫入所需要的時(shí)間為最長的比特的情況下，對于上述非易失性半導(dǎo)體存儲器(11)在上述第2存儲塊(BLK2)的任一頁執(zhí)行關(guān)于該數(shù)據(jù)的編程。
2. 根據(jù)權(quán)利要求l所述的半導(dǎo)體裝置，其中上述控制器(12 )，使上述頁單位的數(shù)據(jù)及對上述第1存儲塊(BLK1 ) 內(nèi)的任一頁進(jìn)行指定的第1行地址(RA1)，對于上述非易失性半導(dǎo)體存 儲器(11)可以傳送，且可以發(fā)布已傳送的上述第1行地址(RA1)的改 變指令(INST—RA)和對上述第2存儲塊(BLK2)內(nèi)的任一頁進(jìn)行指定 的第2行地址(RA2);上述控制器(12)，在相當(dāng)于上述尾頁的上述第l行地址(RA1)相 當(dāng)于上述寫入所需要的時(shí)間為最長的比特的情況下，在上述數(shù)據(jù)及上述第 1行地址(RA1)的傳送之后，接著發(fā)布上述改變指令(INST—RA)及上 述第2行地址(RA2)并向上述非易失性半導(dǎo)體存儲器(11 )供給；上述非易失性半導(dǎo)體存儲器(11 )，在未發(fā)布上述改變指令(INST一RA ) 時(shí)對于與上述第1行地址(RA1)對應(yīng)的第1頁執(zhí)行上述編程，并在發(fā)布 了上述改變指令(INST—RA)時(shí)對于與上述第2行地址(RA2)對應(yīng)的第2頁執(zhí)行上迷編程。
3. 根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其中上述非易失性半導(dǎo)體存儲器(11)，在上述第2頁執(zhí)行了上述編程之 后，將在上述第2頁所編程的數(shù)據(jù)復(fù)制到上述第1頁。
4. 根據(jù)權(quán)利要求3所述的半導(dǎo)體裝置，其中上述非易失性半導(dǎo)體存儲器(11)還具備緩沖電路(32、 33)，其 可以以上述頁為單位進(jìn)行與上述控制器(12)之間的數(shù)據(jù)的收發(fā)且可以保 持l頁量的數(shù)據(jù)；在編程時(shí)，將從上述控制器(12)傳送到上述緩沖電路(32、 33)的 數(shù)據(jù)，編程于上述存儲單元；上述非易失性半導(dǎo)體存儲器(11),在將上述第2頁的上述數(shù)據(jù)復(fù)制 到相當(dāng)于上述第1行地址(RA1)的頁時(shí)，采用在上述第2頁執(zhí)行編程時(shí) 傳送到上述緩沖電路(32、 33)的數(shù)據(jù)，執(zhí)行對于第1頁的編程。
5. 根椐權(quán)利要求l所述的半導(dǎo)體裝置，還具備 第1總線(15),其對上述非易失性半導(dǎo)體存儲器(11)和上述控制 器(12)之間進(jìn)行連接；其中，上述第1總線(15)的總線寬度，比對上迷控制器(12)和上 述主機(jī)設(shè)備(2)之間進(jìn)行連接的第2總線(14)的總線寬度寬。
6. —種半導(dǎo)體裝置，具備非易失性半導(dǎo)體存儲器(11)，其具有各自具備可以保持?jǐn)?shù)據(jù)的多個(gè) 存儲單元的第1、第2存儲塊(BLK1、 BLK2),并可以對于上述第1、 第2存儲塊(BLK1 、BLK2 )以頁為單位編程數(shù)據(jù)，上述第1存儲塊(BLK1 ), 寫入速度因頁而異；和控制器(12)，其對于上述非易失性半導(dǎo)體存儲器(11)供給寫入數(shù) 據(jù)，并對向上述第1存儲塊(BLK1 )或第2存儲塊(BLK2 )的該寫入數(shù) 據(jù)的編程進(jìn)行指示，上述控制器(12),在上述寫入數(shù)據(jù)的尾頁相當(dāng)于在 上述第1存儲塊(BLK1)中上述寫入速度最慢的頁的情況下，對上述非 易失性半導(dǎo)體存儲器(11)進(jìn)行指示，以在上述第2存儲塊(BLK2)編程該數(shù)據(jù)。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中上述控制器(12 )，使上述頁單位的數(shù)據(jù)及對上述第1存儲塊(BLK1) 內(nèi)的任一頁進(jìn)行指定的第l行地址(RA1)，對于上述非易失性半導(dǎo)體存 儲器(11)可以傳送，且可以發(fā)布已傳送的上述第1行地址(RA1)的改 變指令(INST—RA)和對上述第2存儲塊(BLK2)內(nèi)的任一頁進(jìn)行指定 的第2行地址(RA2);上述控制器(12)，在相當(dāng)于上述尾頁的上述第1行地址(RA1)相 當(dāng)于上述寫入速度最慢的頁的情況下，發(fā)布上述改變指令(INST_RA )及 上述第2行地址(RA2 );上述非易失性半導(dǎo)體存儲器(11 )，在未發(fā)布上述改變指令(INST_RA ) 時(shí)對于與上述第1行地址(RA1)對應(yīng)的第1頁執(zhí)行上述編程，并在發(fā)布 了上述改變指令(INST—RA)時(shí)對于與上述第2行地址(RA2)對應(yīng)的第 2頁執(zhí)行上述編程。
8. 根據(jù);^又利要求7所述的半導(dǎo)體裝置，其中上述非易失性半導(dǎo)體存儲器(11),在上述笫2頁執(zhí)行了上述編程之 后，將在上述笫2頁所編程的數(shù)據(jù)復(fù)制到上述第1頁。
9. 根據(jù)權(quán)利要求8所述的半導(dǎo)體裝置，其中上述非易失性半導(dǎo)體存儲器(11)還具備緩沖電路(32、 33)，其 可以以上述頁為單位進(jìn)行與上述控制器(12)之間的數(shù)據(jù)的收發(fā)且可以保 持l頁量的數(shù)據(jù)；在編程時(shí)，將從上述控制器(12)傳送到上述緩沖電路(32、 33)的 數(shù)據(jù)，編程于上述存儲單元中；上述非易失性半導(dǎo)體存儲器(11)，在將上述第2頁的上述數(shù)椐復(fù)制 到相當(dāng)于上述第1行地址(RA1)的頁時(shí)，采用在上述第2頁執(zhí)行編程時(shí) 傳送到上述緩沖電路(32、 33)的數(shù)據(jù)，執(zhí)行對于第1頁的編程。
10. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，還具備第1總線(15),其對上述非易失性半導(dǎo)體存儲器(11)和上述控制器(12)之間進(jìn)行連接；其中，上述第1總線(15)的總線寬度，比對上述控制器(12)和上 述主機(jī)設(shè)備(2)之間進(jìn)行連接的第2總線(14)的總線寬度寬。
11. 根據(jù)權(quán)利要求6所述的半導(dǎo)體裝置，其中上述第1存儲塊(BLK1)內(nèi)的上述存儲單元，可以保持2比特以上 的數(shù)據(jù)；上述頁的寫入速度，因該頁相當(dāng)于上述數(shù)據(jù)的哪一比特而異。
12. 根據(jù)權(quán)利要求ll所述的半導(dǎo)體裝置，其中上述笫2存儲塊(BLK2)內(nèi)的上述存儲單元，可以保持1比特的數(shù)據(jù)。
13. —種非易失性半導(dǎo)體存儲器的數(shù)據(jù)寫入方法，上述非易失性半導(dǎo) 體存儲器(11)具備寫入速度因頁而異的第1存儲塊(BLK1)和第2存 儲塊(BLK2)，上述方法包括以下步驟將對上述第1存儲塊(BLK1)中的任一頁進(jìn)行指定的第1行地址 (RA1)，發(fā)送給上述非易失性半導(dǎo)體存儲器(11);在發(fā)送上述第1行地址(RA1)之后，將數(shù)據(jù)發(fā)送給上迷非易失性半 導(dǎo)體存儲器(11);在發(fā)送上述數(shù)據(jù)之后，在應(yīng)當(dāng)發(fā)送給上述非易失性半導(dǎo)體存儲器(11) 的數(shù)據(jù)沒有殘留且上述第1行地址(RA1)為上述第1存儲塊(BLK1)中 上述寫入速度最慢的頁的情況下，將行地址改變指令(INST一RA)和對上 述第2存儲塊(BLK2 )中的任一頁進(jìn)行指定的第2行地址(RA2 )，發(fā)送 給上述非易失性半導(dǎo)體存儲器(11);和在發(fā)送上述第2行地址(RA2)之后，將對向由上述第2行地址(RA2) 所指定的頁的上述數(shù)據(jù)的編程進(jìn)行指示的寫入指令(INST2)，發(fā)送給上 述非易失性半導(dǎo)體存儲器(11)。
14. 根據(jù)權(quán)利要求13所述的數(shù)據(jù)寫入方法，還包括以下步驟 在發(fā)送上述數(shù)據(jù)之后，在應(yīng)當(dāng)發(fā)送給上述非易失性半導(dǎo)體存儲器(11)的數(shù)據(jù) 殘留的情況下，不發(fā)送上述行地址改變指令(INST—RA)和上述第2行地址(RA2)，而發(fā)送對向由上述第l行地址(RA1)所指定的頁 的上述數(shù)據(jù)的編程進(jìn)行指示的寫入指令(INST2)。
15. 根據(jù)權(quán)利要求13所述的數(shù)據(jù)寫入方法，其中 應(yīng)當(dāng)發(fā)送給上述非易失性半導(dǎo)體存儲器(11)的數(shù)據(jù)是否殘留，通過是否從主機(jī)設(shè)備(2)接收到寫入存取的結(jié)束通知或中斷指令來判斷。
16. 根據(jù)權(quán)利要求13所迷的數(shù)據(jù)寫入方法，還包括以下步驟 在發(fā)送上述寫入指令(INST2 )之后，上述非易失性半導(dǎo)體存儲器(11 )，在由上述第2行地址(RA2)所指定的頁編程上述數(shù)據(jù)；和在編程上述數(shù)據(jù)之后，上述非易失性半導(dǎo)體存儲器(11),將該數(shù)據(jù) 復(fù)制到由上述第1行地址(RA1)所指定的頁。
17. 根據(jù)權(quán)利要求13所迷的數(shù)據(jù)寫入方法，其中上述第1存儲塊(BLK1)內(nèi)的存儲單元，可以保持2比特以上的數(shù)據(jù)；上述頁的寫入速度，因該頁相當(dāng)于上述數(shù)據(jù)的哪一比特而異。
18. 根據(jù)權(quán)利要求17所述的數(shù)據(jù)寫入方法，其中上述第2存儲塊(BLK2 )內(nèi)的存儲單元，可以保持l比特的數(shù)據(jù)。
全文摘要
本發(fā)明涉及半導(dǎo)體裝置及其數(shù)據(jù)寫入方法。半導(dǎo)體裝置具備非易失性半導(dǎo)體存儲器(11)與控制器(12)。非易失性半導(dǎo)體存儲器(11)，具有具備可以保持2比特以上的數(shù)據(jù)的多個(gè)存儲單元的第1存儲塊(BLK1)和具備可以保持1比特的數(shù)據(jù)的多個(gè)存儲單元的第2存儲塊(BLK2)。在第1存儲塊(BLK1)中，頁按上述數(shù)據(jù)的每比特而分配，且每比特所需要的寫入時(shí)間不同。控制器(12)，在寫入數(shù)據(jù)的尾頁相當(dāng)于在第1存儲塊(BLK1)中所需要的時(shí)間為最長的比特的情況下，對非易失性半導(dǎo)體存儲器(11)進(jìn)行指示，以在第2存儲塊(BLK2)的任一頁執(zhí)行該數(shù)據(jù)的編程。
文檔編號G11C16/02GK101650970SQ20091016539
公開日2010年2月17日 申請日期2009年8月11日 優(yōu)先權(quán)日2008年8月13日
發(fā)明者辻秀貴 申請人:株式會社東芝