柵極的形成方法
【專利摘要】一種柵極的形成方法，包括：提供半導體襯底，所述半導體襯底表面具有柵介質(zhì)材料層，所述柵介質(zhì)材料層上具有保護材料層，所述保護材料層上具有偽柵材料層；刻蝕所述偽柵材料層，在所述保護材料層上形成偽柵；在所述偽柵的側壁表面外延形成第一側墻；以所述偽柵和所述第一側墻為掩膜刻蝕所述保護材料層，形成保護層，所述保護層的寬度大于所述偽柵的寬度；在所述第一側墻的側壁表面外延形成第二側墻；以所述偽柵和第二側墻為掩膜刻蝕所述柵介質(zhì)材料層，形成柵介質(zhì)層，所述柵介質(zhì)層的寬度大于所述保護層的寬度。本發(fā)明所形成的柵極中柵介質(zhì)層、保護層和偽柵呈階梯狀結構，性能佳。
【專利說明】柵極的形成方法
【技術領域】
[0001] 本發(fā)明涉及半導體【技術領域】，尤其涉及一種柵極的形成方法。
【背景技術】
[0002] 隨著半導體器件的特征尺寸越來越小，核心器件所占用面積也相應減小，導致單 位面積的能量密度大幅增加，漏電流問題更加凸顯。因此在45納米節(jié)點以下的工藝中， 傳統(tǒng)的以二氧化硅材料作為柵介質(zhì)層的工藝已經(jīng)遇到瓶頸，無法滿足半導體器件的工藝需 求。為解決上述問題，目前普遍采用高介電常數(shù)(高K)介質(zhì)材料作為柵介質(zhì)層，然后，在所 述柵介質(zhì)層上形成金屬材料的柵電極，構成高K金屬柵（HKMG)結構，以減小漏電流。
[0003] 請參考圖1，圖1為現(xiàn)有技術形成的高K金屬柵的剖面結構示意圖，包括：半導體 襯底100 ;位于所述半導體襯底100上的柵介質(zhì)層101 ;位于所述柵介質(zhì)層101上的保護層 102 ;位于所述保護層102上的偽柵103。后續(xù)形成覆蓋所述柵介質(zhì)層101、保護層102和偽 柵103的介質(zhì)層(未圖示)，所述介質(zhì)層的頂表面與所述偽柵103的頂表面齊平；去除所述偽 柵103,形成開口（未圖示);在所述開口內(nèi)填充金屬材料，形成金屬柵極(未圖示)。但是在后 續(xù)的高溫過程中，例如在源區(qū)和漏區(qū)離子注入后的雜質(zhì)激活過程或薄膜沉積過程中，所述 柵介質(zhì)層101、所述保護層102和所述偽柵103會發(fā)生不同程度的收縮，導致所述柵介質(zhì)層 101的寬度小于所述偽柵103的寬度，影響后續(xù)形成金屬柵極的形貌，進而導致M0S晶體管 性能不佳。
【發(fā)明內(nèi)容】
[0004] 本發(fā)明解決的問題是現(xiàn)有技術形成的柵極在熱處理過程后柵介質(zhì)層的寬度小于 偽柵的寬度。
[0005] 為解決上述問題，本發(fā)明提供了一種柵極的形成方法，包括：提供半導體襯底，所 述半導體襯底表面具有柵介質(zhì)材料層，所述柵介質(zhì)材料層上具有保護材料層，所述保護材 料層上具有偽柵材料層；刻蝕所述偽柵材料層，在所述保護材料層上形成偽柵；在所述偽 柵的側壁表面外延形成第一側墻；以所述偽柵和所述第一側墻為掩膜刻蝕所述保護材料 層，直至暴露出所述柵介質(zhì)材料層，形成保護層，所述保護層的寬度大于所述偽柵的寬度； 在所述第一側墻的側壁表面外延形成第二側墻；以所述偽柵和第二側墻為掩膜刻蝕所述柵 介質(zhì)材料層，直至暴露出所述半導體襯底表面，形成柵介質(zhì)層，所述柵介質(zhì)層的寬度大于所 述保護層的寬度；去除所述第二側墻和所述第一側墻。
[0006] 可選的，所述第一側墻和所述第二側墻的材料為硅鍺。
[0007] 可選的，去除所述第二側墻和所述第一側墻的工藝為濕法刻蝕，所述濕法刻蝕采 用ΝΗ4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202的混合溶液。
[0008] 可選的，在所述偽柵的側壁表面外延形成第一側墻、以及在所述第一側墻的側壁 表面外延形成第二側墻采用選擇性外延工藝。
[0009] 可選的，所述第一側墻和所述第二側墻的寬度范圍為1埃?50埃。
[0010] 可選的，所述第一側墻的寬度與所述第二側墻的寬度相等或者不相等。
[0011] 可選的，還包括在所述偽柵材料層上形成硬掩膜層，且在刻蝕所述偽柵材料層的 同時刻蝕所述硬掩膜層。
[0012] 可選的，所述偽柵材料層為多晶硅層，所述保護材料層為氮化鈦層。
[0013] 可選的，所述柵介質(zhì)材料層為高介電常數(shù)材料，所述高介電常數(shù)材料為Hf〇2、Zr0 2、 A1203、Hf SiO、Hf SiON、HfTaO 和 HfZrO 中的一種或幾種。
[0014] 可選的，還包括，在去除所述第二側墻和所述第一側墻之后，在所述偽柵、保護層 和柵介質(zhì)層兩側形成第三側墻；去除所述偽柵，形成開口；在所述開口內(nèi)形成金屬柵極。
[0015] 本發(fā)明還提供了一種柵極的形成方法，包括：提供半導體襯底，所述半導體襯底具 有第一區(qū)域和第二區(qū)域，所述半導體襯底表面具有柵介質(zhì)材料層，所述柵介質(zhì)材料層上具 有保護材料層，所述保護材料層上具有偽柵材料層；刻蝕所述偽柵材料層，在所述半導體襯 底第一區(qū)域的保護材料層上形成第一偽柵，在所述半導體襯底第二區(qū)域的保護材料層上形 成第二偽柵；在所述第一偽柵的側壁表面外延形成第一側墻，在所述第二偽柵的側壁表面 外延形成第二側墻；以所述第一偽柵、所述第一側墻、所述第二偽柵和所述第二側墻為掩膜 刻蝕所述保護材料層，直至暴露出所述柵介質(zhì)材料層，在第一區(qū)域的柵介質(zhì)材料層上形成 第一保護層，在第二區(qū)域的柵介質(zhì)材料層上形成第二保護層，所述第一保護層的寬度大于 所述第一偽柵的寬度，所述第二保護層的寬度大于所述第二偽柵的寬度；形成覆蓋所述第 一區(qū)域的掩膜層，去除所述第二側墻；去除所述阻擋層，在所述第一側墻的側壁表面外延形 成第三側墻，在所述第二偽柵的側壁表面外延形成第四側墻；以所述第一偽柵、第一側墻、 第三側墻、第二偽柵和第四側墻為掩膜刻蝕所述柵介質(zhì)材料層，直至暴露出所述半導體襯 底表面，在第一區(qū)域形成第一柵介質(zhì)層，在第二區(qū)域形成第二柵介質(zhì)層，所述第一柵介質(zhì)層 的寬度大于所述第一保護層的寬度，所述第二柵介質(zhì)層的寬度大于所述第二保護層的寬 度；去除所述第一側墻、所述第三側墻和所述第四側墻。
[0016] 可選的，所述第一側墻、第二側墻、第三側墻和第四側墻的材料為硅鍺。
[0017] 可選的，去除所述第二側墻、以及去除所述第一側墻、所述第三側墻和所述第四側 墻的工藝為濕法刻蝕，所述濕法刻蝕采用ΝΗ 4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202的 混合溶液。
[0018] 可選的，形成所述第一側墻、所述第二側墻、所述第三側墻和所述第四側墻的工藝 為選擇性外延工藝。
[0019] 可選的，所述第一側墻、所述第二側墻、所述第三側墻和所述第四側墻的寬度范圍 為1埃?50埃。
[0020] 可選的，所述第一側墻的寬度與所述第三側墻的寬度相等或者不相等，所述第二 側墻的寬度與所述第四側墻的寬度相等或者不相等。
[0021] 可選的，還包括在所述偽柵材料層上形成硬掩膜層，且在刻蝕所述偽柵材料層的 同時刻蝕所述硬掩膜層。
[0022] 可選的，所述偽柵材料層為多晶硅層，所述保護材料層為氮化鈦層。
[0023] 可選的，所述柵介質(zhì)材料層為高介電常數(shù)材料，所述高介電常數(shù)材料為Hf02、Zr0 2、 A1203、HfSiO、HfSiON、HfTaO 和 HfZrO 中的一種或幾種。
[0024] 可選的，還包括，在去除所述第一側墻、所述第三側墻和所述第四側墻之后，在所 述第一偽柵、第一保護層和第一柵介質(zhì)層兩側形成第五側墻，在所述第二偽柵、第二保護層 和第二柵介質(zhì)層兩側形成第六側墻；去除所述第一偽柵，形成第一開口，去除所述第二偽 柵，形成第二開口；在所述第一開口內(nèi)形成第一金屬柵極，在所述第二開口內(nèi)形成第二金屬 柵極。
[0025] 與現(xiàn)有技術相比，本發(fā)明的技術方案具有以下優(yōu)點：
[0026] 本發(fā)明第一實施例的柵極的形成方法中，在偽柵的側壁表面外延形成第一側墻， 以所述偽柵和第一側墻為掩膜刻蝕保護材料層，所形成的保護材料層的寬度大于所述偽柵 的寬度；再在所述第一側墻的側壁表面外延形成第二側墻，以所述偽柵和第二側墻為掩膜 刻蝕柵介質(zhì)材料層，所形成的柵介質(zhì)層的寬度大于所述保護層的寬度。所述柵介質(zhì)層、保護 層和偽柵形成階梯狀結構，可以在后續(xù)的熱處理過程中，防止由于所述柵介質(zhì)層和所述保 護層的收縮率大于所述偽柵的收縮率而導致的所述柵介質(zhì)層和所述保護層的寬度小于所 述偽柵的寬度。另外，采用外延工藝形成第一側墻和第二側墻，所述第一側墻和第二側墻的 寬度和形成位置容易控制，且不會對柵介質(zhì)材料層造成損傷。
[0027] 本發(fā)明第二實施例的柵極的形成方法中，在第一偽柵的側壁表面外延形成第一側 墻，在第二偽柵的側壁表面外延形成第二側墻，以所述第一偽柵、第一側墻、第二偽柵和第 二側墻為掩膜刻蝕保護材料層，形成第一保護層和第二保護層，所述第一保護層的寬度大 于所述第一偽柵的寬度，所述第二保護層的寬度大于所述第二偽柵的寬度；再去除所述第 二側墻，在所述第一側墻的側壁表面外延形成第三側墻，在所述第二偽柵的側壁表面外延 形成第四側墻，刻蝕所述柵介質(zhì)材料層，形成第一柵介質(zhì)層和第二柵介質(zhì)層，在所述第一偽 柵和第二偽柵兩側分別形成階梯狀結構的保護層和柵介質(zhì)層，可以在后續(xù)的熱處理過程 中，防止由于所述柵介質(zhì)層和所述保護層的收縮率大于所述偽柵的收縮率而導致的所述柵 介質(zhì)層和所述保護層的寬度小于所述偽柵的寬度。另外，由于在形成第三側墻和第四側墻 之前，去除了位于第二偽柵側壁表面的第二側墻，使得所述第一柵介質(zhì)層凸出于所述第一 保護層部分的寬度與第二柵介質(zhì)層凸出于所述第二保護層部分的寬度不相等，可以滿足不 同的工藝需求。
【專利附圖】
【附圖說明】
[0028] 圖1是現(xiàn)有技術形成的高K金屬柵的剖面結構示意圖；
[0029] 圖2至圖8是本發(fā)明第一實施例的柵極的形成過程的剖面結構示意圖；
[0030] 圖9至圖16是本發(fā)明第二實施例的柵極的形成過程的剖面結構示意圖。
【具體實施方式】
[0031] 由【背景技術】可知，現(xiàn)有技術形成的柵極在熱處理過程后柵介質(zhì)層的寬度小于偽柵 的寬度。
[0032] 請繼續(xù)參考圖1，本發(fā)明的發(fā)明人通過研究現(xiàn)有技術形成柵極的方法，發(fā)現(xiàn)現(xiàn)有技 術形成的柵極在熱處理過程后柵介質(zhì)層的寬度小于偽柵的寬度的主要原因是，在形成柵介 質(zhì)層101、保護層102和偽柵103的過程中，所述柵介質(zhì)層101、保護層102和偽柵103的寬 度相同，側壁對齊；但是由于所述柵介質(zhì)層101、所述保護層102和所述偽柵103的材料不 同，在熱處理過程中的收縮率也會不同；當所述柵介質(zhì)層101為高介電常數(shù)材料，所述保護 層102為氮化鈦，所述偽柵103為多晶硅時，高介電常數(shù)材料和氮化鈦的收縮率大于多晶硅 材料的收縮，如圖1所示，在熱處理過程后，導致所述柵介質(zhì)層101、所述保護層102和所述 偽柵103的側壁不垂直，所述柵介質(zhì)層101和所述保護層102的寬度小于所述偽柵103的 寬度，影響后續(xù)形成的金屬柵極的形貌，導致MOS晶體管的性能不佳。
[0033] 基于以上研究，本發(fā)明的發(fā)明人提出一種柵極的形成方法，在一實施例中在偽柵 的側壁表面外延形成第一側墻，以所述偽柵和第一側墻為掩膜刻蝕保護材料層，所形成的 保護材料層的寬度大于所述偽柵的寬度；再在所述第一側墻的側壁表面外延形成第二側 墻，以所述偽柵和第二側墻為掩膜刻蝕柵介質(zhì)材料層，所形成的柵介質(zhì)層的寬度大于所述 保護層的寬度。所述柵介質(zhì)層、保護層和偽柵形成階梯狀結構，可以在后續(xù)的熱處理過程 中，防止由于所述柵介質(zhì)層和所述保護層的收縮率大于所述偽柵的收縮率而導致的所述柵 介質(zhì)層和所述保護層的寬度小于所述偽柵的寬度。在另一實施例中，第一偽柵的側壁表面 外延形成第一側墻，在第二偽柵的側壁表面外延形成第二側墻，以所述第一偽柵、第一側 墻、第二偽柵和第二側墻為掩膜刻蝕保護材料層，形成第一保護層和第二保護層，所述第一 保護層的寬度大于所述第一偽柵的寬度，所述第二保護層的寬度大于所述第二偽柵的寬 度；再去除所述第二側墻，在所述第一側墻的側壁表面外延形成第三側墻，在所述第二偽柵 的側壁表面外延形成第四側墻，刻蝕所述柵介質(zhì)材料層，形成第一柵介質(zhì)層和第二柵介質(zhì) 層，在第一偽柵和第二偽柵兩側分別形成階梯狀結構的保護層和柵介質(zhì)層，可以在后續(xù)的 熱處理過程中，防止由于所述柵介質(zhì)層和所述保護層的收縮率大于所述偽柵的收縮率而導 致的所述柵介質(zhì)層和所述保護層的寬度小于所述偽柵的寬度；另外，由于在形成第三側墻 和第四側墻之前，去除了位于第二偽柵側壁表面的第二側墻，使得所述第一柵介質(zhì)層凸出 于所述第一保護層部分的寬度與第二柵介質(zhì)層凸出于所述第二保護層部分的寬度不相等， 可以滿足不同的工藝需求。
[0034] 為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面結合附圖對本發(fā)明 的具體實施例做詳細的說明。需要說明的是，提供這些附圖的目的是有助于理解本發(fā)明的 實施例，而不應解釋為對本發(fā)明的不當?shù)南拗啤榱烁宄鹨?，圖中所示尺寸并未按比例 繪制，可能會做放大、縮小或其他改變。
[0035] 第一實施例
[0036] 圖2至圖8是本發(fā)明第一實施例的柵極的形成過程的剖面結構示意圖。
[0037] 請參考圖2,提供半導體襯底200,所述半導體襯底200表面具有柵介質(zhì)材料層 210,所述柵介質(zhì)材料層210上具有保護材料層220,所述保護材料層220上具有偽柵材料層 230。
[0038] 所述半導體襯底200可以是硅或者絕緣體上硅（SOI )，所述半導體襯底200也可以 是鍺、硅鍺、砷化鎵或者絕緣體上鍺。本實施例中，所述半導體襯底200為硅襯底。所述半 導體襯底200作為后續(xù)工藝的工作平臺。
[0039] 所述半導體襯底200表面具有柵介質(zhì)材料層210,所述柵介質(zhì)材料層210為高介 電常數(shù)材料，所述高介電常數(shù)材料為批0 2、21〇2、41203、^^0、^^0隊!1%1〇和!^1〇中的 一種或幾種。所述柵介質(zhì)材料層210上具有保護材料層220,本實施例中，所述保護材料層 220為氮化鈦層。所述保護材料層220上具有偽柵材料層230,本實施例中，所述偽柵材料 層為多晶硅層。所述保護材料層220用于在后續(xù)工藝中保護所述柵介質(zhì)材料層210,可以防 止所述偽柵材料層230中的雜質(zhì)擴散進入所述柵介質(zhì)材料層210。在后續(xù)工藝中，刻蝕所述 偽柵材料層230、保護材料層220和柵介質(zhì)材料層210,形成偽柵、保護層和柵介質(zhì)層，在形 成層間介質(zhì)層后再去除所述偽柵，在原偽柵位置形成金屬柵極，形成高K金屬柵結構，有利 于提高晶體管的擊穿電壓、減小漏電流，提高晶體管性能。在后續(xù)工藝去除偽柵的過程中， 氮化鈦保護層可以去除或者不去除，氮化鈦可以作為功函數(shù)層的一部分。
[0040] 本實施例中，還在所述偽柵材料層230上形成硬掩膜層240。所述硬掩膜層240的 材料為氧化硅、氮化硅或者氮氧化硅，形成所述硬掩膜層240的工藝為化學氣相沉積。在后 續(xù)刻蝕所述偽柵材料層230形成偽柵的同時刻蝕所述硬掩膜層240，所述硬掩膜層240可以 保護所述偽柵。
[0041] 請參考圖3,刻蝕所述偽柵材料層230 (參考圖2)，在所述保護材料層220上形成 偽柵231。
[0042] 本實施例中，所述偽柵材料層230上形成有硬掩膜層240,因此在刻蝕所述偽柵材 料層230的同時刻蝕所述硬掩膜層240。所述刻蝕工藝包括：在所述硬掩膜層240上形成圖 形化的光刻膠層（未圖示)，所述圖形化的光刻膠層與待形成偽柵的位置相對應；以所述圖 形化的光刻膠層為掩膜，采用干法刻蝕工藝刻蝕所述硬掩膜層240和所述偽柵材料層230， 直至暴露出所述保護材料層220表面，在所述保護材料層220上形成偽柵231 ;去除所述圖 形化的光刻膠層。由于所述偽柵材料層230上具有硬掩膜層240,在刻蝕所述偽柵材料層 230形成偽柵231的過程中，所述硬掩膜層240保護所述偽柵231的頂表面，減少了對所述 偽柵231頂部側壁的橫向刻蝕，使所述偽柵231的側壁陡直，形貌良好。
[0043] 請參考圖4,在所述偽柵231的側壁表面外延形成第一側墻232。
[0044] 在所述偽柵231的側壁表面外延形成第一側墻232采用選擇性外延工藝。所述選 擇性外延工藝可以為分子束外延（MBE)或者超高真空化學氣相沉積（UHVCVD)。所述選擇性 外延工藝通過調(diào)節(jié)外延參數(shù)，利用外延材料在硅或者多晶硅表面的吸附大于在氧化物或者 氮化物表面的吸附來實現(xiàn)外延生長的選擇性，在硅或者多晶硅表面形成具有相同或者類似 晶格排列的材料。本實施例中，所述偽柵231的材料為多晶硅，采用超高真空化學氣相沉積 工藝在所述偽柵231側壁表面形成第一側墻232,所述第一側墻232的材料為硅鍺。形成所 述第一側墻232的工藝參數(shù)為：反應氣體包括硅源氣體和鍺源氣體，所述硅源氣體為SiH 4 或SiH2Cl2,流量為lsccm?lOOOsccm ;所述鍺源氣體為GeH4,流量為lsccm?lOOOsccm ;反 應溫度為500?800攝氏度；反應氣壓為1?lOOTorr。
[0045] 由于所述硬掩膜層240為氧化硅、氮化硅或者氮氧化硅，所述保護層220為氮化 鈦，所述偽柵231的材料為多晶硅。因此在采用選擇性外延工藝形成硅鍺時，可以使硅鍺材 料僅形成于所述偽柵231的側壁表面，而不會形成于所述硬掩膜層240和所述保護層220 表面。另外，所述第一側墻232的寬度a可以通過選擇性外延工藝的外延速率和外延時間 控制，使所述第一側墻232的寬度a可以精確控制。本實施例中，所述第一側墻232的寬度 a的范圍為1埃?50埃。后續(xù)工藝以所述第一側墻232和偽柵231為掩膜刻蝕所述保護材 料層220,形成保護層，所述保護層的寬度也精確可控。
[0046] 請參考圖5,以所述偽柵231和所述第一側墻232為掩膜刻蝕所述保護材料層220 (參考圖4)，直至暴露出所述柵介質(zhì)材料層210,形成保護層221，所述保護層221的寬度大 于所述偽柵231的寬度。
[0047] 本實施例中，以所述第一側墻232、偽柵231和位于所述偽柵231頂表面的硬掩膜 層240為掩膜，采用各向異性的干法刻蝕工藝刻蝕所述保護層220,直至暴露出所述柵介質(zhì) 材料層210,形成保護層221。所述保護層221沿所述半導體襯底200平面方向凸出于所述 偽柵231部分的寬度即為所述第一側墻232的寬度a。
[0048] 所述保護層221的寬度大于所述偽柵231的寬度，可以防止在后續(xù)的熱處理過程 后，由于所述保護層221的收縮率大于所述偽柵231的收縮率而導致所述保護層221的寬 度小于所述偽柵231的寬度。由于所述第一側墻232的寬度可以精確控制，所述保護層221 的寬度大于所述偽柵231的寬度的值也可以精確調(diào)節(jié)。
[0049] 請參考圖6,在所述第一側墻232的側壁表面外延形成第二側墻222。
[0050] 在所述第一側墻232的側壁表面外延形成第二側墻222采用選擇性外延工藝，所 述第二側墻222的材料為硅鍺。形成所述第二側墻222的工藝可參考上述形成第一側墻 232的工藝，在此不再贅述。需要說明的是，在所述第一側墻232側壁表面外延硅鍺材料形 成第二側墻222的過程中，所述硅鍺材料也會形成于所述第一側墻232的頂表面之上，另 夕卜，隨著硅鍺材料厚度的增加，硅鍺材料會沿垂直于所述半導體襯底200表面的方向生長， 由于所述保護層221的厚度較薄，所述硅鍺材料還會覆蓋所述保護層221的側壁表面。因 此，本實施例中，所述第二側墻222覆蓋所述第一側墻232的頂表面和所述保護層221的側 壁表面。所述第二側墻222的寬度b也可以通過所述選擇性外延工藝的外延速率和外延時 間精確控制，本實施例中，所述第二側墻222的寬度b的范圍為1埃?50埃，所述第二側墻 222的寬度b與所述第一側墻232的寬度a可以相等或者不相等。后續(xù)工藝中以所述第二 側墻222、第一側墻232和偽柵231為掩膜刻蝕所述柵介質(zhì)材料層210,形成柵介質(zhì)層。
[0051] 請參考圖7,以所述偽柵231和所述第二側墻222為掩膜刻蝕所述柵介質(zhì)材料層 210 (參考圖6)，直至暴露出所述半導體襯底200表面，形成柵介質(zhì)211，所述柵介質(zhì)層211 的寬度大于所述保護層221的寬度。
[0052] 本實施例中，以所述第二側墻222、第一側墻232、偽柵231和位于所述偽柵231頂 表面的硬掩膜層240為掩膜，采用各向異性的干法刻蝕工藝刻蝕所述柵介質(zhì)材料層210,直 至暴露出所述半導體襯底200,形成柵介質(zhì)層211。所述柵介質(zhì)層211凸出于所述保護層 221部分的寬度即為所述第二側墻222的寬度b。
[0053] 所述柵介質(zhì)層211的寬度大于所述保護層221的寬度，所述保護層221的寬度大 于所述偽柵231的寬度，使所述柵介質(zhì)層211、保護層221和偽柵231形成階梯狀（Ladder shaped)結構。通過調(diào)節(jié)所述第一側墻232的寬度a和所述第二側墻222的寬度b，可以防 止在后續(xù)的熱處理過程后，由于所述柵介質(zhì)層211和所述保護層221的收縮率大于所述偽 柵231的收縮率而導致所述柵介質(zhì)層211和所述保護層221的寬度小于所述偽柵231的寬 度，有利于提高晶體管性能。所述第一側墻232的寬度a和所述第二側墻222的寬度b的 具體數(shù)值可以根據(jù)所述保護層221和所述柵介質(zhì)層211的材料以及其在熱處理過程中的收 縮率來確定。
[0054] 請參考圖8,去除所述第二側墻222和所述第一側墻232 (參考圖7)。
[0055] 去除所述第二側墻222和所述第一側墻232的工藝為濕法刻蝕。本實施例中，所 述濕法刻蝕采用ΝΗ 4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202的混合溶液，溶液溫度為 50攝氏度。所述ΝΗ4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202的混合溶液對硅鍺材料的 刻蝕速率遠大于硅材料，因此，在去除所述第二側墻222和所述第一側墻232的過程中，對 所述偽柵231的損傷較小。在去除所述第二側墻222和所述第一側墻232后，暴露出所述 偽柵231的側壁表面、部分所述保護層221的頂表面和部分所述柵介質(zhì)層211的頂表面。
[0056] 后續(xù)，在所述偽柵、保護層和柵介質(zhì)層的兩側形成第三側墻；在所述偽柵兩側的半 導體襯底內(nèi)形成源區(qū)和漏區(qū)；去除所述偽柵，形成開口；在所述開口內(nèi)形成金屬柵極，形成 高K金屬柵結構。具體工藝步驟可參考現(xiàn)有工藝，在此不再贅述。
[0057] 第二實施例
[0058] 圖9至圖16是本發(fā)明第二實施例的柵極的形成過程的剖面結構示意圖。
[0059] 請參考圖9,提供半導體襯底300,所述半導體襯底300具有第一區(qū)域I和第二區(qū) 域II，所述半導體襯底300表面具有柵介質(zhì)材料層310,所述柵介質(zhì)材料層上具有保護材料 層320,所述保護材料層320上具有偽柵材料層330。
[0060] 本實施例中，所述偽柵材料層330為多晶硅層，所述保護層320的材料為氮化鈦 層，所述柵介質(zhì)材料層310為高介電常數(shù)材料，所述高介電常數(shù)材料為Hf0 2、Zr02、A1203、 HfSiO、HfSi0N、HfTa0和HfZrO中的一種或幾種。本實施例中，還在所述偽柵材料層330上 形成硬掩膜層340,在后續(xù)刻蝕所述偽柵材料層330的同時刻蝕所述硬掩膜層340。詳細介 紹可參考第一實施例對應內(nèi)容，在此不再贅述。
[0061] 請參考圖10,刻蝕所述偽柵材料層330(參考圖9)，在所述半導體襯底300的第一 區(qū)域I的保護材料層320上形成第一偽柵331a，在所述半導體襯底300的第二區(qū)域II的保 護材料層320上形成第二偽柵331b。
[0062] 本實施例中，所述偽柵材料層330上形成有硬掩膜層340,因此在刻蝕所述偽柵材 料層330的同時刻蝕所述硬掩膜層340。所述硬掩膜層340保護所述第一偽柵331a和第二 偽柵331b的頂表面，減少了刻蝕過程中對所述第一偽柵331a和第二偽柵331b頂部側壁的 橫向刻蝕，使所述第一偽柵331a和第二偽柵331b的側壁陡直，形貌良好。本實施例中，所 述第一偽柵331a與第二偽柵331b的寬度不等，在其他實施例中，所述第一偽柵331a與第 二偽柵331b的寬度也可以相等。
[0063] 請參考圖11，在所述第一偽柵33la的側壁表面外延形成第一側墻332a，在所述第 二偽柵331b的側壁表面外延形成第二側墻332b。
[0064] 在所述第一偽柵331a的側壁表面外延形成第一側墻332a，和在所述第二偽柵 331b的側壁表面外延形成第二側墻332b采用選擇性外延工藝。所述選擇性外延工藝可以 為分子束外延或者超高真空化學氣相沉積。所述第一側墻332a和第二側墻332b的材料為 硅鍺。所述第一側墻332a的寬度a的范圍為1埃?50埃，所述第二側墻332b的寬度b的 范圍為1埃?50埃。具體的選擇性外延工藝參數(shù)請參考第一實施例，在此不再贅述。
[0065] 本實施例中，在所述第一偽柵331a的側壁表面外延形成第一側墻332a，和在所述 第二偽柵331b的側壁表面外延形成第二側墻332b在同一外延工藝中形成。因此所述第一 側墻332a的寬度a與第二側墻332b的寬度b相等。在其他實施例中，所述第一側墻332a 與第二側墻332a也可以在不同的外延工藝中形成，以形成具有不同寬度的第一側墻332a 和第二側墻332b。由于所述第一側墻332a的寬度a和第二側墻332b的寬度b可以通過外 延工藝精確控制，后續(xù)工藝中以所述第一側墻332a和所述第二側墻332b為掩膜刻蝕所述 第一保護層，形成第一保護層和第二保護層，所述第一保護層和所述第二保護層的寬度也 可以精確控制。
[0066] 請參考圖12,以所述第一偽柵331a、所述第一側墻332a、所述第二偽柵331b和第 二側墻332b為掩膜刻蝕所述保護材料層320,直至暴露出所述柵介質(zhì)材料層310,在第一區(qū) 域I的柵介質(zhì)材料層310上形成第一保護層321a，在第二區(qū)域II的柵介質(zhì)材料層310上形 成第二保護層321b，所述第一保護層321a的寬度大于所述第一偽柵331a的寬度，所述第二 保護層321b的寬度大于所述第二偽柵331b的寬度。
[0067] 所述第一保護層321a沿所述半導體襯底300平面方向凸出于所述第一偽柵331a 部分的寬度即為所述第一側墻332a的寬度a，所述第二保護層321b沿所述半導體襯底300 平面方向凸出于所述第二偽柵331b部分的寬度即為所述第二側墻332b的寬度b。所述第 一保護層321a的寬度大于所述第一偽柵331a的寬度，可以防止后續(xù)的熱處理過程中，由于 所述第一保護層321a的收縮率大于所述第一偽柵331a的收縮率而導致所述第一保護層 321a的寬度大于所述第一偽柵331a的寬度。所述第二保護層321b的寬度大于所述第二偽 柵331b的寬度，具有相同效果。具體刻蝕工藝可參考第一實施例，在此不再贅述。
[0068] 請參考圖13,形成覆蓋所述第一區(qū)域I的阻擋層350,去除所述第二側墻332b(參 考圖12)。
[0069] 本實施例中，所述阻擋層350為光刻膠層，所述光刻膠層通過光刻工藝形成。所述 阻擋層350用于在去除所述第二側墻332b的過程中，保護位于所述第一偽柵331a側壁表 面的第一側墻332a免受損傷。本實施例中，去除所述第二側墻332b的工藝為濕法刻蝕，所 述濕法刻蝕采用ΝΗ4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202的混合溶液。
[0070] 請參考圖14,去除所述阻擋層350 (參考圖13)，在所述第一側墻332a的側壁表面 外延形成第三側墻322a，在所述第二偽柵331b的側壁表面外延形成第四側墻322b。
[0071] 本實施例中，所述阻擋層350為光刻膠層，去除所述阻擋層350的工藝為等離子體 灰化，工藝簡單。在去除所述阻擋層350后，暴露出所述第一側墻332a的表面。采用選擇性 外延工藝在所述第一側墻332a的側壁表面外延形成第三側墻322a，在所述第二偽柵331b 的側壁表面外延形成第四側墻322b。所述第三側墻322a和所述第四側墻322b的材料為硅 鍺。所述第三側墻322a的寬度c的范圍為1埃?50埃，所述第四側墻322b的寬度d的范 圍為1埃?50埃。具體形成工藝可參考第一實施例，在此不再贅述。
[0072] 需要說明的是，在選擇性外延過程中，硅鍺材料還形成于所述第一側墻332a的頂 表面之上，另外，隨著硅鍺材料厚度的增加，硅鍺材料會沿垂直于所述半導體襯底300表面 的方向生長，由于所述第一保護層321a和第二保護層321b的厚度較小，所述硅鍺材料還會 覆蓋所述第一保護層321a和第二保護層321b的側壁表面。
[0073] 所述第三側墻322a的寬度c與所述第一側墻332a的寬度a (參考圖12)相等或 者不相等，所述第四側墻322b的寬度d與所述第二側墻332b的寬度b (參考圖12)相等或 者不相等。
[0074] 請參考圖15,以所述第一偽柵331a、第一側墻332a、第三側墻322a、第二偽柵331b 和第四側墻322b為掩膜刻蝕所述柵介質(zhì)材料層310(參考圖14)，直至暴露出所述半導體襯 底300表面，在第一區(qū)域I形成第一柵介質(zhì)層31 la，在第二區(qū)域II形成第二柵介質(zhì)層31 lb， 所述第一柵介質(zhì)層311a的寬度大于所述第一保護層321a的寬度，所述第二柵介質(zhì)層311b 的寬度大于所述第二保護層321b的寬度。
[0075] 本實施例中，所述第一偽柵331a和所述第二偽柵331b的頂表面還具有硬掩膜層 340,在刻蝕過程中所述硬掩膜層340作為刻蝕掩膜的一部分，可以保護所述第一偽柵331a 和第二偽柵331b，具體刻蝕工藝可參考第一實施例。
[0076] 在刻蝕工藝后，所述第一柵介質(zhì)層311a凸出于所述第一保護層321a部分的寬度 即為所述第三側墻322a的寬度。本實施例中，位于第二偽柵331b側壁表面的第二側墻在 前述工藝中去除，使得第四側墻322b形成于第二偽柵331b的側壁表面，因此，所述第二柵 介質(zhì)層311b凸出于所述第二保護層321b部分的寬度小于所述第四側墻322b的寬度。由 于本實施例中所述第三側墻322a和第四側墻322b在同一外延工藝中形成，寬度相等，因 此，本實施例中，位于第一區(qū)域I的第一柵介質(zhì)層311a凸出于所述第一保護層321a部分的 寬度與位于第二區(qū)域II的第二柵介質(zhì)層311b凸出于所述第二保護層321b部分的寬度不相 等，可以滿足不同的工藝需求。
[0077] 請參考圖16,去除所述第一側墻332a、所述第三側墻322a和所述第四側墻322b (參考圖15)。
[0078] 去除所述第一側墻332a、所述第三側墻322a和所述第四側墻322b的工藝為濕法 刻蝕，所述濕法刻蝕采用ΝΗ 4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202的混合溶液。所述 濕法刻蝕工藝可以減少對所述第一偽柵331a和第二偽柵331b的損傷。具體工藝可參考第 一實施例，在此不再贅述。
[0079] 所述第一柵介質(zhì)層311a的寬度大于所述第一保護層321a的寬度，所述第二柵介 質(zhì)層311b的寬度大于所述第二保護層321b的寬度，在所述第一偽柵331a和第二偽柵331b 兩側形成階梯狀（Ladder shaped)結構，可以防止在后續(xù)的熱處理過程中，由于柵介質(zhì)層和 保護層的收縮率大于偽柵的收縮率而導致柵介質(zhì)層和保護層的寬度小于偽柵的寬度，影響 晶體管性能。另外本實施例中，在形成第三側墻322a和第四側墻322b之前，去除了位于 第二偽柵331b側壁表面的第二側墻332b，使得第一柵介質(zhì)層311a凸出于所述第一保護層 321a部分的寬度與第二柵介質(zhì)層311b凸出于所述第二保護層321b部分的寬度不相等，可 以滿足不同的工藝需求。
[0080] 后續(xù)，在所述第一偽柵、第一保護層和第一柵介質(zhì)層兩側形成第五側墻，在所述第 二偽柵、第二保護層和第二柵介質(zhì)層兩側形成第六側墻；在所述偽柵兩側的半導體襯底內(nèi) 形成源區(qū)和漏區(qū)；去除所述第一偽柵，形成第一開口，去除所述第二偽柵，形成第二開口； 在所述第一開口內(nèi)形成第一金屬柵極，在所述第二開口內(nèi)形成第二金屬柵極，形成高K金 屬柵結構。具體可參考現(xiàn)有工藝，在此不再贅述。
[0081] 雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領域技術人員，在不脫離本 發(fā)明的精神和范圍內(nèi)，均可作各種更動與修改，因此本發(fā)明的保護范圍應當以權利要求所 限定的范圍為準。
【權利要求】
1. 一種柵極的形成方法，其特征在于，包括： 提供半導體襯底，所述半導體襯底表面具有柵介質(zhì)材料層，所述柵介質(zhì)材料層上具有 保護材料層，所述保護材料層上具有偽柵材料層； 刻蝕所述偽柵材料層，在所述保護材料層上形成偽柵； 在所述偽柵的側壁表面外延形成第一側墻； 以所述偽柵和所述第一側墻為掩膜刻蝕所述保護材料層，直至暴露出所述柵介質(zhì)材料 層，形成保護層，所述保護層的寬度大于所述偽柵的寬度； 在所述第一側墻的側壁表面外延形成第二側墻； 以所述偽柵和第二側墻為掩膜刻蝕所述柵介質(zhì)材料層，直至暴露出所述半導體襯底表 面，形成柵介質(zhì)層，所述柵介質(zhì)層的寬度大于所述保護層的寬度； 去除所述第二側墻和所述第一側墻。
2. 如權利要求1所述的柵極的形成方法，其特征在于，所述第一側墻和所述第二側墻 的材料為硅鍺。
3. 如權利要求2所述的柵極的形成方法，其特征在于，去除所述第二側墻和所述第一 側墻的工藝為濕法刻蝕，所述濕法刻蝕采用ΝΗ 4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202 的混合溶液。
4. 如權利要求1所述的柵極的形成方法，其特征在于，在所述偽柵的側壁表面外延形 成第一側墻、以及在所述第一側墻的側壁表面外延形成第二側墻采用選擇性外延工藝。
5. 如權利要求1所述的柵極的形成方法，其特征在于，所述第一側墻和所述第二側墻 的寬度范圍為1埃?50埃。
6. 如權利要求1所述的柵極的形成方法，其特征在于，所述第一側墻的寬度與所述第 二側墻的寬度相等或者不相等。
7. 如權利要求1所述的柵極的形成方法，其特征在于，還包括在所述偽柵材料層上形 成硬掩膜層，且在刻蝕所述偽柵材料層的同時刻蝕所述硬掩膜層。
8. 如權利要求1所述的柵極的形成方法，其特征在于，所述偽柵材料層為多晶硅層，所 述保護材料層為氮化鈦層。
9. 如權利要求1所述的柵極的形成方法，其特征在于，所述柵介質(zhì)材料層為高介電常 數(shù)材料，所述高介電常數(shù)材料為批02、21〇 231203、^^0、^^0隊!1^'&0和^71〇中的一種 或幾種。
10. 如權利要求1所述的柵極的形成方法，其特征在于，還包括，在去除所述第二側墻 和所述第一側墻之后，在所述偽柵、保護層和柵介質(zhì)層兩側形成第三側墻；去除所述偽柵， 形成開口；在所述開口內(nèi)形成金屬柵極。
11. 一種柵極的形成方法，其特征在于，包括： 提供半導體襯底，所述半導體襯底具有第一區(qū)域和第二區(qū)域，所述半導體襯底表面具 有柵介質(zhì)材料層，所述柵介質(zhì)材料層上具有保護材料層，所述保護材料層上具有偽柵材料 層； 刻蝕所述偽柵材料層，在所述半導體襯底第一區(qū)域的保護材料層上形成第一偽柵，在 所述半導體襯底第二區(qū)域的保護材料層上形成第二偽柵； 在所述第一偽柵的側壁表面外延形成第一側墻，在所述第二偽柵的側壁表面外延形成 第二側墻； 以所述第一偽柵、所述第一側墻、所述第二偽柵和所述第二側墻為掩膜刻蝕所述保護 材料層，直至暴露出所述柵介質(zhì)材料層，在第一區(qū)域的柵介質(zhì)材料層上形成第一保護層，在 第二區(qū)域的柵介質(zhì)材料層上形成第二保護層，所述第一保護層的寬度大于所述第一偽柵的 寬度，所述第二保護層的寬度大于所述第二偽柵的寬度； 形成覆蓋所述第一區(qū)域的阻擋層，去除所述第二側墻； 去除所述阻擋層，在所述第一側墻的側壁表面外延形成第三側墻，在所述第二偽柵的 側壁表面外延形成第四側墻； 以所述第一偽柵、第一側墻、第三側墻、第二偽柵和第四側墻為掩膜刻蝕所述柵介質(zhì)材 料層，直至暴露出所述半導體襯底表面，在第一區(qū)域形成第一柵介質(zhì)層，在第二區(qū)域形成第 二柵介質(zhì)層，所述第一柵介質(zhì)層的寬度大于所述第一保護層的寬度，所述第二柵介質(zhì)層的 寬度大于所述第二保護層的寬度；去除所述第一側墻、所述第三側墻和所述第四側墻。
12. 如權利要求11所述的柵極的形成方法，其特征在于，所述第一側墻、第二側墻、第 三側墻和第四側墻的材料為硅鍺。
13. 如權利要求12所述的柵極的形成方法，其特征在于，去除所述第二側墻、以及去 除所述第一側墻、所述第三側墻和所述第四側墻的工藝為濕法刻蝕，所述濕法刻蝕采用 ΝΗ4 · N03 · HC1溶液、或者ΝΗ4 · N03 · HC1和H202的混合溶液。
14. 如權利要求11所述的柵極的形成方法，其特征在于，形成所述第一側墻、所述第二 側墻、所述第三側墻和所述第四側墻的工藝為選擇性外延工藝。
15. 如權利要求11所述的柵極的形成方法，其特征在于，所述第一側墻、所述第二側 墻、所述第三側墻和所述第四側墻的寬度范圍為1埃?50埃。
16. 如權利要求11所述的柵極的形成方法，其特征在于，所述第一側墻的寬度與所述 第三側墻的寬度相等或者不相等，所述第二側墻的寬度與所述第四側墻的寬度相等或者不 相等。
17. 如權利要求11所述的柵極的形成方法，其特征在于，還包括在所述偽柵材料層上 形成硬掩膜層，且在刻蝕所述偽柵材料層的同時刻蝕所述硬掩膜層。
18. 如權利要求11所述的柵極的形成方法，其特征在于，所述偽柵材料層為多晶硅層， 所述保護材料層為氮化鈦層。
19. 如權利要求11所述的柵極的形成方法，其特征在于，所述柵介質(zhì)材料層為高介電 常數(shù)材料，所述高介電常數(shù)材料為批02、21〇 231203、^^0、^^0隊!1^'&0和^71〇中的一 種或幾種。
20. 如權利要求11所述的柵極的形成方法，其特征在于，還包括，在去除所述第一側 墻、所述第三側墻和所述第四側墻之后，在所述第一偽柵、第一保護層和第一柵介質(zhì)層兩側 形成第五側墻，在所述第二偽柵、第二保護層和第二柵介質(zhì)層兩側形成第六側墻；去除所述 第一偽柵，形成第一開口，去除所述第二偽柵，形成第二開口；在所述第一開口內(nèi)形成第一 金屬柵極，在所述第二開口內(nèi)形成第二金屬柵極。
【文檔編號】H01L21/28GK104103505SQ201310124027
【公開日】2014年10月15日 申請日期:2013年4月10日 優(yōu)先權日:2013年4月10日
【發(fā)明者】王新鵬 申請人:中芯國際集成電路制造(上海)有限公司