專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，特別是涉及一種用于在程序操作時(shí)改善向存儲(chǔ)單元施加接地電壓時(shí)產(chǎn)生的不良情況的電路技術(shù)。
背景技術(shù)：
近年來(lái)，隨著電子設(shè)備，特別是隨著便攜式電話、便攜式音樂(lè)播放機(jī)、
數(shù)碼相機(jī)等的需求增加，半導(dǎo)體存儲(chǔ)裝置，特別是閃存(flash memory)的需求在增加，用于大容量化、小型化、高速程序、高速讀取的技術(shù)開發(fā)倍受關(guān)注。
作為實(shí)現(xiàn)閃存的大容量化的技術(shù)，有存儲(chǔ)單元的多值技術(shù)。這是在1個(gè)存儲(chǔ)單元上保存2比特以上的數(shù)據(jù)的技術(shù)。作為實(shí)現(xiàn)多值技術(shù)的技術(shù)，近年來(lái)，使用MONOS型存儲(chǔ)單元(NROM)的閃存的開發(fā)倍受關(guān)注。這是通過(guò)在1個(gè)存儲(chǔ)單元內(nèi)的2個(gè)不同物理地址上保存數(shù)據(jù)來(lái)實(shí)現(xiàn)多值的技術(shù)，例如，作為電子設(shè)備的保存編碼用閃存而使用。
該MONOS型閃存的程序操作通過(guò)向存儲(chǔ)單元的柵極施加約9V的正的高電壓、向漏極施加約3 6V的正的高電壓、向源極施加OV的接地電壓而進(jìn)行。通過(guò)CHE (Channel Hot Electron)操作進(jìn)行MONOS型閃存的程序操作，此時(shí)的單元電流為100 200u A左右的較大的值。
圖8是表示在現(xiàn)有的MONOS型閃存中程序操作時(shí)的電流路徑的圖。圖8中，連接存儲(chǔ)單元MC的柵極與字線WL0、漏極與副位線SBL1、源極與副位線SBL0。副位線SBL0、 SBL1通過(guò)選擇晶體管S0、 SI分別與主位線MBL0、 MBL1連接。在選擇晶體管S0、 SI的柵極上提供選擇晶體管控制信號(hào)SLO、 SL1。存儲(chǔ)單元MC的程序操作時(shí)，選擇晶體管控制信號(hào)SL0、 SL1呈選擇狀態(tài)，副位線SBL0、 SBL1與主位線MBL0、 MBL1呈連接狀態(tài)。
主位線MBL0、 MBL1分別與第1列晶體管C0、 CI連接，第1列晶體管C0、 Cl的柵極上提供有第1列晶體管控制信號(hào)cso、 CS1。存儲(chǔ)單 元MC的程序操作時(shí)，第1列晶體管控制信號(hào)CS0、 CS1呈選擇狀態(tài)。而 且，第1列晶體管C0、 Cl分別與第2列晶體管B0、 Bl連接，第2列晶 體管BO、 Bl的柵極上提供有第2列晶體管控制信號(hào)BS0。存儲(chǔ)單元MC 的程序操作時(shí)，第2列晶體管控制信號(hào)BSO呈選擇狀態(tài)。
第2列晶體管Bl與漏極電壓施加晶體管Tl連接，第2列晶體管BO 與接地電壓施加晶體管TO連接。程序操作時(shí)，由漏極電壓施加晶體管Tl 向存儲(chǔ)單元MC的漏極施加正的高電壓VPPD，由接地電壓施加晶體管TO 向存儲(chǔ)單元MC的源極施加接地電壓0V。
艮P，程序操作時(shí)，通過(guò)漏極電壓施加晶體管T1、第2列晶體管B1、 第1列晶體管Cl、主位線MBL1、選擇晶體管Sl、副位線SBL1向存儲(chǔ) 單元MC的漏極施加正的高電壓VPPD。另外，通過(guò)接地電壓施加晶體管 T0、第2列晶體管B0、第1列晶體管C0、主位線MBLO、選擇晶體管S0、 副位線SBLO向存儲(chǔ)單元MC的源極施加接地電壓0V。
專利文獻(xiàn)1:特開2007-128583號(hào)公報(bào)
專利文獻(xiàn)2:特開2004-253115號(hào)公報(bào)
但是，所述現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中存在以下問(wèn)題。
艮口，由于通過(guò)CHE (Channel Hot Electron)操作來(lái)進(jìn)行MONOS型閃 存的程序操作，因此流過(guò)100 200li A左右的大的存儲(chǔ)單元電流。因此， 通過(guò)從接地端(接地部)到存儲(chǔ)單元MC的源極的電流路徑的IR-DROP， 實(shí)際上，施加在存儲(chǔ)單元源極的接地電壓會(huì)從原來(lái)的接地電壓上升。
艮口，利用圖8說(shuō)明的話，實(shí)際上，通過(guò)接地電壓施加晶體管T0、第2 列晶體管B0、第1列晶體管C0、主位線MBL0、選擇晶體管S0、副位線 SBLO來(lái)施加向存儲(chǔ)單元MC的源極施加的接地電壓。由于該電流路徑上 流過(guò)100 200u A左右的大的存儲(chǔ)單元電流，因此，實(shí)際上會(huì)向存儲(chǔ)單元 MC的源極施加例如200 300mV左右的電壓。
今后，隨著閃存的大容量化、微型化的推進(jìn)，形成所述電流路徑的晶 體管的尺寸具有變小的傾向。另外，在圖8的結(jié)構(gòu)中，列晶體管為具有第 1列晶體管CO與第2列晶體管B0的2級(jí)結(jié)構(gòu)，但是隨著閃存的大容量化、 微型化的推進(jìn)，列晶體管從2級(jí)結(jié)構(gòu)朝進(jìn)一步的3級(jí)、4級(jí)的多級(jí)化方向發(fā)展。g卩，隨著閃存的大容量化、微型化的推進(jìn)，程序操作時(shí)向存儲(chǔ)單元的源極實(shí)際上施加的電壓(原來(lái)是接地電壓)具有上升的傾向。
不優(yōu)選施加在存儲(chǔ)單元的源極的電壓上升。例如，為了進(jìn)行程序操作，需要在存儲(chǔ)單元的漏極與源極之間施加規(guī)定的電壓，但是，源極的電壓上升導(dǎo)致需要在程序操作時(shí)增加必要的漏極電壓。由芯片內(nèi)的充電泵電路或調(diào)節(jié)器電路生成/提供漏極電壓，但是為了生成高漏極電壓，需要增加充電泵電路或調(diào)節(jié)器電路的面積，其結(jié)果會(huì)增大芯片面積。
另外，從MONOS型閃存的設(shè)備可靠性出發(fā)，也希望程序操作時(shí)的源極電壓接近于接地電壓值。
為了抑制程序操作時(shí)因IR-DROP而導(dǎo)致的源極電壓的上升，有增大
電流路徑的晶體管尺寸的方法，但是由于該方法引起芯片面積的增大，因此不優(yōu)選該方法。另外，也有提高電流路徑中的晶體管的柵極電壓的方法，但是由于此時(shí)也引起充電泵電路或調(diào)節(jié)器電路的面積增大，因此不優(yōu)選該方法。

發(fā)明內(nèi)容
鑒于所述的問(wèn)題，本發(fā)明的目的在于在半導(dǎo)體存儲(chǔ)裝置中抑制程序操
作時(shí)向存儲(chǔ)單元施加接地電壓時(shí)產(chǎn)生的因IR-DROP而導(dǎo)致的電壓上升。
本發(fā)明作為半導(dǎo)體存儲(chǔ)裝置，具備存儲(chǔ)單元；第1和第2位線，其分別與所述存儲(chǔ)單元的源極和漏極直接或通過(guò)選擇晶體管間接連接；電壓施加電路，其輸出用于施加給所述存儲(chǔ)單元的接地電壓和規(guī)定的正電壓；列選擇電路，其控制是否向所述第1和第2位線施加從所述電壓施加電路輸出的接地電壓和規(guī)定的正電壓；第1和第2放電晶體管，其分別設(shè)置在所述第1和第2位線與接地端之間，且柵極接收相互獨(dú)立的放電控制信號(hào);和放電控制電路，其生成并輸出所述放電控制信號(hào)。
根據(jù)本發(fā)明，在半導(dǎo)體存儲(chǔ)裝置中，對(duì)于與存儲(chǔ)單元的源極和漏極連接的第1和第2位線，在該位線與接地端之間設(shè)置了第1和第2放電晶體管。而且，該第l和第2放電晶體管的柵極接收由放電控制電路生成并輸出的相互獨(dú)立的放電控制信號(hào)。根據(jù)這樣的結(jié)構(gòu)，通過(guò)使第1和第2放電晶體管處于激活狀態(tài)，能夠分別對(duì)第1和第2位線施加接地電壓。因此，對(duì)于向存儲(chǔ)單元施加接地電壓的位線，能夠利用放電晶體管來(lái)設(shè)定接地電
壓，其結(jié)果，能夠抑制因IR-DROP而導(dǎo)致的接地電壓的上升。
而且，在所述本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中，優(yōu)選所述列選擇電路向所
述第l位線施加接地電壓，向所述第2位線施加規(guī)定的正電壓，所述放電
控制電路生成并輸出所述放電控制信號(hào)，使所述第1放電晶體管處于激活
狀態(tài)，并且使所述第2放電晶體管處于非激活狀態(tài)。
而且，在所述本發(fā)明的半導(dǎo)體存儲(chǔ)裝置中，優(yōu)選所述列選擇電路不向
所述第l位線施加電壓，而向所述第2位線施加規(guī)定的正電壓，所述放電
控制電路生成并輸出所述放電控制信號(hào)，使所述第1放電晶體管處于激活
狀態(tài)，并且使所述第2放電晶體管處于非激活狀態(tài)。
根據(jù)如上所述的本發(fā)明，由于能夠抑制程序操作時(shí)向存儲(chǔ)單元施加接地電源時(shí)產(chǎn)生的因IR-DROP而導(dǎo)致的接地電壓上升，因此能夠?qū)崿F(xiàn)低電壓寫入操作，且能夠?qū)崿F(xiàn)芯片面積縮小。


圖1是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的圖。圖2是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元陣列的結(jié)構(gòu)的圖。
圖3是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元陣列的剖面的圖。
圖4 (a)是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元的剖面結(jié)構(gòu)的圖，(b)是表示各操作中的施加電壓與單元電流的圖。圖5是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的圖。圖6是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的程序操作時(shí)的電流路徑的圖。
圖7是表示本發(fā)明的其它實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的程序操作時(shí)的電流路徑的圖。
圖8是表示現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置的程序操作時(shí)的電流路徑的圖。圖中MC —存儲(chǔ)單元；MBL0—主位線(第l位線)；MBL1—主位
線(第2位線)；S0、 Sl—選擇晶體管；DO —第l放電晶體管；D1—第2放電晶體管；15、 15-0 —列晶體管；16、 16-0—電壓施加電路；53—DS解碼驅(qū)動(dòng)器(放電控制電路)；54 — CS解碼驅(qū)動(dòng)器；55 — BS解碼驅(qū)動(dòng)器。
具體實(shí)施例方式
以下，參照附圖來(lái)說(shuō)明本發(fā)明的實(shí)施方式。
圖1是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的圖。圖1的半導(dǎo)體存儲(chǔ)裝置具備低解碼/驅(qū)動(dòng)器10、放電解碼/驅(qū)動(dòng)器11、列解碼/驅(qū)動(dòng)器12、存儲(chǔ)單元陣列13、放電晶體管14、列晶體管15、電壓施加電路16、讀出放大器17。
低解碼/驅(qū)動(dòng)器IO是接收輸入地址(在圖1中未圖示)、并選擇/驅(qū)動(dòng)存儲(chǔ)單元陣列13內(nèi)的字線的電路。放電解碼/驅(qū)動(dòng)器11是接收輸入地址，并選擇/驅(qū)動(dòng)放電晶體管14的電路。列解碼/驅(qū)動(dòng)器12是接收輸入地址，并選擇/驅(qū)動(dòng)列晶體管15的電路。
在存儲(chǔ)單元陣列13中矩陣狀配置了保存數(shù)據(jù)的存儲(chǔ)單元。放電晶體管14是配置在每一位線上并將位線設(shè)定為接地電壓的電路。列晶體管15是配置在每一位線上并從多個(gè)位線選擇規(guī)定的位線從而與電壓施加電路16、讀出放大器17連接的電路。
電壓施加電路16是用于向存儲(chǔ)單元施加規(guī)定的電壓的電路。具體而言，在讀取操作、程序操作及擦除操作時(shí)，向存儲(chǔ)單元的漏極端子和源極端子施加正的電壓或接地電壓。向列晶體管15中被選擇的位線施加從電壓施加電路16提供的電壓。
讀出放大器17是判定存儲(chǔ)單元陣列13中保存的數(shù)據(jù)的電路。具體而言，在讀取操作時(shí)，將列晶體管15中被選擇的位線連接到讀出放大器17，并判定存儲(chǔ)單元的數(shù)據(jù)。
這里，存儲(chǔ)單元陣列13、放電晶體管14、列晶體管15、電壓施加電路16、讀出放大器17分別與讀出放大器單位使用同一電路。例如，在圖l中，由(N+l)個(gè)讀出放大器電路17-0 17-n構(gòu)成了讀出放大器17，與讀出放大器電路17-0連接的電路是電壓施加電路16-0、列晶體管15-0、放電晶體管14-0、存儲(chǔ)單元陣列13-0。同樣地，與讀出放大器電路17-1連接的電路是電壓施加電路16-1、列晶體管15-1、放電晶體管14-1、存儲(chǔ)單元陣列13-1，而這些是與讀出放大器17-0連接的電路相同的電路。
以下，舉例說(shuō)明與讀出放大器17-0連接的構(gòu)成元件。圖2是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元陣列的結(jié)
構(gòu)的圖。
由存儲(chǔ)單元區(qū)域20與選擇晶體管區(qū)域21構(gòu)成存儲(chǔ)單元陣列13-0。存儲(chǔ)單元區(qū)域20是假設(shè)接地結(jié)構(gòu)的存儲(chǔ)單元陣列。由多個(gè)字線WLO WLn與多個(gè)副位線SBL0 SBL15 (僅圖示了部分副位線)構(gòu)成存儲(chǔ)單元區(qū)域20。各個(gè)副位線SBL0 SBL15與選擇晶體管區(qū)域21的選擇晶體管S0 S15連接。選擇晶體管S0 S15的柵極端子上提供有選擇晶體管控制信號(hào)SL0 SL7。
副位線SBL0 SBL15通過(guò)選擇晶體管S0 S15與主位線MBLO MBL3連接。例如，主位線MBLO通過(guò)選擇晶體管SO、 S2、 S4、 S6與副位線SBLO、 SBL2、 SBL4、 SBL6連接。即，對(duì)于1根主位線而言，構(gòu)成為通過(guò)4個(gè)選擇晶體管與4根副位線連接的結(jié)構(gòu)。主位線MBL1 MBL3也具有同樣的電路結(jié)構(gòu)，因此省略詳細(xì)的說(shuō)明。
圖3是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元陣列的剖面的圖。圖3是表示字線方向的剖面的圖，表示了作為3個(gè)存儲(chǔ)單元的存儲(chǔ)單元0 存儲(chǔ)單元2。
半導(dǎo)體基板30上形成有擴(kuò)散區(qū)域31a 31d，該擴(kuò)散區(qū)域作為擴(kuò)散位線而起作用。擴(kuò)散位線之間作為存儲(chǔ)單元的信道區(qū)域而起作用，該信道區(qū)域上形成有由氧化膜32 、氮化膜33 、氧化膜34的ONO(Oxide-Nitride-Oxide)結(jié)構(gòu)構(gòu)成的ONO膜36。在該ONO膜36中存儲(chǔ)存儲(chǔ)單元的數(shù)據(jù)。ONO膜36上形成有由多晶硅形成的字線35。存儲(chǔ)單元0使用擴(kuò)散位線31a、 31b作為源極端子和漏極端子，存儲(chǔ)單元1使用擴(kuò)散位線31b、 31c作為源極端子和漏極端子，存儲(chǔ)單元2使用擴(kuò)散位線31c、31d作為源極端子和漏極端子。
圖4是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元的剖面結(jié)構(gòu)及施加電壓值的圖。圖4 (a)是字線方向的剖面圖，表示圖3的存儲(chǔ)單元0的剖面結(jié)構(gòu)。在圖4(a)中，對(duì)于與圖3共同的構(gòu)成元件附加了相同標(biāo)記，在這里省略說(shuō)明。如圖4 (a)所示，存儲(chǔ)單元在ONO膜36內(nèi)的作為2個(gè)不同物理地址的位置A和位置B中保存數(shù)據(jù)。
另外，圖4(b)是表示讀取操作(READ模式)和程序操作(PROGRAM
模式)中的施加電壓值以及流過(guò)存儲(chǔ)單元的單元電流值的圖。
如圖4(b)所示，通過(guò)向柵極35施加約5V的電壓、向擴(kuò)散位線(漏極)31a施加正的電壓1.5V、向擴(kuò)散位線(源極)31b施加接地電壓0V，從而進(jìn)行位置A中保存的數(shù)據(jù)的讀取操作。位置A中保存的數(shù)據(jù)為刪除數(shù)據(jù)(閾值電壓低)時(shí)，存儲(chǔ)單元中流過(guò)電流，另一方面，位置A中保存的數(shù)據(jù)為程序數(shù)據(jù)(閾值電壓高)時(shí)，存儲(chǔ)單元中不會(huì)流過(guò)電流。讀取操作時(shí)的基準(zhǔn)單元的單元電流約為10 20uA。
另外，通過(guò)向柵極35施加約9V的電壓、向漏極31b施加正的高電壓3 6V、向源極31a施加接地電壓0V，從而進(jìn)行位置A中保存的數(shù)據(jù)的程序操作。由于MONOS型閃存通過(guò)CHE (Channel Hot Electron)進(jìn)行程序操作，因此此時(shí)的存儲(chǔ)單元電流約為100 200li A的較大值。
另一方面，對(duì)比位置B中保存的數(shù)據(jù)的讀取操作和程序操作與位置A的讀取操作和程序操作時(shí)，向柵極35施加的電壓相同，但是向漏極31a和源極31b的施加電壓相反。即，在讀取操作中，向漏極31b施加正的電壓1.5V、向源極31a施加接地電壓0V，在程序操作中，向漏極31a施加正的高電壓3 6V、向源極31b施加接地電壓0V。
圖5是表示本發(fā)明的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的結(jié)構(gòu)的圖。在圖5中，表示了圖1的半導(dǎo)體存儲(chǔ)裝置中的低解碼/驅(qū)動(dòng)器10、放電解碼/驅(qū)動(dòng)器ll、列解碼/驅(qū)動(dòng)器12、讀出放大器17-0、電壓施加電路16-0、列晶體管15-0、放電晶體管14-0、存儲(chǔ)單元陣列13-0的更詳細(xì)的電路結(jié)構(gòu)。
在圖5中，WL解碼驅(qū)動(dòng)器51相當(dāng)于圖1的低解碼/驅(qū)動(dòng)器10，是選擇/驅(qū)動(dòng)存儲(chǔ)單元陣列13-0的存儲(chǔ)單元區(qū)域20的字線WL0 WLn的電路。S L解碼驅(qū)動(dòng)器52相當(dāng)于圖1的列解碼/驅(qū)動(dòng)器12，是選擇/驅(qū)動(dòng)存儲(chǔ)單元陣列13-0的選擇晶體管區(qū)域21的選擇晶體管控制信號(hào)SL0 SL7的電路。
DS解碼驅(qū)動(dòng)器53相當(dāng)于圖1的放電解碼/驅(qū)動(dòng)器11，是選擇/驅(qū)動(dòng)放電晶體管14-0的放電控制信號(hào)DS0 DSn的電路。
CS解碼驅(qū)動(dòng)器54相當(dāng)于圖1的列解碼/驅(qū)動(dòng)器12，是選擇/驅(qū)動(dòng)列晶體管15-0內(nèi)的CS晶體管56的CS晶體管控制信號(hào)CS0 CSn的電路。BS解碼驅(qū)動(dòng)器55相當(dāng)于圖1的列解碼/驅(qū)動(dòng)器12，是選擇/驅(qū)動(dòng)列晶體管15-0內(nèi)的BS晶體管57的BS晶體管控制信號(hào)BS0、 BS1的電路。
由于存儲(chǔ)單元陣列13-0的結(jié)構(gòu)與圖2相同，因此省略其詳細(xì)說(shuō)明。但是，為了容易理解存儲(chǔ)單元區(qū)域20與選擇晶體管區(qū)域21之間的連接關(guān)系，圖5的存儲(chǔ)單元陣列13-0在上部配置了存儲(chǔ)單元區(qū)域20，在下部配置了選擇晶體管區(qū)域21。但是，在實(shí)際的設(shè)計(jì)中，如圖2所示，通常構(gòu)成為在存儲(chǔ)單元區(qū)域20的上部與下部分別配置選擇晶體管區(qū)域21的結(jié)構(gòu)。存儲(chǔ)單元區(qū)域20的副位線SBL0 SBL15通過(guò)選擇晶體管S0 S15與主位線MBL0 MBL13連接。
由配置在每一主位線的放電晶體管D0 Dn (在圖中僅圖示了 D0 D3)構(gòu)成放電晶體管14-0。各個(gè)放電晶體管DO Dn設(shè)置在主位線與接地端之間，接收相互獨(dú)立的放電控制信號(hào)DSO DSn。即，放電晶體管DO的柵極接收放電控制信號(hào)DSO，放電晶體管D1的柵極接收放電控制信號(hào)DS1，放電晶體管D2的柵極接收放電控制信號(hào)DS2，放電晶體管D3的柵極接收放電控制信號(hào)DS3。
本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的特征在于每一主位線上配置有放電晶體管DO Dn，分別能夠獨(dú)立控制各放電晶體管DO Dn的激活狀態(tài)/非激活狀態(tài)，在其柵極上提供相互獨(dú)立的放電控制信號(hào)DSO DSn。而且，特征還在于選擇/驅(qū)動(dòng)放電控制信號(hào)DSO DSn的DS解碼驅(qū)動(dòng)器53的解碼操作，這將在后面敘述。
列晶體管15-0是連接/切斷主位線MBL0 MBL3、后述的電壓施加電路16-0以及讀出放大器17-0的電路。本實(shí)施方式的列晶體管15-0構(gòu)成為2級(jí)結(jié)構(gòu)，由CS晶體管區(qū)域56與BS晶體管區(qū)域57構(gòu)成。
由設(shè)置在每一主位線上的CS晶體管CO Cn (在圖中僅圖示了 C0 C3)構(gòu)成CS晶體管區(qū)域56，各個(gè)柵極上提供有CS晶體管控制信號(hào)CSO CSn。CS晶體管CO Cn的另一端與節(jié)點(diǎn)NEVEN或節(jié)點(diǎn)NODD連接。艮P，偶數(shù)序號(hào)的CS晶體管CO、 C2與節(jié)點(diǎn)NEVEN連接，奇數(shù)序號(hào)的CS晶體管C1、 C3與節(jié)點(diǎn)NODD連接。
由BS晶體管B0 B3構(gòu)成BS晶體管區(qū)域57，各個(gè)柵極上提供有BS晶體管控制信號(hào)BS0或BS1。即，BS晶體管BO、 Bl的柵極提供有BS晶體管控制信號(hào)BS0， BS晶體管B2、 B3的柵極提供有BS晶體管控制信號(hào)BS1。選擇BS晶體管控制信號(hào)BSO時(shí)，BS晶體管B0、 Bl呈選擇狀態(tài)，節(jié)點(diǎn)NEVEN與接地電壓施加電路58連接，節(jié)點(diǎn)NODD與漏極電壓施加電路59以及讀出放大器60連接。另一方面，選擇BS晶體管控制信號(hào)BS1時(shí)，BS晶體管B2、 B3呈選擇狀態(tài)，節(jié)點(diǎn)NEVEN與漏極電壓控制電路59以及讀出放大器60連接，節(jié)點(diǎn)NODD與接地電壓施加電路58連接。
由CS解碼驅(qū)動(dòng)器54、 BS解碼驅(qū)動(dòng)器55、列晶體管15-0構(gòu)成列選擇電路。
電壓施加電路16-0是產(chǎn)生/提供向存儲(chǔ)單元施加的漏極電壓和接地電壓的電路，具備接地電壓施加電路58與漏極電壓施加電路59。接地電壓施加電路58是向存儲(chǔ)單元施加接地電壓0V的電路。漏極電壓施加電路59是向存儲(chǔ)單元施加漏極電壓的電路，讀取操作時(shí)施加約1.5V的漏極電壓，程序/刪除操作時(shí)施加約3 6V的漏極電壓。
讀出放大器17-0是通過(guò)在讀取操作時(shí)檢測(cè)/放大位線電位來(lái)判定存儲(chǔ)單元區(qū)域20中保存的數(shù)據(jù)的電路。
在具有如以上所述的結(jié)構(gòu)的本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，對(duì)其程序操作進(jìn)行說(shuō)明。在這里，以圖5的存儲(chǔ)單元區(qū)域20內(nèi)的、與字線WLO連接并向作為漏極、源極的存儲(chǔ)單元MC規(guī)劃副位線SBL0、SBL1時(shí)為例，進(jìn)行說(shuō)明。
圖6是本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的抽出有關(guān)存儲(chǔ)單元MC的結(jié)構(gòu)的圖，表示本實(shí)施方式的程序操作時(shí)的電流路徑。通過(guò)向字線WLO施加約9V的正的高電壓、向副位線SBL1施加約3 6V的正的高電壓、向副位線SBLO施加接地電壓OV，從而進(jìn)行向存儲(chǔ)單元MC的程序操作。
為了進(jìn)行向存儲(chǔ)單元MC的程序操作，WL解碼驅(qū)動(dòng)器51選擇字線WLO，施加約9V的電壓。SL解碼驅(qū)動(dòng)器52選擇選擇晶體管控制信號(hào)SLO、SL1，施加約10V的電壓。因此，副位線SBLO、 SBL1通過(guò)選擇晶體管S0、 Sl分別與主位線MBLO、 MBL1連接。
這里，作為放電控制電路的DS解碼驅(qū)動(dòng)器53，為了使與作為第l位線的主位線MBLO (程序操作時(shí)被施加接地電壓0V)連接的第1解碼驅(qū)動(dòng)晶體管DO處于激活狀態(tài)，選擇驅(qū)動(dòng)放電控制信號(hào)DSO。因此，通過(guò)放電晶體管DO設(shè)定主位線MBLO為接地電壓0V。此時(shí)，由于放電控制信 號(hào)DS1處于非選擇狀態(tài)，因此與作為第2位線的主位線MBL1 (程序操作 時(shí)被施加約3 6V的正的高電壓)連接的第2放電晶體管Dl呈非激活狀 態(tài)。這是為了防止放電晶體管D1呈激活狀態(tài)時(shí)，被施加約3 6V的正的 高電壓的主位線MBL1與接地端短路。
艮口，在本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置中，通過(guò)作為放電控制電路的 DS解碼驅(qū)動(dòng)器53生成并輸出互相獨(dú)立的放電控制信號(hào)DSO DSn，能夠 分別獨(dú)立地控制放電晶體管DO Dn的激活狀態(tài)/非激活狀態(tài)。因此，在程 序操作時(shí)，能夠使與被施加接地電壓的主位線MBLO連接的放電晶體管 DO處于激活狀態(tài)，另一方面，能夠使與被施加約3 6V的正的高電壓的 主位線MBL1連接的放電晶體管D1處于非激活狀態(tài)。因此，只有程序操 作時(shí)被施加接地電壓的主位線MBLO通過(guò)放電晶體管DO被設(shè)定為接地電 壓0V。
CS解碼驅(qū)動(dòng)器54選擇CS晶體管控制信號(hào)CS0、'CS1，施加約10V 的電壓。因此，主位線MBLO與節(jié)點(diǎn)NEVEN連接，主位線MBL1與節(jié)點(diǎn) NODD連接。
BS解碼驅(qū)動(dòng)器55選擇BS晶體管控制信號(hào)BSO，施加約IOV的電壓。 因此，節(jié)點(diǎn)NEVEN與接地電壓施加電路58連接，節(jié)點(diǎn)NODD與漏極電 壓施加電路59及讀出放大器60連接。在圖6中，由晶體管TO構(gòu)成接地 電壓施加電路58，由晶體管Tl構(gòu)成漏極電壓施加電路59。
通過(guò)漏極電壓施加電路T1、 BS晶體管B1、 CS晶體管C1向主位線 MBL1施加約3 6V的正的高電壓VPPD，而且通過(guò)選擇晶體管Sl向副 位線SBL1施加約3 6V的正的髙電壓VPPD。另外，通過(guò)接地電壓施加 電路T0、 BS晶體管B0、 CS晶體管CO向主位線MBLO施加接地電壓0V， 并且通過(guò)放電晶體管DO向主位線MBLO施加接地電壓0V。而且，通過(guò) 選擇晶體管SO向副位線SBLO施加接地電壓0V。其結(jié)果，在存儲(chǔ)單元 MC中，在漏極施加約3 6V的正的高電壓，并且在源極施加接地電壓0V。
此時(shí)，如圖6的虛線所示，程序操作時(shí)流過(guò)的約100 200ti A的存儲(chǔ) 單元電流從向漏極電壓施加電路Tl提供電壓的VPPD端子經(jīng)由存儲(chǔ)單元 MC流向放電晶體管DO與接地電壓施加電路T0。在現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置中，如圖8所示，存儲(chǔ)單元電流從向漏極電
壓施加電路Tl提供電壓的VPPD端子經(jīng)由存儲(chǔ)單元MC只流向接地電壓施加電路T0。相對(duì)于此，在本實(shí)施方式中，存儲(chǔ)單元電流不僅流向接地電壓施加電路T0，而且也流向放電晶體管DO。 g卩，根據(jù)本實(shí)施方式，約100 200u A的存儲(chǔ)單元電流向2處分流并流向接地端。因此，與現(xiàn)有的半導(dǎo)體存儲(chǔ)裝置相比，流過(guò)存儲(chǔ)單元電流時(shí)的電流路徑的IR-DROP變小。特別是，接地電壓施加電路T0、 BS晶體管B0、 CS晶體管C0的電流路徑的IR-DROP變小。其結(jié)果，能夠抑制向存儲(chǔ)單元MC的源極施加接地電壓時(shí)產(chǎn)生的因存儲(chǔ)單元電流的電流路徑中的IR-DROP而導(dǎo)致的電壓上升。
圖7是本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的抽出有關(guān)存儲(chǔ)單元MC的結(jié)構(gòu)的圖，表示其它實(shí)施方式的程序操作時(shí)的電流路徑。圖7的結(jié)構(gòu)與圖6大致相同，僅說(shuō)明與圖6的不同點(diǎn)。
在圖7中，與圖6相比較，CS解碼驅(qū)動(dòng)器54選擇的CS晶體管控制信號(hào)不同。即，在圖6的情況下，選擇/驅(qū)動(dòng)CS晶體管控制信號(hào)CS0、 CS1并使CS晶體管C0、 Cl處于激活狀態(tài)，但是在圖7的情況下，CS解碼驅(qū)動(dòng)器54只選擇/驅(qū)動(dòng)CS晶體管控制信號(hào)CS1并僅使與存儲(chǔ)單元MC的漏極連接的CS晶體管Cl處于激活狀態(tài)。
因此，通過(guò)漏極電壓施加電路T1、 BS晶體管B1、 CS晶體管C1向主位線MBL1施加約3 6V的正的高電壓VPPD，而且通過(guò)選擇晶體管Sl向副位線SBL1施加3 6V的正的高電壓VPPD。另夕卜，通過(guò)放電晶體管D0向主位線MBL0施加接地電壓0V，而且通過(guò)選擇晶體管S0向副位線SBL0施加接地電壓0V。其結(jié)果，在存儲(chǔ)單元MC中，在漏極施加約3 6V的正的高電壓，并且在源極施加接地電壓OV。
此時(shí)，如圖7的虛線所示，程序操作時(shí)流過(guò)的約100 200u A的存儲(chǔ)單元電流從向漏極電壓施加電路Tl提供電壓的VPPD端子經(jīng)由存儲(chǔ)單元MC，僅流向放電晶體管D0。存儲(chǔ)單元電流不會(huì)流向接地電壓施加電路T0。
與圖6的情況相比，向存儲(chǔ)單元MC施加接地電壓時(shí)產(chǎn)生的IR-DROP上升量變大，但是比圖8所示的現(xiàn)有技術(shù)的IR-DROP上升量小。即，因?yàn)橄鄬?duì)于在圖8的情況下，通過(guò)接地電壓施加晶體管T0、 BS晶體管B0、CS晶體管CO向主位線MBL0施加接地電壓0V，在圖7所示的其它實(shí)施方式中，通過(guò)放電晶體管DO直接向主位線MBLO施加接地電壓0V。
因此，根據(jù)圖7所示的本發(fā)明的其它實(shí)施方式，與現(xiàn)有技術(shù)相比，能夠謀求在存儲(chǔ)單元施加接地電壓時(shí)產(chǎn)生的IR-DROP上升量的降低。另一方面，與圖6所示的實(shí)施方式相比，雖然向存儲(chǔ)單元施加接地電壓時(shí)產(chǎn)生的IR-DROP上升量變大，但是另一方面減少了 1個(gè)選擇/驅(qū)動(dòng)的CS晶體管控制信號(hào)的個(gè)數(shù)。由于削減了列晶體管控制信號(hào)的驅(qū)動(dòng)數(shù)，因此能夠謀求因列晶體管驅(qū)動(dòng)而導(dǎo)致的消耗電流削減。由于用正的高電壓驅(qū)動(dòng)程序操作時(shí)的列晶體管，因此通過(guò)削減列晶體管控制信號(hào)的驅(qū)動(dòng)數(shù)，能夠謀求生成/提供正的高電壓的充電泵電路或調(diào)節(jié)器電路的面積削減。
如上所述，根據(jù)本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置，在每一主位線上設(shè)置放電晶體管，在各放電晶體管中，向柵極提供相互獨(dú)立的放電控制信號(hào)。因此，在程序操作時(shí)，能夠僅使設(shè)置在施加接地電壓的主位線上的放電晶體管處于激活狀態(tài)。因此，能夠降低施加在存儲(chǔ)單元的源極上的接地電壓的、因存儲(chǔ)單元電流的電流路徑中的IR-DROP而導(dǎo)致的電壓上升。因此，由于能夠謀求施加在存儲(chǔ)單元的漏極上的正的高電壓的降低，所以能夠?qū)崿F(xiàn)低電壓寫入操作，并且能夠?qū)崿F(xiàn)生成/提供正的高電壓的充電泵電路或調(diào)節(jié)器電路的面積削減。
另外，由于能夠設(shè)定程序操作時(shí)的存儲(chǔ)單元的源極為接近接地電壓的值，因此能夠謀求MONOS型閃存的設(shè)備可靠性的提高。
另外，由于使用放電晶體管來(lái)設(shè)定存儲(chǔ)單元的源極電壓為接地電壓，因此能夠縮小列晶體管的晶體管尺寸，由此能夠謀求芯片面積的縮小。
而且，圖7的情況下，不施加使與存儲(chǔ)單元的源極連接的主位線的列晶體管處于非選擇狀態(tài)的電壓，僅從放電晶體管提供接地電壓。因此，能夠削減列晶體管控制信號(hào)的驅(qū)動(dòng)數(shù)，所以能夠謀求因列晶體管驅(qū)動(dòng)而導(dǎo)致的消耗電流削減。因此，能夠謀求生成/提供正的高電壓的充電泵電路或調(diào)節(jié)器電路的面積削減。
另外，在所述的實(shí)施方式中，以程序操作時(shí)為例進(jìn)行了說(shuō)明，但是程序操作時(shí)以外，例如，也能在讀取操作時(shí)實(shí)施。另外，在所述實(shí)施方式中，優(yōu)選在程序操作終止后使放電晶體管DO、 Dl同時(shí)處于激活狀態(tài)的DS解碼驅(qū)動(dòng)器53。
另外，在所述實(shí)施方式中，優(yōu)選在讀取操作終止后使放電晶體管DO、 Dl同時(shí)處于激活狀態(tài)的DS解碼驅(qū)動(dòng)器53。
以上，說(shuō)明了本發(fā)明的實(shí)施方式，本發(fā)明的半導(dǎo)體存儲(chǔ)裝置不僅限于 所述的例示，對(duì)于在不超出本發(fā)明的要旨的范圍內(nèi)附加各種各樣的變更等 也有效。
例如，所述的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置以MONOS型閃存為例進(jìn)行 了說(shuō)明，但是本發(fā)明也能適用于掩模ROM等閃存以外的半導(dǎo)體存儲(chǔ)裝置 中。
另外，所述的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置是具備主位線與副位線的分 級(jí)型位線結(jié)構(gòu)的裝置，但是本發(fā)明也適用于具備非分級(jí)型位線結(jié)構(gòu)的存儲(chǔ) 單元陣列的半導(dǎo)體存儲(chǔ)裝置。例如，如所述的實(shí)施方式所述，放電晶體管 能設(shè)置在主位線上，該主位線經(jīng)由選擇晶體管而與副位線連接，該副位線 與存儲(chǔ)單元的源極和漏極連接，也能設(shè)置在直接與存儲(chǔ)單元的源極和漏極 連接的位線上。
另外，所述的實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置是具備假設(shè)接地結(jié)構(gòu)的存儲(chǔ) 單元陣列的例子，但是本發(fā)明也能適用于具備NOR型、DINOR型、NAND 型、AND型結(jié)構(gòu)的存儲(chǔ)單元陣列的半導(dǎo)體存儲(chǔ)裝置。 (產(chǎn)業(yè)上的利用可能性)
由于本發(fā)明的半導(dǎo)體存儲(chǔ)裝置能夠抑制程序操作時(shí)向存儲(chǔ)單元施加 接地電壓時(shí)產(chǎn)生的、因IR-DROP而導(dǎo)致的電壓上升，因此能夠?qū)崿F(xiàn)低電 壓寫入操作和芯片面積縮小。因此，例如，有助于實(shí)現(xiàn)消耗功率更小、尺 寸更小的閃存等。
1權(quán)利要求
1、一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具備存儲(chǔ)單元；第1和第2位線，其分別與所述存儲(chǔ)單元的源極和漏極直接或通過(guò)選擇晶體管間接連接；電壓施加電路，其輸出用于施加給所述存儲(chǔ)單元的接地電壓和規(guī)定的正電壓；列選擇電路，其控制是否向所述第1和第2位線施加從所述電壓施加電路輸出的接地電壓和規(guī)定的正電壓；第1和第2放電晶體管，其分別設(shè)置在所述第1和第2位線與接地端之間，且柵極接收相互獨(dú)立的放電控制信號(hào)；和放電控制電路，其生成并輸出所述放電控制信號(hào)。
2、 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 所述列選擇電路向所述第1位線施加接地電壓，向所述第2位線施加規(guī)定的正電壓，所述放電控制電路生成并輸出所述放電控制信號(hào)，使所述第1放電晶 體管處于激活狀態(tài)，并且使所述第2放電晶體管處于非激活狀態(tài)。
3、 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 所述列選擇電路不向所述第1位線施加電壓，而向所述第2位線施加規(guī)定的正電壓，所述放電控制電路生成并輸出所述放電控制信號(hào)，使所述第1放電晶 體管處于激活狀態(tài)，并且使所述第2放電晶體管處于非激活狀態(tài)。
4、 根據(jù)權(quán)利要求l所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 所述放電控制電路在程序操作終止后，使所述第1和第2放電晶體管均處于激活狀態(tài)。
5、 根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于 所述放電控制電路在讀取操作終止后，使所述第1和第2放電晶體管均處于激活狀態(tài)。
6、根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于: 所述第1和第2位線為主位線，所述第1和第2位線分別經(jīng)由選擇晶 體管而與副位線連接，所述副位線與所述存儲(chǔ)單元的源極和漏極連接。
全文摘要
本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置，能抑制程序操作時(shí)向存儲(chǔ)單元施加接地電源時(shí)產(chǎn)生的因IR-DROP而導(dǎo)致的接地電壓上升。針對(duì)與存儲(chǔ)單元(MC)的源極和漏極連接的位線(MBL0)、(MBL1)，與接地端之間設(shè)置有放電晶體管(D0)、(D1)。放電晶體管(D0)、(D1)的柵極接收由DS解碼驅(qū)動(dòng)器(53)生成并輸出的相互獨(dú)立的放電控制信號(hào)(DS0)、(DS1)。存儲(chǔ)單元(MC)的程序操作時(shí)，針對(duì)施加接地電壓的位線(MBL0)，能夠利用放電晶體管(D0)來(lái)設(shè)定接地電壓。
文檔編號(hào)G11C16/06GK101640070SQ20091016490
公開日2010年2月3日 申請(qǐng)日期2009年7月29日 優(yōu)先權(quán)日2008年7月31日
發(fā)明者中山雅義, 持田禮司, 春山星秀, 河野和幸 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社