專(zhuān)利名稱(chēng)：半導(dǎo)體存儲(chǔ)器單元、驅(qū)動(dòng)其的方法及半導(dǎo)體存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，特別涉及半導(dǎo)體存儲(chǔ)器單元、驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單 元的方法及半導(dǎo)體存儲(chǔ)器。
背景技術(shù)：
隨著CMOS持續(xù)高度集成和高性能發(fā)展出現(xiàn)按比例縮小，出現(xiàn)了超大規(guī)模集成電 路(VLSI)。眾所周知，現(xiàn)有的CMOS技術(shù)的按比例縮小在65nm節(jié)點(diǎn)及以下面臨速度和功率 之間的平衡的限制。幸運(yùn)地，提高遷移率的應(yīng)力工程以及新的柵堆疊材料(高k和金屬柵) 可以將CMOS按比例縮小向32nm節(jié)點(diǎn)以下延伸，而工藝變得更為復(fù)雜。同時(shí)，DRAM以及閃 存的按比例縮小也使存儲(chǔ)器單元電容、選擇晶體管、以及電荷存儲(chǔ)層上持續(xù)縮小。不幸地， CMOS邏輯電路和存儲(chǔ)器的按比例縮小，使得將其集成在一起形成系統(tǒng)級(jí)芯片(SoC)的難度 加大，這促使CMOS邏輯電路和存儲(chǔ)器無(wú)法集成在一起。令人感興趣的是，這種發(fā)展趨勢(shì)多 少降低了 VLSI作為單芯片系統(tǒng)的目的。制備于絕緣體上硅(SOI)的CMOS器件在降低功率和降低器件尺寸具有一定的優(yōu) 勢(shì)，盡管這一點(diǎn)眾所周知，但是由于體硅的價(jià)格優(yōu)勢(shì)，目前65nm節(jié)點(diǎn)的CMOS器件依然制 作在體硅上。隨著對(duì)功耗和器件尺寸的要求越來(lái)越低，在45nm及以下的節(jié)點(diǎn)中，SOI襯底 替換體硅的時(shí)代即將到來(lái)。通常的SOI的頂層硅厚度約為10nm(通常稱(chēng)為全耗盡SOI即 “FDS0I”)至200nm(通常稱(chēng)為部分耗盡SOI即“PDS0I”)。SOI上的CMOS晶體管的一個(gè)突 出特點(diǎn)具有“浮體”(floating)，由于該浮體不電連接至地(對(duì)于nMOS來(lái)說(shuō))或者Vcc (對(duì) 于pMOS來(lái)說(shuō))，寄生雙極晶體管(即源-體-漏構(gòu)成的雙極晶體管結(jié)構(gòu)，其基極浮置)開(kāi)啟， 該浮體引發(fā)的效應(yīng)包括閾值電壓Vth的瞬態(tài)浮動(dòng)和漏電流。制備于SOI和體硅上的CMOS 晶體管的其它結(jié)構(gòu)相類(lèi)似，比如包括淺溝槽隔離、作為柵介電層的氮化氧化硅、鎳硅化多晶 硅柵極堆疊結(jié)構(gòu)、多層(0N0)間隙壁、源/漏延伸區(qū)較淺、鎳硅化的源/漏極深結(jié)。作為一 個(gè)示例，對(duì)于65nm節(jié)點(diǎn)的晶體管，內(nèi)部核心邏輯電路的晶體管操作電壓通常約為1至1. 3V, 其溝道長(zhǎng)度較小(約為40至60nm)、柵介電層較薄(等效電厚度約為20至30 A )、源/漏 延伸區(qū)結(jié)深較淺(約為200至300 A ) ； 1/0電路(用于與芯片外電路接口的電路)的晶體 管在不同的外接電壓(Vcc)下工作，比如為1.8V、2. 5V、3. 3V，其溝道長(zhǎng)度較大(約為100至 300nm)、柵介電層較厚(等效電厚度約為40至70 A )，源/漏延伸區(qū)結(jié)深較深(約為300 至500 A)。核心邏輯電路的較低操作電壓是為了最小化操作功率，將來(lái)的32nm節(jié)點(diǎn)及以 下的CMOS晶體管可能包括新的應(yīng)變硅技術(shù)以及其它額外的特征，比如采用高k介質(zhì)作為柵 介電層、金屬柵堆疊結(jié)構(gòu)、或者SOI上的非平面溝道晶體管(FinFET)等等。傳統(tǒng)地，將閃存和CMOS邏輯電路集成在一起采用基于邏輯CMOS電路或者基于閃存的方法，然而這些方法并不成功。在基于SoC集成的全CMOS邏輯工藝中，邏輯多晶硅/柵 堆疊、柵氧化層以及間隙壁被迫與閃存共用，結(jié)果，閃存單元面積通常過(guò)大，操作電壓較高， 且陣列設(shè)計(jì)復(fù)雜。反過(guò)來(lái)，由于需要高電壓工藝和電路導(dǎo)致在低密度(比如<約0. 5Mb)應(yīng) 用中受到限制。在基于閃存的SoC集成電路中也存在問(wèn)題，該工藝的雙多晶硅浮柵ETox的高密度閃存、電荷陷阱單元(S0N0S、NR0M...等)被迫與CMOS邏輯電路共用，這個(gè)方法較為 復(fù)雜、昂貴且成品率低，邏輯晶體管的特性不可避免地被形成存儲(chǔ)器的那些熱循環(huán)改變，而 且不可能采用現(xiàn)有的CMOS庫(kù)和IP庫(kù)?？傊?，目前的CMOS技術(shù)促使先進(jìn)的邏輯和存儲(chǔ)技術(shù)進(jìn)一步分開(kāi)發(fā)展，確實(shí)降低了 集成電路(VLSI)用于單芯片系統(tǒng)的目的。即便如此，由于在單芯片系統(tǒng)中，邏輯和存儲(chǔ)功 能集成在一起可以實(shí)現(xiàn)高性能和低功耗，鑒于此優(yōu)點(diǎn)，人們?yōu)榱诉_(dá)到該目的付出了大量的 勞動(dòng)，比如 Yu Hsien Lin 等人發(fā)表在《IEEE Transactions on Electron Devices》雜志的 2006年第53期第4刊第782至788頁(yè)文章中公開(kāi)了采用氧化鉿(Hf02)納米晶作為電荷陷 阱層形成的存儲(chǔ)結(jié)構(gòu)的研究。但是在上述技術(shù)方案中，形成氧化鉿(Hf02)納米晶的工藝目前尚不成熟，難以控 制，會(huì)影響半導(dǎo)體存儲(chǔ)器的成品率，同時(shí)該研究也沒(méi)有公開(kāi)如何利用該結(jié)構(gòu)形成單芯片系 統(tǒng)的方法。因此需要一種先進(jìn)的將存儲(chǔ)器單元和邏輯電路集成在一起的方法。

發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供提供一種半導(dǎo)體存儲(chǔ)器單元、驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的 方法及半導(dǎo)體存儲(chǔ)器，以將存儲(chǔ)器的存儲(chǔ)單元與邏輯器件集成在一起，提高集成電路的性 能和降低功耗。為解決上述問(wèn)題，本發(fā)明提供了一種非易失性半導(dǎo)體存儲(chǔ)器單元，包括絕緣體上 硅，所述絕緣體上硅包括頂層硅、埋氧層以及硅襯底，所述頂層硅具有第一導(dǎo)電類(lèi)型；第一 擴(kuò)散區(qū)，位于頂層硅內(nèi)，所述第一擴(kuò)散區(qū)具有與第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；第二擴(kuò) 散區(qū)，位于頂層硅內(nèi)且與第一擴(kuò)散區(qū)隔開(kāi)，所述第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間形成溝道區(qū)， 所述第二擴(kuò)散區(qū)與第一擴(kuò)散區(qū)導(dǎo)電類(lèi)型相同；柵介電層，位于溝道區(qū)上方的頂層硅上；柵 電極，位于所述柵介電層上；還包括第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，所述第一電 荷存儲(chǔ)區(qū)位于柵介電層內(nèi)且靠近溝道區(qū)與第一擴(kuò)散區(qū)之間的部分，所述第二電荷存儲(chǔ)區(qū)位 于柵介電層內(nèi)且靠近溝道區(qū)與第二擴(kuò)散區(qū)之間的部分，所述第一電荷存儲(chǔ)區(qū)和/或第二電 荷存儲(chǔ)區(qū)通過(guò)電場(chǎng)力形成。所述電場(chǎng)力是通過(guò)向柵電極、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)或者硅襯底施加不同電壓 形成，所述柵電極與第一擴(kuò)散區(qū)之間、柵電極與第二擴(kuò)散區(qū)之間、或者第一擴(kuò)散區(qū)與第二擴(kuò) 散區(qū)之間的電壓差不超過(guò)柵介電層的擊穿電壓以及第一擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié) 的擊穿電壓和第二擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié)的擊穿電壓。所述電壓差不大于外接電壓的1.5倍。所述柵介電層為氧化硅、氮氧化硅、氮化硅或者高k介質(zhì)材料構(gòu)成。所述高k 介質(zhì)為 Hf02、A1203、La203、Hfsi0N、HfA102 或者 ZrOx。所述第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)通過(guò)注入形成，所述注入包括低摻雜源/漏極注入 和重?fù)诫s源/漏極注入。相應(yīng)地，本發(fā)明還提供一種驅(qū)動(dòng)如上所述的半導(dǎo)體存儲(chǔ)器單元的方法，包括通過(guò) 電場(chǎng)力在柵介電層內(nèi)的第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)注入電荷進(jìn)行編程步驟。所述電場(chǎng)力通過(guò)向柵電極、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)或者硅襯底施加不同電壓形成，所述柵電極與第一擴(kuò)散區(qū)之間、柵電極與第二擴(kuò)散區(qū)之間、或者第一擴(kuò)散區(qū)與第二擴(kuò)散 區(qū)之間的電壓差不超過(guò)柵介電層的擊穿電壓以及第一擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié)的 擊穿電壓和第二擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié)的擊穿電壓。所述電壓差不大于外接電壓的1. 5倍。所述第一電荷存儲(chǔ)區(qū)、第二電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷通過(guò)帶-帶隧穿原理產(chǎn)生且由PN附近電場(chǎng)加速為熱載流子注入形成。所述第一導(dǎo)電類(lèi)型為p型，所述第二導(dǎo)電類(lèi)型為n型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)電 荷的條件為柵電極接0V 外接電壓的一半、硅襯底接0 負(fù)的外接電壓的一半、第一擴(kuò)散 區(qū)接外接電壓、第二擴(kuò)散區(qū)接0V、且保持該條件1 i! s 10ms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)電 荷的條件為柵電極接0V 外接電壓的一半、硅襯底接0V 負(fù)的外接電壓的一半、第一擴(kuò) 散區(qū)接0V、第二擴(kuò)散區(qū)接外接電壓、且保持該條件IPs 10ms;所述第一電荷存儲(chǔ)區(qū)、第二 電荷存儲(chǔ)區(qū)同時(shí)存儲(chǔ)電荷的條件為柵電極接0 外接電壓的一半、硅襯底接0 負(fù)的外接 電壓的一半、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí)接外接電壓、且保持上述條件1 P s 10ms。所述第一導(dǎo)電類(lèi)型為n型，所述第二導(dǎo)電類(lèi)型為p型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ) 電荷的條件為柵電極接外接電壓的一半 0V、硅襯底接外接電壓、第一擴(kuò)散區(qū)接0V 負(fù) 的外接電壓的一半、第二擴(kuò)散區(qū)接0V、且保持該條件1 i! s 10ms ；所述第二電荷存儲(chǔ)區(qū)存 儲(chǔ)電荷的條件為柵電極接外接電壓的一半 外接電壓、硅襯底接外接電壓、第一擴(kuò)散區(qū)接 0V、第二擴(kuò)散區(qū)接0V 負(fù)的外接電壓的一半、且保持該條件1 P s 10ms ；所述第一電荷 存儲(chǔ)區(qū)、第二電荷存儲(chǔ)區(qū)同時(shí)存儲(chǔ)電荷的條件為柵電極接外接電壓的一半 0V、硅襯底 接外接電壓、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí)接0 負(fù)的外接電壓的一半、且保持上述條件 1 li s 10ms。所述第一電荷存儲(chǔ)區(qū)、第二電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷通過(guò)溝道電流在PN附近電 場(chǎng)加速為熱載流子注入形成。所述第一導(dǎo)電類(lèi)型為p型，所述第二導(dǎo)電類(lèi)型為n型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ) 電荷的條件為柵電極接外接電壓 外接電壓的1. 5倍、硅襯底接0V、第一擴(kuò)散區(qū)接外接電 壓、第二擴(kuò)散區(qū)接0V、且保持該條件ly s 10ms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為 柵電極接外接電壓 外接電壓的1. 5倍、硅襯底接0V、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接外接 電壓、且保持該條件1 P s 10ms。所述第一導(dǎo)電類(lèi)型為n型，所述第二導(dǎo)電類(lèi)型為p型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ) 電荷的條件為柵電極接0V 負(fù)的外接電壓的一半、硅襯底接外接電壓、第一擴(kuò)散區(qū)接0V、 第二擴(kuò)散區(qū)接外接電壓、且保持該條件1 y S 10ms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件 為柵電極接0V 負(fù)的外接電壓的一半、硅襯底接外接電壓、第一擴(kuò)散區(qū)接外接電壓、第二 擴(kuò)散區(qū)接0V、且保持該條件1 ii s 10ms。所述驅(qū)動(dòng)上述的半導(dǎo)體存儲(chǔ)器單元的方法進(jìn)一步包括讀出通過(guò)檢測(cè)在第一擴(kuò)散 區(qū)和第二擴(kuò)散區(qū)之間流動(dòng)的溝道電流讀出所述半導(dǎo)體存儲(chǔ)器單元中信息步驟。所述第一導(dǎo)電類(lèi)型為p型，所述第二導(dǎo)電類(lèi)型為n型；所述讀出第一電荷存儲(chǔ)區(qū)存 儲(chǔ)的信息通過(guò)檢測(cè)第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流獲得，檢測(cè)條件為柵電極接外接 電壓的一半 外接電壓、硅襯底接0V、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接0. 1 IV、且保持該 條件Ins 1 i! s并檢測(cè)溝道電流；所述讀出第二電荷存儲(chǔ)區(qū)存儲(chǔ)的信息通過(guò)檢測(cè)第一擴(kuò)散區(qū)向第二擴(kuò)散區(qū)流動(dòng)的電流獲得，檢測(cè)條件為柵電極接外接電壓的一半 外接電壓、硅襯 底接0V、第一擴(kuò)散區(qū)接0. 1 IV、第二擴(kuò)散區(qū)接0V、且保持該條件Ins 1 y s并檢測(cè)溝道 電流。所述第一導(dǎo)電類(lèi)型為n型，所述第二導(dǎo)電類(lèi)型為p型；所述讀出第一電荷存儲(chǔ)區(qū)存 儲(chǔ)的信息通過(guò)檢測(cè)第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流獲得，檢測(cè)條件為柵電極接外接 電壓的一半 負(fù)的外接電壓、硅襯底接0V、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接-1 -0. IV、且 保持該條件Ins 1 y S并檢測(cè)溝道電流；所述讀出第二電荷存儲(chǔ)區(qū)存儲(chǔ)的信息通過(guò)檢測(cè) 第一擴(kuò)散區(qū)向第二擴(kuò)散區(qū)流動(dòng)的電流獲得，檢測(cè)條件為柵電極接外接電壓的一半 負(fù)的 外接電壓、硅襯底接0V、第一擴(kuò)散區(qū)接-1 -0. IV、第二擴(kuò)散區(qū)接0V、且保持該條件Ins IPs并檢測(cè)溝道電流。若所述存儲(chǔ)器將存儲(chǔ)模擬信息，所述驅(qū)動(dòng)上述的半導(dǎo)體存儲(chǔ)器單元的方法進(jìn)一步 包括通過(guò)將種類(lèi)相反的電荷注入至第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)以中和第一電 荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷擦除所述半導(dǎo)體存儲(chǔ)器單元中信息步驟。所述第一導(dǎo)電類(lèi)型為p型，所述第二導(dǎo)電類(lèi)型為n型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ) 的電荷為電子，所述擦除第一電荷存儲(chǔ)區(qū)存儲(chǔ)的信息的條件為柵電極接負(fù)的外接電壓的 一半 0V、硅襯底接0V、第一擴(kuò)散區(qū)接外接電壓的一半、第二擴(kuò)散區(qū)接0V、且保持該條件 li! s 10ms ；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為電子，所述擦除第二電荷存儲(chǔ)區(qū)存儲(chǔ)的信 息的條件為柵電極接負(fù)的外接電壓的一半 0V、硅襯底接0V、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散 區(qū)接外接電壓的一半、且保持該條件1 P s 10ms ；所述第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū) 存儲(chǔ)的電荷為電子，同時(shí)擦除第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷的條件為柵 電極接負(fù)的外接電壓的一半 0V、硅襯底接0V、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí)接外接電壓 的一半、且保持該條件1 P s 10ms。所述第一導(dǎo)電類(lèi)型為n型，所述第二導(dǎo)電類(lèi)型為p型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)的 電荷為空穴，所述擦除第一電荷存儲(chǔ)區(qū)存儲(chǔ)的信息的條件為柵電極接外接電壓的一半 0V、硅襯底接外接電壓、第一擴(kuò)散區(qū)接負(fù)的外接電壓的一半、第二擴(kuò)散區(qū)接0V、且保持該條 件1 i! s 10ms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為空穴，所述擦除第二電荷存儲(chǔ)區(qū)存儲(chǔ)的 信息的條件為柵電極接外接電壓的一半 0V、硅襯底接外接電壓、第一擴(kuò)散區(qū)接0V、第二 擴(kuò)散區(qū)接負(fù)的外接電壓的一半、且保持該條件1 P s 10ms ；所述第一電荷存儲(chǔ)區(qū)和第二電 荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為空穴，同時(shí)擦除第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷的條 件為柵電極接外接電壓的一半 0V、硅襯底接外接電壓、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí) 接負(fù)的外接電壓的一半、且保持該條件1 P s 10ms。一種包括如上所述的半導(dǎo)體存儲(chǔ)器單元的半導(dǎo)體存儲(chǔ)器。所述半導(dǎo)體存儲(chǔ)器布局方式為NOR、NAND、AND、或者虛擬接地。與現(xiàn)有技術(shù)相比，本技術(shù)方案具有以下優(yōu)點(diǎn)利用現(xiàn)有的SOI M0S晶體管結(jié)構(gòu)，通 過(guò)電場(chǎng)力在柵介電層內(nèi)形成第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，構(gòu)成所需的半導(dǎo)體存 儲(chǔ)器單元，無(wú)需現(xiàn)有技術(shù)的額外形成存儲(chǔ)器單元的工藝，與現(xiàn)有的形成邏輯電路工藝相兼 容，提高了集成電路的性能和降低功耗，同時(shí)通過(guò)利用S0I作為半導(dǎo)體襯底，可以進(jìn)一步降 低制作于其上的半導(dǎo)體存儲(chǔ)器的漏電流即降低功耗，有利于器件的進(jìn)一步縮?。槐炯夹g(shù)方案的電場(chǎng)力通過(guò)在第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)以及柵電極和硅襯底(相當(dāng)于體)上接入不同電壓形成，所述柵電極與第一擴(kuò)散區(qū)之間、柵電極與第二擴(kuò)散區(qū)之間、或 者第一擴(kuò)散區(qū)與第二擴(kuò)散區(qū)之間的電壓差不超過(guò)柵介電層的擊穿電壓和第一擴(kuò)散區(qū)與硅 襯底之間及第二擴(kuò)散區(qū)與硅襯底之間形成的PN結(jié)的擊穿電壓。該電壓能夠使頂層硅內(nèi)的 電荷在電場(chǎng)力的作用下進(jìn)入柵介電層內(nèi)的靠近第一擴(kuò)散區(qū)和/或第二擴(kuò)散區(qū)附近，形成第 一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，將待存儲(chǔ)的信息保存入第一電荷存儲(chǔ)區(qū)和/或第二 電荷存儲(chǔ)區(qū)，實(shí)現(xiàn)了編程的功能；本技術(shù)方案的接入所需的半導(dǎo)體存儲(chǔ)器單元的柵電極、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū) 和硅襯底的電壓通過(guò)現(xiàn)有的集成電路中的電荷泵實(shí)現(xiàn)，僅需改變接入半導(dǎo)體存儲(chǔ)器單元的 電荷泵級(jí)數(shù)(stage)，就能夠使電荷泵的輸出電壓達(dá)到本技術(shù)方案的電壓范圍，無(wú)需改變其 它外圍電路的結(jié)構(gòu)，能夠與現(xiàn)有CMOS工藝兼容，不會(huì)造成工藝成本增加；本技術(shù)方案通過(guò)檢測(cè)溝道電流讀出第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間的流動(dòng)的電流， 從而確定第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷信息，實(shí)現(xiàn)讀出的功能；本技術(shù)方案通過(guò)將種類(lèi)相反的電荷注入至第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ) 區(qū)，消除第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷，從而實(shí)現(xiàn)反復(fù)編程和擦寫(xiě)的目的。


圖1為本發(fā)明的半導(dǎo)體存儲(chǔ)器單元結(jié)構(gòu)示意圖；圖2A、2B為本發(fā)明的采用帶_帶隧穿原理驅(qū)動(dòng)n型溝道的半導(dǎo)體存儲(chǔ)器單元的編 程原理示意圖；圖3A、3B為本發(fā)明的采用帶_帶隧穿原理驅(qū)動(dòng)p型溝道的半導(dǎo)體存儲(chǔ)器單元的編 程原理示意圖；圖4A、4B為本發(fā)明的采用溝道熱電子原理驅(qū)動(dòng)n型溝道的半導(dǎo)體存儲(chǔ)器單元的編 程原理示意圖；圖5A、5B為本發(fā)明的采用溝道熱空穴原理驅(qū)動(dòng)p型溝道的半導(dǎo)體存儲(chǔ)器單元的編 程原理示意圖；圖6A、6B為本發(fā)明的通過(guò)檢測(cè)溝道電流讀出n型溝道的半導(dǎo)體存儲(chǔ)器單元存儲(chǔ)信 息的原理示意圖；圖7A、7B為本發(fā)明的通過(guò)檢測(cè)溝道電流讀出p型溝道的半導(dǎo)體存儲(chǔ)器單元存儲(chǔ)信 息的原理示意圖；圖8A、8B為本發(fā)明的采用GIDL原理擦除n型溝道的半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信 息的原理示意圖；圖9A、9B為本發(fā)明的采用GIDL原理擦除p型溝道的半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信 息的原理示意圖。
具體實(shí)施例方式本發(fā)明利用現(xiàn)有的SOI M0S晶體管結(jié)構(gòu)，通過(guò)電場(chǎng)力在柵介電層內(nèi)形成第一電荷 存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，構(gòu)成所需的半導(dǎo)體存儲(chǔ)器單元，無(wú)需現(xiàn)有技術(shù)的額外形成 存儲(chǔ)器單元的工藝，與現(xiàn)有的形成邏輯電路工藝相兼容，提高了集成電路的性能和降低功 耗，同時(shí)通過(guò)利用S0I作為半導(dǎo)體襯底，可以進(jìn)一步降低制作于其上的半導(dǎo)體存儲(chǔ)器的漏電流即降低功耗，有利于器件的進(jìn)一步縮??；本發(fā)明的電場(chǎng)力通過(guò)在第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)以及柵電極和硅襯底(相當(dāng)于 體)上接入不同電壓形成，所述柵電極與第一擴(kuò)散區(qū)之間、柵電極與第二擴(kuò)散區(qū)之間、或者 第一擴(kuò)散區(qū)與第二擴(kuò)散區(qū)之間的電壓差不超過(guò)柵介電層的擊穿電壓和第一擴(kuò)散區(qū)與硅襯 底之間及第二擴(kuò)散區(qū)與硅襯底之間形成的PN結(jié)的擊穿電壓。該電壓能夠使頂層硅內(nèi)的電 荷在電場(chǎng)力的作用下進(jìn)入柵介電層內(nèi)的靠近第一擴(kuò)散區(qū)和/或第二擴(kuò)散區(qū)附近，形成第一 電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，將待存儲(chǔ)的信息保存入第一電荷存儲(chǔ)區(qū)和/或第二電 荷存儲(chǔ)區(qū)，實(shí)現(xiàn)了編程的功能；本發(fā)明的接入所需的半導(dǎo)體存儲(chǔ)器單元的柵電極、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)和硅 襯底的電壓通過(guò)現(xiàn)有的集成電路中的電荷泵實(shí)現(xiàn)，僅需改變接入半導(dǎo)體存儲(chǔ)器單元的電荷 泵級(jí)數(shù)(stage)，就能夠使電荷泵的輸出電壓達(dá)到本技術(shù)方案的電壓范圍，無(wú)需改變其它外 圍電路的結(jié)構(gòu)，能夠與現(xiàn)有CMOS工藝兼容，不會(huì)造成工藝成本增加；本發(fā)明通過(guò)檢測(cè)溝道電流讀出第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間的流動(dòng)的電流，從而 確定第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷信息，實(shí)現(xiàn)讀出的功能；本發(fā)明通過(guò)將種類(lèi)相反的電荷注入至第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，消 除第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷，從而實(shí)現(xiàn)反復(fù)編程和擦寫(xiě)的目的。以下通過(guò)依據(jù)附圖詳細(xì)地描述具體實(shí)施例，上述的目的和本發(fā)明的優(yōu)點(diǎn)將更加清 楚本發(fā)明首先提供一種非易失性半導(dǎo)體存儲(chǔ)器單元，用于存儲(chǔ)兩位數(shù)字信息，請(qǐng)參 照?qǐng)D1，包括絕緣體上硅結(jié)構(gòu)，所述絕緣體上硅包括硅襯底、埋氧層、頂層硅100，所述頂層 硅100具有第一導(dǎo)電類(lèi)型；第一擴(kuò)散區(qū)102，位于頂層硅100內(nèi)，所述第一擴(kuò)散區(qū)102具有 與第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；第二擴(kuò)散區(qū)103，位于頂層硅100內(nèi)且與第一擴(kuò)散 區(qū)102隔開(kāi)，所述第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103之間形成溝道區(qū)，所述第二擴(kuò)散區(qū)103 與第一擴(kuò)散區(qū)102導(dǎo)電類(lèi)型相同；柵介電層104，位于溝道區(qū)上方的頂層硅100上；柵電極 105，位于所述柵介電層104上；第一電荷存儲(chǔ)區(qū)106，位于柵介電層104內(nèi)且靠近溝道區(qū)與 第一擴(kuò)散區(qū)102之間的部分；第二電荷存儲(chǔ)區(qū)107，位于柵介電層104內(nèi)且靠近溝道區(qū)與第 二擴(kuò)散區(qū)103之間的部分，所述第一電荷存儲(chǔ)區(qū)106和/或第二電荷存儲(chǔ)區(qū)107通過(guò)電場(chǎng) 力形成。上述的第一電荷存儲(chǔ)區(qū)106、第二電荷存儲(chǔ)區(qū)107可以不必同時(shí)具有，所述第一電 荷存儲(chǔ)區(qū)106或第二電荷存儲(chǔ)區(qū)107同樣通過(guò)電場(chǎng)力形成。所述頂層硅100內(nèi)還可能形成有各種摻雜阱(well)，比如可以為n型摻雜阱或者 P型摻雜阱，n型溝道的存儲(chǔ)單元形成于p型摻雜阱內(nèi)，p型溝道的存儲(chǔ)單元形成于n型摻 雜阱內(nèi)，此處為了簡(jiǎn)化示意，未圖示，在此不應(yīng)過(guò)分限制本發(fā)明的保護(hù)范圍。所述柵介電層104為氧化硅、氮氧化硅、氮化硅或者高k介質(zhì)材料構(gòu)成。目前通常 采用的高k介質(zhì)材料為Hf02、Al203、La203、HfSi0N、&0x或者HfA102。尤其在32nm節(jié)點(diǎn)及以 下，通常采用高k介質(zhì)材料，而高k介質(zhì)材料本身固有高密度的缺陷，可以作為陷阱用于存 儲(chǔ)電荷。所述第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103通過(guò)多步注入形成，包括圖中低摻雜源/ 漏極注入形成的淺灰色區(qū)域(未標(biāo)記)和重?fù)诫s的源/漏注入形成的區(qū)域(未標(biāo)記)。
上述半導(dǎo)體存儲(chǔ)器與常用的SOI MOS晶體管結(jié)構(gòu)區(qū)別在于存在第一電荷存儲(chǔ)區(qū)106和/或第二電荷存儲(chǔ)區(qū)107，與現(xiàn)有的形成SOI器件的工藝相兼容，提高了集成電路的 性能和降低了功耗；所述第一電荷存儲(chǔ)區(qū)106和/或第二電荷存儲(chǔ)區(qū)107通過(guò)對(duì)第一擴(kuò)散區(qū)、第二擴(kuò) 散區(qū)、硅襯底以及柵電極施加電壓，在電場(chǎng)力的作用下產(chǎn)生，所述柵電極與第一擴(kuò)散區(qū)之 間、柵電極與第二擴(kuò)散區(qū)之間、或者第一擴(kuò)散區(qū)與第二擴(kuò)散區(qū)之間的電壓差不超過(guò)柵介電 層的擊穿電壓以及第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié)的擊穿電壓。所述電壓差的范圍是不大于外接電壓源(Vcc)的外接電壓的1. 5倍。所述外接電 壓源的外接電壓對(duì)應(yīng)于各代的MOS晶體管的操作電壓，而各代的MOS晶體管的操作電壓又 對(duì)應(yīng)于各代的MOS晶體管的柵介電層厚度，比如可以為75入、50 A、35 A、20 A等，相應(yīng)地， 外接電壓可以為3. 3V、2. 5V、1. 8V、1. 0V。而且，若所需電壓高于或者低于外接電壓時(shí)，可以采用現(xiàn)有的集成電路中的電荷 泵以實(shí)現(xiàn)驅(qū)動(dòng)存儲(chǔ)器單元所需電壓，比如通過(guò)改變接入所述存儲(chǔ)器單元的電荷泵的級(jí)數(shù) (stage)從而達(dá)到本發(fā)明需要的電壓，而無(wú)需改變其它外圍電路的結(jié)構(gòu)，即使當(dāng)所需電壓高 于外接電壓時(shí)，也無(wú)需額外增加外接電壓源，因此能夠與現(xiàn)有CMOS工藝兼容，不會(huì)造成工 藝成本增加。本發(fā)明還給出驅(qū)動(dòng)上述半導(dǎo)體存儲(chǔ)器單元的方法，包括對(duì)所述半導(dǎo)體存儲(chǔ)器單元 進(jìn)行編程步驟，所述編程步驟通過(guò)電場(chǎng)力在柵介電層內(nèi)形成第一電荷存儲(chǔ)區(qū)和/或第二電 荷存儲(chǔ)區(qū)注入電荷進(jìn)行，所述電場(chǎng)力通過(guò)向柵電極、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)或者硅襯底施 加不同電壓形成，所述柵電極與第一擴(kuò)散區(qū)之間、柵電極與第二擴(kuò)散區(qū)之間、或者第一擴(kuò)散 區(qū)與第二擴(kuò)散區(qū)之間的電壓差不超過(guò)柵介電層的擊穿電壓以及第一擴(kuò)散區(qū)與硅襯底之間 形成的PN結(jié)的擊穿電壓和第二擴(kuò)散區(qū)與硅襯底之間形成的PN結(jié)的擊穿電壓。下面參照附 圖針對(duì)驅(qū)動(dòng)本發(fā)明的半導(dǎo)體存儲(chǔ)器單元的方法給出詳細(xì)描述。一、采用帶-帶隧穿(BBT，band-to-band transition)原理的對(duì)本發(fā)明的半導(dǎo)體 存儲(chǔ)器單元進(jìn)行編程。所述驅(qū)動(dòng)本發(fā)明的半導(dǎo)體存儲(chǔ)器包括對(duì)本發(fā)明的半導(dǎo)體存儲(chǔ)器單元進(jìn)行編程的 方法，在第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷通過(guò)帶_帶隧穿原理產(chǎn)生且 由PN附近電場(chǎng)加速為熱載流子注入形成。1. η型溝道的半導(dǎo)體存儲(chǔ)器單元的編程原理圖2Α至2C給出了本發(fā)明的采用帶_帶隧穿原理驅(qū)動(dòng)η型溝道的半導(dǎo)體存儲(chǔ)器單 元的編程原理示意圖。此時(shí)所述第一導(dǎo)電類(lèi)型為P型，所述第二導(dǎo)電類(lèi)型為η型。若欲將數(shù)據(jù)存入半導(dǎo)體存儲(chǔ)器單元，柵電極105的電壓Vg接0 Vcc/2，硅襯底 100的電壓Vsub為OV -Vcc/2，因此在溝道中沒(méi)有反型電子；然后，外圍電路將需要存儲(chǔ) 的數(shù)據(jù)通過(guò)列向位線在半導(dǎo)體存儲(chǔ)器單元的第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103上分別加 正電壓Vl或者V2，所述Vl或者V2為Vcc，于是第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103和頂 層硅100之間的形成反偏結(jié)；通過(guò)價(jià)帶電子的帶-帶隧穿，在頂層硅100中靠近第一擴(kuò)散區(qū) 102的低摻雜區(qū)域或者靠近第二擴(kuò)散區(qū)103的低摻雜區(qū)域與柵介電層的界面產(chǎn)生空穴，在 硅襯底的電壓Vsub下，所述空穴會(huì)向頂層硅100內(nèi)運(yùn)動(dòng)，由于第一擴(kuò)散區(qū)102或者第二擴(kuò) 散區(qū)103的低摻雜區(qū)域與硅襯底100之間形成比較窄的PN結(jié)，因此PN附近的電場(chǎng)較強(qiáng)，在第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103表面的空穴經(jīng)過(guò)PN結(jié)時(shí)，會(huì)在PN結(jié)的強(qiáng)電場(chǎng)下加速 取得動(dòng)能，形成熱空穴，同時(shí)熱空穴通過(guò)離化作用產(chǎn)生更多的電子-空穴對(duì)，其中，產(chǎn)生的 熱電子的能量足夠大，在柵電極105的電壓Vg下，可以克服柵介電層104與頂層硅100之 間的界面勢(shì)壘，進(jìn)入柵介電層104中的靠近溝道區(qū)與第一擴(kuò)散區(qū)之間的部分或者進(jìn)入柵介 電層104中的靠近溝道區(qū)與第二擴(kuò)散區(qū)之間的部分，即注入至第一電荷存儲(chǔ)區(qū)106或者第 二電荷存儲(chǔ)區(qū)107。為了使電子注入得充分，本發(fā)明保持上述電壓條件的時(shí)間足夠長(zhǎng)，本發(fā)明設(shè)置為 1 μ s 10ms。所述保持時(shí)間與驅(qū)動(dòng)存儲(chǔ)器單元所需電壓有關(guān)，即與MOS晶體管柵介電層的 厚度有關(guān)。在實(shí)際操作中，若保持時(shí)間過(guò)長(zhǎng)，可能導(dǎo)致柵介電層或者PN結(jié)的擊穿或者狀態(tài) 退化，設(shè)置時(shí)間過(guò)短，可能導(dǎo)致存儲(chǔ)電荷不夠給后續(xù)讀出狀態(tài)的確定造成擾亂，本發(fā)明基于 具體柵介電層104的厚度考慮，將上述條件保持足夠長(zhǎng)時(shí)間，比如設(shè)置在1 μ s IOms范圍 內(nèi)，既可以達(dá)到充分注入電荷的目的，又可以防止擊穿或者狀態(tài)擾亂。同時(shí)所述保持時(shí)間與 驅(qū)動(dòng)存儲(chǔ)器單元的柵介質(zhì)層的材料有關(guān)，對(duì)于具有陷阱(traps)的柵介質(zhì)層來(lái)說(shuō)，上述電 壓條件的保持時(shí)間可以很短，而本發(fā)明設(shè)置該時(shí)間的目的在于對(duì)于即使柵介質(zhì)層內(nèi)沒(méi)有陷 阱，通過(guò)施加電場(chǎng)力且保持一定時(shí)間同樣可以達(dá)到形成存儲(chǔ)器的目的。本發(fā)明中，所述第一擴(kuò)散區(qū)102的電壓Vl或第二擴(kuò)散區(qū)103的電壓V2為Vcc，硅 襯底100的電壓Vsub為OV -Vcc/2，這與現(xiàn)有的普通MOS晶體管的接入的電壓不同，主要 目的為增強(qiáng)第一擴(kuò)散區(qū)102的低摻雜區(qū)域與頂層硅100之間的電場(chǎng)，從而提高空穴的能量 使其加速、離化生成更多的電子-空穴對(duì)，使生成的電子具有足夠高的能量，可以克服頂層 硅100與柵介電層104之間的界面勢(shì)壘，進(jìn)入柵介電層104。作為本發(fā)明的一個(gè)實(shí)施例，參照?qǐng)D2A，為采用帶_帶隧穿原理將電荷存儲(chǔ)入η型 溝道的半導(dǎo)體存儲(chǔ)器單元的第一電荷存儲(chǔ)區(qū)的原理示意圖，如圖所示，在所述第一電荷存 儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極105的電壓Vg為Vcc/2、硅襯底的電壓Vsub為0V、第一擴(kuò) 散區(qū)102的電壓Vl為Vcc、第二擴(kuò)散區(qū)103的電壓V2為0V、保持該條件的時(shí)間為1 μ s 10ms，具體根據(jù)柵介電層的厚度確定。圖2A中實(shí)線箭頭方向表示流向頂層硅100的空穴流 的方向。作為本發(fā)明的另一個(gè)實(shí)施例，參照?qǐng)D2B，在圖2A的基礎(chǔ)上將第一擴(kuò)散區(qū)102的電 壓Vl和第二擴(kuò)散區(qū)103的電壓倒置，即第一擴(kuò)散區(qū)102的電壓Vl為OV而第二擴(kuò)散區(qū)103 的電壓V2為Vcc并保持該條件的時(shí)間為1 μ s 10ms，可以將電荷存儲(chǔ)入第二電荷存儲(chǔ)區(qū) 107，該原理與圖2A的實(shí)施例相似，在此不加詳述。圖2B中實(shí)線箭頭方向表示流向頂層硅 100的空穴流的方向。作為本發(fā)明的又一個(gè)實(shí)施例，在圖2A的基礎(chǔ)上將第一擴(kuò)散區(qū)102的電壓Vl和第 二擴(kuò)散區(qū)103的電壓V2同時(shí)接Vcc，并保持上述條件的時(shí)間為1μ s 10ms，可以將電荷同 時(shí)存儲(chǔ)入第一電荷存儲(chǔ)區(qū)106和第二電荷存儲(chǔ)區(qū)107，該原理與圖2A的實(shí)施例相似，在此不 加詳述。同樣，第二擴(kuò)散區(qū)103的電壓V2為Vcc，具有與圖2A同樣的作用和目的，在此也不 加詳述。本發(fā)明通過(guò)相繼在第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103施加第一電壓或者同時(shí)施加 Vcc，本發(fā)明的半導(dǎo)體存儲(chǔ)器單元可以實(shí)現(xiàn)兩字節(jié)編程。
2. ρ型溝道的半導(dǎo)體存儲(chǔ)器單元的編程原理圖3A至3B給出了本發(fā)明的采用帶-帶隧穿原理驅(qū)動(dòng)ρ型溝道的半導(dǎo)體存儲(chǔ)器單 元的編程原理示意圖。此時(shí)所述第一導(dǎo)電類(lèi)型為η型，所述第二導(dǎo)電類(lèi)型為P型。所述驅(qū)動(dòng) P型溝道的半導(dǎo)體存儲(chǔ)器單元的編程原理與前述驅(qū)動(dòng)η型溝道半導(dǎo)體存儲(chǔ)器單元相類(lèi)似。若欲將數(shù)據(jù)存入半導(dǎo)體存儲(chǔ)器單元，柵電極105的電壓Vg為VCC//2 0V，硅襯底的電壓Vsub為Vcc ；然后，外圍電路將需要存儲(chǔ)的數(shù)據(jù)通過(guò)列向位線在半導(dǎo)體存儲(chǔ)器單元 的第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103上分別施加電壓，第一擴(kuò)散區(qū)102的電壓Vl或第二 擴(kuò)散區(qū)103的電壓V2為OV -Vcc/2，在此偏壓下，溝道中沒(méi)有反型空穴，因此在第一擴(kuò)散 區(qū)102和第二擴(kuò)散區(qū)103之間沒(méi)有溝道電流。在電壓Vl或者V2下，于是第一擴(kuò)散區(qū)102 或者第二擴(kuò)散區(qū)103和頂層硅100之間的形成反偏結(jié)；通過(guò)價(jià)帶電子的帶_帶隧穿，在頂 層硅100中靠近第一擴(kuò)散區(qū)102的低摻雜區(qū)域或者靠近第二擴(kuò)散區(qū)103的低摻雜區(qū)域與柵 介電層的界面產(chǎn)生電子，在硅襯底的電壓Vsub下，該電子會(huì)向頂層硅100內(nèi)運(yùn)動(dòng)，由于第一 擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103的低摻雜區(qū)域與頂層硅100之間形成比較窄的PN結(jié)，因此 PN附近的電場(chǎng)較強(qiáng)，在第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103表面的電子經(jīng)過(guò)PN結(jié)時(shí)，會(huì)在 PN結(jié)的強(qiáng)電場(chǎng)下加速，形成熱電子，同時(shí)熱電子通過(guò)離化作用產(chǎn)生更多的能量足夠大的電 子-空穴對(duì)，在柵電極105的電壓Vg下，這些熱空穴可以克服柵介電層104與頂層硅100 之間的界面勢(shì)壘，進(jìn)入柵介電層104中的靠近溝道區(qū)與第一擴(kuò)散區(qū)102之間的部分或者進(jìn) 入柵介電層104中的靠近溝道區(qū)與第二擴(kuò)散區(qū)103之間的部分，即注入第一電荷存儲(chǔ)區(qū)106 或者第二電荷存儲(chǔ)區(qū)107。同樣，為了使空穴注入得充分，本發(fā)明保持上述電壓條件的時(shí)間足夠長(zhǎng)時(shí)間，約設(shè) 置為1 μ s IOms0本發(fā)明中，所述第一擴(kuò)散區(qū)102的電壓Vl或第二擴(kuò)散區(qū)103的電壓為 OV -Vcc/2，硅襯底的電壓Vsub為Vcc，這與現(xiàn)有的普通MOS晶體管的接入的電壓不同，主 要目的為通過(guò)增強(qiáng)第一擴(kuò)散區(qū)102的低摻雜區(qū)域與頂層硅100之間的電場(chǎng)，從而提高電子 的能量使其加速、離化生成更多的電子-空穴對(duì)，使生成的空穴具有足夠高的能量，可以克 服頂層硅100與柵介電層104之間的界面勢(shì)壘，進(jìn)入柵介電層104。作為本發(fā)明的一個(gè)實(shí)施例，參照?qǐng)D3A，為采用帶-帶隧穿原理將電荷存儲(chǔ)入ρ型溝 道的半導(dǎo)體存儲(chǔ)器單元的第一電荷存儲(chǔ)區(qū)的原理示意圖，如圖所示，在所述第一電荷存儲(chǔ) 區(qū)106存儲(chǔ)電荷的條件為柵電極105電壓Vg為Vcc/2、硅襯底的電壓Vsub為Vcc、第一擴(kuò) 散區(qū)102的電壓Vl為-Vcc/2、第二擴(kuò)散區(qū)103的電壓V2為0V、并保持該條件足夠長(zhǎng)時(shí)間， 約1 μ s IOms可以將空穴存儲(chǔ)入第一電荷存儲(chǔ)區(qū)106。作為本發(fā)明的另一個(gè)實(shí)施例，參照?qǐng)D3Β，在圖3Α的基礎(chǔ)上將第一擴(kuò)散區(qū)102的電 壓Vl和第二擴(kuò)散區(qū)103的電壓V2倒置，即Vl為0V、V2為_(kāi)Vcc/2、并保持該條件足夠長(zhǎng)時(shí) 間，約1 μ s 10ms，可以將空穴存儲(chǔ)入第二電荷存儲(chǔ)區(qū)107，該原理與圖3A的實(shí)施例相似， 在此不加詳述。作為本發(fā)明的又一個(gè)實(shí)施例，柵電極105電壓Vg為Vcc/2、硅襯底的電壓Vsub為 Vcc、第一擴(kuò)散區(qū)102的電壓Vl和第二擴(kuò)散區(qū)103的電壓V2均為0V、并保持該條件1 μ s 10ms，可以將空穴同時(shí)存儲(chǔ)入第一電荷存儲(chǔ)區(qū)106和第二電荷存儲(chǔ)區(qū)107，該原理與圖3A的 實(shí)施例相似，在此不加詳述。
上述實(shí)施例通過(guò)相繼將第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103接OV或者同時(shí)接0V，本 發(fā)明的半導(dǎo)體存儲(chǔ)器單元可以實(shí)現(xiàn)兩字節(jié)編程。在上述采用帶_帶隧穿原理的對(duì)本發(fā)明的半導(dǎo)體存儲(chǔ)器單元進(jìn)行編程的方法中， 對(duì)于η型溝道的存儲(chǔ)器單元，存儲(chǔ)入的電荷為電子；對(duì)于P型溝道的存儲(chǔ)器單元，存儲(chǔ)入的 電荷為空穴。然而本領(lǐng)域技術(shù)人員明白，通過(guò)改變柵極電壓Vg及硅襯底電壓Vsub相對(duì)于第 一擴(kuò)散區(qū)電壓Vl或者第二擴(kuò)散區(qū)電壓V2的高低，在η型溝道的存儲(chǔ)器單元中可以存儲(chǔ)入 空穴，在P型溝道的存儲(chǔ)器單元中也可以存儲(chǔ)電子，這些情況均屬于本發(fā)明的保護(hù)的范圍， 在此不應(yīng)過(guò)分加以限制。二、采用溝道熱載流子(Charmel-hot carriers)原理對(duì)本發(fā)明的半導(dǎo)體存儲(chǔ)器單 元的編程方法對(duì)本發(fā)明的半導(dǎo)體存儲(chǔ)器單元進(jìn)行編程還可以通過(guò)溝道熱載流子(Charmel-hot carriers)注入實(shí)現(xiàn)，所述第一電荷存儲(chǔ)區(qū)、第二電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷通過(guò)溝道電流在 PN附近電場(chǎng)加速為熱載流子注入形成。1. η型溝道的半導(dǎo)體存儲(chǔ)器單元的編程原理圖4Α、4Β為本發(fā)明的采用溝道熱電子原理驅(qū)動(dòng)η型溝道的半導(dǎo)體存儲(chǔ)器單元的編 程原理示意圖。此時(shí)所述第一導(dǎo)電類(lèi)型為P型，所述第二導(dǎo)電類(lèi)型為η型。若欲將數(shù)據(jù)存入如圖4Α所示的半導(dǎo)體存儲(chǔ)器單元，則外圍電路首先通過(guò)行向字 線將Vcc 1. 5Vcc加到柵電極105上，硅襯底的電壓為0V，使柵電極105下面的頂層硅100 中產(chǎn)生η型電子溝道；外圍電路將需要存儲(chǔ)的數(shù)據(jù)通過(guò)列向位線在存儲(chǔ)單元的第一擴(kuò)散區(qū) 102上或者在第二擴(kuò)散區(qū)103上加電壓，其中第一擴(kuò)散區(qū)102的電壓Vl或第二擴(kuò)散區(qū)103 的電壓V2為Vcc，在電壓Vl或者V2下，第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103和頂層硅100 之間形成反偏結(jié)。由于第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103的低摻雜區(qū)域與頂層硅100之 間形成的PN結(jié)比較窄，在PN結(jié)中的形成的電場(chǎng)很強(qiáng)，在溝道中形成的電子在靠近PN結(jié)時(shí) 候被PN結(jié)中的強(qiáng)電場(chǎng)加速，形成熱電子，然后熱電子通過(guò)離化作用，在第一擴(kuò)散區(qū)102或者 第二擴(kuò)散區(qū)103附近呈級(jí)數(shù)增長(zhǎng)，這些熱電子的能量足夠大，根據(jù)熱發(fā)射機(jī)制，這些熱電子 會(huì)克服頂層硅100與柵介電層104界面的勢(shì)壘進(jìn)入柵介電層104中的第一電荷存儲(chǔ)區(qū)106 或者第二電荷存儲(chǔ)區(qū)107。同時(shí)在硅襯底的電壓Vsub為OV條件下，第一擴(kuò)散區(qū)102或第二 擴(kuò)散區(qū)103附近產(chǎn)生的空穴被移走。為了使電子注入得充分，本發(fā)明保持上述電壓條件的時(shí)間足夠長(zhǎng)時(shí)間，設(shè)置為約 1 μ s IOms0本發(fā)明中，所述柵電極的電壓Vg為Vcc 1. 5Vc，第一擴(kuò)散區(qū)102的電壓Vl或第 二擴(kuò)散區(qū)103的電壓V2為Vcc，主要目的為加大第一擴(kuò)散區(qū)102的電壓VI，增強(qiáng)第一擴(kuò)散 區(qū)102的低摻雜區(qū)域與頂層硅100之間的電場(chǎng)，從而提高電子的能量使其加速、離化生成更 多的電子-空穴對(duì)，此時(shí)電子具有足夠高的能量，可以克服頂層硅100與柵介電層104之間 的界面勢(shì)壘，進(jìn)入柵介電層104，注入第一電荷存儲(chǔ)區(qū)106。作為本發(fā)明的一個(gè)實(shí)施例，參照?qǐng)D4A，為采用溝道熱載流子原理將電荷存儲(chǔ)入η 型溝道的半導(dǎo)體存儲(chǔ)器單元的第一電荷存儲(chǔ)區(qū)的原理示意圖，如圖所示，在所述第一電荷 存儲(chǔ)區(qū)106存儲(chǔ)電荷的條件為柵電極105電壓Vg為Vcc、硅襯底的電壓Vsub為0V、第一 擴(kuò)散區(qū)102的電壓Vl為Vcc、第二擴(kuò)散區(qū)103的電壓V2為0V、并保持該條件足夠長(zhǎng)時(shí)間，約1 μ S 10ms。圖4A中實(shí)線箭頭方向表示流向第一電荷存儲(chǔ)區(qū)106中的電子流的方向。作為本發(fā)明的另一個(gè)實(shí)施方式，參照?qǐng)D4B，在圖4A的基礎(chǔ)上將第一擴(kuò)散區(qū)102的 電壓Vl和第二擴(kuò)散區(qū)103的電壓V2倒置，即Vl為0V、V2為Vcc并保持該條件足夠長(zhǎng)時(shí) 間，約1 μ s 10ms，可以將電荷存儲(chǔ)入第二電荷存儲(chǔ)區(qū)107，該原理與圖4A的實(shí)施例相似， 在此不加詳述。圖4B中實(shí)線箭頭方向表示流向第二電荷存儲(chǔ)區(qū)107中的電子流的方向。上述實(shí)施例通過(guò)相繼將第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103接入第一電壓，本發(fā)明 的半導(dǎo)體存儲(chǔ)器單元可以實(shí)現(xiàn)兩字節(jié)編程。2. ρ型溝道的半導(dǎo)體存儲(chǔ)器單元的編程原理圖5A、5B為本發(fā)明的采用溝道熱電子原理驅(qū)動(dòng)ρ型溝道的半導(dǎo)體存儲(chǔ)器單元的編 程原理示意圖。此時(shí)所述第一導(dǎo)電類(lèi)型為η型，所述第二導(dǎo)電類(lèi)型為P型。
若欲將數(shù)據(jù)存入如圖5Α所示的半導(dǎo)體存儲(chǔ)器單元，則外圍電路首先通過(guò)行向字 線使柵電極105的電壓Vg為OV -Vcc/%硅襯底的電壓Vsub為Vcc，使柵電極105下面 的頂層硅100中產(chǎn)生ρ型空穴溝道；外圍電路將需要存儲(chǔ)的數(shù)據(jù)通過(guò)列向位線向存儲(chǔ)單元 的第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103加電壓，第一擴(kuò)散區(qū)102的電壓Vl為OV和第二擴(kuò)散 區(qū)103的電壓V2為Vcc或者將其倒置。在Vl或者V2的電壓下，第一擴(kuò)散區(qū)102或者第二 擴(kuò)散區(qū)103和頂層硅100之間形成反偏結(jié)。由于第一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103的低 摻雜區(qū)域與頂層硅100之間形成的PN結(jié)比較窄，在PN結(jié)中的電場(chǎng)很強(qiáng)，在溝道中形成的空 穴在靠近PN結(jié)時(shí)候被PN結(jié)中的強(qiáng)電場(chǎng)加速，形成熱空穴，然后熱空穴通過(guò)離化作用，在第 一擴(kuò)散區(qū)102或者第二擴(kuò)散區(qū)103附近呈級(jí)數(shù)增長(zhǎng)，這些熱空穴的能量足夠大，根據(jù)熱發(fā)射 機(jī)制，這些熱空穴能夠克服頂層硅100與柵介電層104界面的勢(shì)壘進(jìn)入柵介電層104中的 第一電荷存儲(chǔ)區(qū)106或者第二電荷存儲(chǔ)區(qū)107。同時(shí)在硅襯底的電壓Vsub為Vcc的條件 下，第一擴(kuò)散區(qū)102或第二擴(kuò)散區(qū)103附近產(chǎn)生的電子被移走。為了使空穴注入得充分，本發(fā)明保持上述電壓條件的時(shí)間足夠長(zhǎng)時(shí)間，設(shè)置為約 1 μ s IOms0本發(fā)明中，柵電極105的電壓Vg接0 -Vcc/%所述硅襯底的電壓Vsub為Vcc， 這與現(xiàn)有的普通MOS晶體管的接入的電壓不同，主要目的為增強(qiáng)第一擴(kuò)散區(qū)102的低摻雜 區(qū)域與頂層硅100之間的電場(chǎng)，從而提高空穴的能量使其加速、離化生成更多的電子-空穴 對(duì)，此時(shí)空穴具有足夠高的能量，可以克服頂層硅100與柵介電層104之間的界面勢(shì)壘，進(jìn) 入柵介電層104，注入第一電荷存儲(chǔ)區(qū)106。作為本發(fā)明的一個(gè)實(shí)施例，參照?qǐng)D5A，為采用溝道熱載流子原理將電荷存儲(chǔ)入ρ 型溝道的半導(dǎo)體存儲(chǔ)器單元的第一電荷存儲(chǔ)區(qū)的原理示意圖，如圖所示，在所述第一電荷 存儲(chǔ)區(qū)106存儲(chǔ)電荷的條件為柵電極105電壓Vg為0V、硅襯底的電壓Vsub為Vcc、第一 擴(kuò)散區(qū)102的電壓Vl為0V、第二擴(kuò)散區(qū)103的電壓V2為Vcc、并保持該條件足夠長(zhǎng)時(shí)間， 約1 μ s 10ms。圖5A中實(shí)線箭頭方向表示流向第一電荷存儲(chǔ)區(qū)106中的空穴流的方向。作為本發(fā)明的另一個(gè)實(shí)施方式，參照?qǐng)D5B，在圖5A的基礎(chǔ)上將第一擴(kuò)散區(qū)102的 電壓Vl和第二擴(kuò)散區(qū)103的電壓V2倒置，即Vl為Vcc、V2為OV并保持該條件足夠長(zhǎng)時(shí) 間，約1 μ s 10ms，可以將電荷存儲(chǔ)入第二電荷存儲(chǔ)區(qū)107，該原理與圖5A的實(shí)施例相似， 在此不加詳述。圖5B中實(shí)線箭頭方向表示流向第二電荷存儲(chǔ)區(qū)107中的空穴流的方向。上述實(shí)施例通過(guò)相繼將第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103接0V，本發(fā)明的半導(dǎo)體存儲(chǔ)器單元可以實(shí)現(xiàn)兩字節(jié)編程。在上述利用溝道熱載流子和帶_帶隧穿原理對(duì)本發(fā)明的半導(dǎo)體存儲(chǔ)器單元進(jìn)行編程的方法中，η型溝道存儲(chǔ)器單元或者P型存儲(chǔ)器單元存儲(chǔ)的電荷分別為電子或者空穴， 但是本領(lǐng)域技術(shù)人員明白，通過(guò)改變施加的電壓的極性可以通過(guò)改變注入至電荷存儲(chǔ)區(qū)的 電荷的種類(lèi)，即對(duì)于η型溝道存儲(chǔ)器單元或者ρ型存儲(chǔ)器單元存儲(chǔ)的電荷還可以分別為空 穴或者電子，在此不應(yīng)過(guò)分限制本發(fā)明的保護(hù)范圍。本發(fā)明中，無(wú)論采用帶-帶隧穿原理或者溝道熱載流子原理進(jìn)行編程中，進(jìn)行編 程所需的電場(chǎng)力的電壓條件保持的時(shí)間足夠長(zhǎng)，比如為1 μ S 10ms，可以在柵介電層中注 入電荷形成電荷存儲(chǔ)區(qū)，構(gòu)成半導(dǎo)體存儲(chǔ)器，無(wú)需現(xiàn)有技術(shù)中的在柵介電層中注入離子形 成電荷陷阱來(lái)捕獲電荷，工藝相對(duì)簡(jiǎn)單。而且，該保持電場(chǎng)力的時(shí)間對(duì)于用戶來(lái)說(shuō)，雖然降 低了存儲(chǔ)速度，但是對(duì)于用戶來(lái)說(shuō)該時(shí)間仍然低于用戶的反應(yīng)速度，因此并不影響實(shí)際使 用。三、通過(guò)檢測(cè)溝道電流(channel)讀出存儲(chǔ)在半導(dǎo)體存儲(chǔ)器單元內(nèi)的信息的方法。所述驅(qū)動(dòng)本發(fā)明的半導(dǎo)體存儲(chǔ)器單元還包括檢測(cè)在第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之 間流動(dòng)的電流以讀出存儲(chǔ)在半導(dǎo)體存儲(chǔ)器單元內(nèi)的信息的步驟。所述讀出信息通過(guò)檢測(cè)在 第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間流動(dòng)的溝道電流獲得，所述檢測(cè)第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之 間的電流包括檢測(cè)由第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流和由第一擴(kuò)散區(qū)向第二擴(kuò)散區(qū) 流動(dòng)的電流。1.讀出η型溝道的半導(dǎo)體存儲(chǔ)器單元存儲(chǔ)信息的原理圖6Α、6Β給出本發(fā)明的通過(guò)檢測(cè)溝道電流讀出η型溝道的半導(dǎo)體存儲(chǔ)器單元存儲(chǔ) 信息的原理示意圖，在此情況下，所述第一導(dǎo)電類(lèi)型為P型，所述第二導(dǎo)電類(lèi)型為η型。檢測(cè)溝道電流的原理為外圍電路通過(guò)行向字線加?xùn)艠O電壓Vg，所述柵極電壓Vg 范圍為Vcc/2 Vcc，硅襯底的電壓Vsub為0V，使溝道區(qū)產(chǎn)生電子溝道；外圍電路通過(guò)列向 位線向第一擴(kuò)散區(qū)102加電壓Vl，并且第二擴(kuò)散區(qū)103接OV ；或第二擴(kuò)散區(qū)103加電壓V2， 并且第一擴(kuò)散區(qū)102接0V，所述Vl或V2為0. 1 IV，如果存儲(chǔ)單元的第一電荷存儲(chǔ)區(qū)106 被編程過(guò)，即存儲(chǔ)有電子，由于在柵介電層104中存儲(chǔ)有負(fù)電荷會(huì)使閾值電壓升高，因此從 第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流比較小(< ΙμΑ)；如果存儲(chǔ)單元的第一電荷存儲(chǔ)區(qū) 102沒(méi)有被編程過(guò)的，則從第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流比較比較大(> 10 μ Α)。所 述較大或者較小通過(guò)電流比較電路將一個(gè)參考電流與上述電流相比較獲得，則用上述溝道 電流之大小可以判定第一或第二電荷存儲(chǔ)區(qū)是否各自存儲(chǔ)負(fù)電荷。本發(fā)明中，為了快速檢測(cè)出溝道電流，保持上述讀出電流的條件的時(shí)間設(shè)置為 Ins s，然后檢測(cè)溝道電流。作為本發(fā)明的一個(gè)實(shí)施例，參照?qǐng)D6Α，給出檢測(cè)從第二擴(kuò)散區(qū)103向第一擴(kuò)散區(qū) 102流動(dòng)的電流的原理圖，檢測(cè)條件為柵電極105電壓Vg為Vcc、硅襯底的電壓Vsub為 0V、第一擴(kuò)散區(qū)102的電壓Vl為0V、第二擴(kuò)散區(qū)103的電壓V2為0. IV，并保持該條件Ins 1 μ s，然后檢測(cè)第一擴(kuò)散區(qū)102的電流。圖6Α中實(shí)現(xiàn)箭頭方向表示從第二擴(kuò)散區(qū)103向第 一擴(kuò)散區(qū)102流動(dòng)的電子流的方向。作為本發(fā)明的另一個(gè)實(shí)施例，參照?qǐng)D6Β，在圖6Α的基礎(chǔ)上將第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103的電壓倒置，即Vl為0. IV、V2為0V，并保持該條件Ins 1 μ s，可以檢測(cè)出 從第一擴(kuò)散區(qū)102向第二擴(kuò)散區(qū)103流動(dòng)的電流，具體請(qǐng)參照?qǐng)D6B。圖6B中實(shí)現(xiàn)箭頭方向 表示從第一擴(kuò)散區(qū)102向第二擴(kuò)散區(qū)103流動(dòng)的電子流的方向。通過(guò)相繼測(cè)試從第二擴(kuò)散區(qū)103向第一擴(kuò)散區(qū)102流動(dòng)的電流或者從第一擴(kuò)散區(qū) 102向第二擴(kuò)散區(qū)103流動(dòng)的電流，可以讀取存儲(chǔ)單元的兩字節(jié)信息。2.讀出ρ型溝道的半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信息的原理參照?qǐng)D7A、7B，為讀取ρ型溝道的存儲(chǔ)器單元存儲(chǔ)信息的原理示意圖，在此情況 下，所述第一導(dǎo)電類(lèi)型為P型，所述第二導(dǎo)電類(lèi)型為η型。檢測(cè)溝道電流的原理為外圍電路通過(guò)行向字線加?xùn)艠O電壓Vg，所述柵極電壓Vg 范圍為-Vcc/2 -Vcc，硅襯底接0V，使溝道區(qū)產(chǎn)生空穴溝道；外圍電路通過(guò)列向位線向第 一擴(kuò)散區(qū)102加電壓Vl或第二擴(kuò)散區(qū)103加電壓V2，所述Vl或V2為-1 -0. IV，如果存 儲(chǔ)器單元的第一電荷存儲(chǔ)區(qū)106或者第二電荷存儲(chǔ)區(qū)107被編程過(guò)，即存儲(chǔ)有空穴，由于在 柵介電層104中存儲(chǔ)有空穴會(huì)使閾值電壓升高(即閾值電壓的絕對(duì)值增大)，因此從第一擴(kuò) 散區(qū)向第二擴(kuò)散區(qū)或者從第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流比較小(< ΙμΑ)；如果沒(méi) 有被編程過(guò)的，則流動(dòng)的電流比較大(> ΙΟμΑ)。所述較大或者較小通過(guò)差分電流放大器 將一個(gè)參考電流和上述溝道電流相比較，由此可以判定第一或第二電荷存儲(chǔ)區(qū)是否各自存 儲(chǔ)負(fù)電荷。
本發(fā)明中，為了快速檢測(cè)溝道電流，保持上述讀出電流的條件的時(shí)間設(shè)置為 Ins s，然后檢測(cè)溝道電流。作為本發(fā)明的一個(gè)實(shí)施例，參照?qǐng)D7Α，給出檢測(cè)從第二擴(kuò)散區(qū)103向第一擴(kuò)散區(qū) 102流動(dòng)的電流的原理圖，具體條件為柵電極104電壓Vg為-Vcc、硅襯底的電壓Vsub為 0V、第一擴(kuò)散區(qū)102的電壓Vl為0V、第二擴(kuò)散區(qū)103的電壓V2為-0. IV并保持該條件為 Ins 1 μ S。圖7Α中箭頭表示的方向?yàn)閺牡诙U(kuò)散區(qū)103向第一擴(kuò)散區(qū)102流動(dòng)的空穴 流的方向。同時(shí)，在圖7Α的基礎(chǔ)上將第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103的電壓倒置，即Vl 為-0. 1V、V2為OV并保持該條件為Ins 1 μ s，可以獲取從第一擴(kuò)散區(qū)102向第二擴(kuò)散區(qū) 103流動(dòng)的電流，請(qǐng)參照?qǐng)D7B，圖7B中箭頭的方向表示從第一擴(kuò)散區(qū)102向第二擴(kuò)散區(qū)103 流動(dòng)的空穴流的方向。通過(guò)相繼測(cè)試從第二擴(kuò)散區(qū)103向第一擴(kuò)散區(qū)102流動(dòng)的電流或者從第一擴(kuò)散區(qū) 102向第二擴(kuò)散區(qū)103流動(dòng)的電流，可以讀取存儲(chǔ)單元的兩字節(jié)信息。在上述通過(guò)檢測(cè)溝道電流讀出信息的方法的實(shí)施例中，對(duì)于η型溝道存儲(chǔ)器單元 或者P型存儲(chǔ)器單元存儲(chǔ)的電荷分別為電子或者空穴，但是不限于此，根據(jù)上述存儲(chǔ)原理， 對(duì)于η型溝道存儲(chǔ)器單元或者P型存儲(chǔ)器單元存儲(chǔ)的電荷還可以分別為空穴或者電子，本 領(lǐng)域技術(shù)人員通過(guò)改變施加的電壓的極性可以通過(guò)檢測(cè)溝道電流讀出信息；而且若η型溝 道存儲(chǔ)器單元存儲(chǔ)的電荷為空穴，則存儲(chǔ)的空穴會(huì)幫助吸引電子，會(huì)使閾值電壓降低，因此 存儲(chǔ)有空穴的η型溝道存儲(chǔ)器單元的擴(kuò)散區(qū)之間流動(dòng)的溝道電流比較大(> ΙΟμΑ)；若ρ 型溝道存儲(chǔ)器單元存儲(chǔ)的電荷為電子，同樣溝道電流比較大(> ΙΟμΑ)。而且在上述通過(guò)檢測(cè)溝道電流讀出信息的方法中電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷不限于 通過(guò)溝道熱載流子方式注入，還可以是通過(guò)帶-帶隧穿原理注入，在此不應(yīng)過(guò)分限制本發(fā)明的保護(hù)范圍。同時(shí)，在上述通過(guò)檢測(cè)溝道電流讀出信息的方法的實(shí)施例中，所述電子或者空穴 形成的在第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間流動(dòng)的電流的較大(> 10 μ A)或者較小(< 1 μ Α) 均為比較獲得，所述比較通過(guò)將該具有存儲(chǔ)功能的存儲(chǔ)器單元與參考單元的電流比較獲 得，所述參考單元與具有存儲(chǔ)功能的存儲(chǔ)器單元具有同樣的工藝和結(jié)構(gòu)，而在參考單元的 柵介電層中不具有電荷存儲(chǔ)區(qū)。在上述通過(guò)檢測(cè)溝道電流讀出信息的方法的實(shí)施例中，對(duì)于η型溝道存儲(chǔ)器單 元，所述第一擴(kuò)散區(qū)102或第二擴(kuò)散區(qū)103的電壓Vl或V2為0. IV IV ；對(duì)于ρ型溝道存 儲(chǔ)器單元，所述第一擴(kuò)散區(qū)103或第二擴(kuò)散區(qū)102的電壓Vl或V2為-1 -0. IV，該電壓的 大小選取與外接電壓Vcc有關(guān)，即與柵介電層的厚度有關(guān)，在柵介電層較厚的情況下，所述 第一擴(kuò)散區(qū)103或第二擴(kuò)散區(qū)102的電壓Vl或V2較大；在柵介電層較薄的情況下，所述第 一擴(kuò)散區(qū)102或第二擴(kuò)散區(qū)103的電壓Vl或V2較小。在上述施加的電壓均是相對(duì)于接OV或者OV電壓來(lái)說(shuō)的，如果所有電壓包括柵電 極、硅襯底、第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)的電壓均升高一定的數(shù)值，比如在上述檢測(cè)從第二擴(kuò) 散區(qū)103向第一擴(kuò)散區(qū)102流動(dòng)的溝道的電流的實(shí)施例中，若所有電壓均升高Vcc，即柵電 極的電壓Vg范圍為Ncc/2 0V、硅襯底接Vcc、第一擴(kuò)散區(qū)102的電壓Vl為Vcc、第二擴(kuò)散 區(qū)102的電壓V2為Vcc-IV Vcc-O. IV，同樣也是可行的。在本發(fā)明的所有實(shí)施例中均可 做此改變，在此不應(yīng)過(guò)分限制本發(fā)明的保護(hù)范圍。
四、本發(fā)明的半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信息的擦除方法若所述存儲(chǔ)器將存儲(chǔ)模擬信息，進(jìn)一步包括擦除所述半導(dǎo)體存儲(chǔ)器單元中原有信 息步驟，所述擦除信息步驟通過(guò)將種類(lèi)相反的電荷注入至第一電荷存儲(chǔ)區(qū)和/或第二電荷 存儲(chǔ)區(qū)以中和第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷。1. η型半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信息的擦除方法若本發(fā)明的半導(dǎo)體存儲(chǔ)器單元為η型，即所述第一導(dǎo)電類(lèi)型為ρ型，所述第二導(dǎo)電 類(lèi)型為η型，所述擦除第一電荷存儲(chǔ)區(qū)或第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷可以采用帶_帶隧穿 (BBT)原理向第一電荷存儲(chǔ)區(qū)或第二電荷存儲(chǔ)區(qū)注入相反類(lèi)型電荷進(jìn)行中和達(dá)到目的。請(qǐng)參照?qǐng)D8Α，若第一電荷存儲(chǔ)區(qū)106存儲(chǔ)有電子，具體擦除條件為柵電極105 接-Vcc/2 OV (圖示為-Vcc/2)、硅襯底的電壓Vsub為0V、第一擴(kuò)散區(qū)102的電壓Vl為 Vcc/2、第二擴(kuò)散區(qū)103的電壓V2為0V，且保持該條件1 μ s 10ms，此處利用與采用帶-帶 隧穿(BBT)原理向第一電荷存儲(chǔ)區(qū)106內(nèi)注入空穴進(jìn)行編程類(lèi)似的原理，具體原理請(qǐng)參考 編程部分相關(guān)描述。同樣，若第二電荷存儲(chǔ)區(qū)107存儲(chǔ)有電子，而第一電荷存儲(chǔ)區(qū)106沒(méi)有存儲(chǔ)電子， 則將柵電極105接-Vcc/2 0V(圖示為-Vcc/2)、硅襯底的電壓Vsub為0V、第二擴(kuò)散區(qū) 103的電壓V2為Vcc/2、第一擴(kuò)散區(qū)102的電壓Vl為0V、且保持該條件1 μ s IOms進(jìn)行 擦除，請(qǐng)參考圖8B。若第一電荷存儲(chǔ)區(qū)106和第二電荷存儲(chǔ)區(qū)107同時(shí)存儲(chǔ)有電子，則柵電極105 接-Vcc/2 0V、硅襯底的電壓Vsub接0V、同時(shí)將第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103接 Vcc/2，且保持該條件1 μ s 10ms，同時(shí)注入空穴進(jìn)行擦除。2. ρ型半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信息的擦除方法
若本發(fā)明的半導(dǎo)體存儲(chǔ)器單元為P型，即所述第一導(dǎo)電類(lèi)型為η型，所述第二導(dǎo)電 類(lèi)型為P型，所述擦除第一電荷存儲(chǔ)區(qū)或第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷也可以采用帶_帶隧 穿(BBT)原理向第一電荷存儲(chǔ)區(qū)或第二電荷存儲(chǔ)區(qū)注入相反類(lèi)型電荷進(jìn)行中和達(dá)到目的。請(qǐng)參照?qǐng)D9Α，若第一電荷存儲(chǔ)區(qū)106存儲(chǔ)有空穴，具體擦除條件為柵電極105的 電壓Vg接VCC//2 OV (圖示為Vcc/2)、硅襯底的電壓Vsub為Vcc、第一擴(kuò)散區(qū)102的電壓 Vl為-Vcc/2、第二擴(kuò)散區(qū)103的電壓V2為0V、且保持該條件1 μ s 10ms，此處利用與采 用帶-帶隧穿(BBT)原理向第一電荷存儲(chǔ)區(qū)106內(nèi)注入電子進(jìn)行編程類(lèi)似的原理，具體原 理請(qǐng)參考編程部分相關(guān)描述。
同樣，若第二電荷存儲(chǔ)區(qū)107存儲(chǔ)有空穴，而第一電荷存儲(chǔ)區(qū)106無(wú)空穴，則柵電 極105的電壓Vg為VCC//2 0V(圖示為VCC//2)、硅襯底的電壓Vsub為Vcc、第二擴(kuò)散區(qū) 103的電壓V2為-Vcc/2、第一擴(kuò)散區(qū)102的電壓Vl為0V、并保持該條件1 μ s IOms進(jìn)行 擦除。具體請(qǐng)參考圖9B。若第一電荷存儲(chǔ)區(qū)106和第二電荷存儲(chǔ)區(qū)107同時(shí)存儲(chǔ)有空穴，則柵電極105 接Vcc/2 0V、硅襯底的電壓Vsub接Vcc、同時(shí)將第一擴(kuò)散區(qū)102和第二擴(kuò)散區(qū)103 接-Vcc/2，同時(shí)注入電子進(jìn)行擦除。在上述η型或ρ型半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信息的擦除方法中，所述擦除信息步 驟逐漸進(jìn)行，比如可以通過(guò)在注入相反種類(lèi)電荷一段時(shí)間后進(jìn)行檢測(cè)第一擴(kuò)散區(qū)102和/ 或第二擴(kuò)散區(qū)103的電流(比如通過(guò)檢測(cè)溝道電流或者柵引入漏電流，類(lèi)似上述讀取信息 的方法)，以判定是否要繼續(xù)注入相反種類(lèi)電荷以中和完全。若否，則繼續(xù)注入種類(lèi)相反電 荷直至中和完全，即第一電荷存儲(chǔ)區(qū)106和/或第二電荷存儲(chǔ)區(qū)107沒(méi)有凈存儲(chǔ)電荷。在上述η型或ρ型半導(dǎo)體存儲(chǔ)器單元的存儲(chǔ)信息的擦除方法中，若繼續(xù)將種類(lèi)相 反的電荷注入，則可以達(dá)到在電荷存儲(chǔ)區(qū)存儲(chǔ)種類(lèi)相反的電荷的目的。上述擦除方法適用于半導(dǎo)體存儲(chǔ)器存儲(chǔ)模擬信息，若所述半導(dǎo)體存儲(chǔ)器將存儲(chǔ)數(shù) 字信息，則僅需直接寫(xiě)入步驟，即將所需的電荷(相反或相同)直接大量注入，無(wú)需存儲(chǔ)模 擬信息時(shí)的擦除步驟。五、包括本發(fā)明的存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器利用本發(fā)明的存儲(chǔ)器單元可以組合成半導(dǎo)體存儲(chǔ)器，所述半導(dǎo)體存儲(chǔ)器的布局方 式可以采用現(xiàn)有存儲(chǔ)器陣列的布局方式即能同時(shí)滿足方便讀、寫(xiě)、擦的操作?，F(xiàn)有的許多閃 存陣列包括NOR、NAND, AND,虛擬接地等的方式，均可適用。同時(shí)，本發(fā)明沒(méi)有采用福勒-諾丁(Fowler-Nordheim，F(xiàn)-N)隧穿機(jī)制進(jìn)行編程和 擦寫(xiě)，這樣可以降低使用的電壓，降低功耗。本發(fā)明采用帶_帶隧穿機(jī)制進(jìn)行編程或者擦除信息，可以通過(guò)不采用低摻雜源/ 漏延伸區(qū)(LDD)注入或者改變多晶硅的摻雜類(lèi)型來(lái)最大化GIDL電流，這些方法通過(guò)修改版 圖可以實(shí)現(xiàn)，無(wú)需額外的掩膜步驟，即不會(huì)增加工藝成本。盡管采用邏輯電路工藝形成存儲(chǔ)器單元，沒(méi)有加入特殊的工藝，但是如果允許，可 以更為簡(jiǎn)化存儲(chǔ)器單元的尺寸和陣列的布局，比如可以采用埋入式擴(kuò)散源/漏極(如源/ 漏區(qū)鍺硅固相外延)。在上述實(shí)施例中所述柵電極與第一擴(kuò)散區(qū)之間、柵電極與第二擴(kuò)散區(qū)之間、或者 第一擴(kuò)散區(qū)與第二擴(kuò)散區(qū)之間的電壓差不超過(guò)柵介電層的擊穿電壓和第一擴(kuò)散區(qū)與第二擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié)的擊穿電壓。所述電壓差的安全范圍是外接電壓至外接 電壓1. 5倍。所述外接電壓(Vcc)對(duì)應(yīng)于各代的MOS晶體管的操作電壓，可以為3. 3V、2. 5V、 1.8V、1.0V等。隨著半導(dǎo)體器件尺寸的縮小，有可能進(jìn)一步降低，但是這些均落入本發(fā)明的 保護(hù)范圍，在此不應(yīng)過(guò)分加以限制。 雖然本發(fā)明已以較佳實(shí)施例披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù) 人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng) 當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。
權(quán)利要求
一種非易失性半導(dǎo)體存儲(chǔ)器單元，包括絕緣體上硅，所述絕緣體上硅包括頂層硅、埋氧層以及硅襯底，所述頂層硅具有第一導(dǎo)電類(lèi)型；第一擴(kuò)散區(qū)，位于頂層硅內(nèi)，所述第一擴(kuò)散區(qū)具有與第一導(dǎo)電類(lèi)型相反的第二導(dǎo)電類(lèi)型；第二擴(kuò)散區(qū)，位于頂層硅內(nèi)且與第一擴(kuò)散區(qū)隔開(kāi)，所述第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間形成溝道區(qū)，所述第二擴(kuò)散區(qū)與第一擴(kuò)散區(qū)導(dǎo)電類(lèi)型相同；柵介電層，位于溝道區(qū)上方的頂層硅上；柵電極，位于所述柵介電層上；其特征在于，還包括第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，所述第一電荷存儲(chǔ)區(qū)位于柵介電層內(nèi)且靠近溝道區(qū)與第一擴(kuò)散區(qū)之間的部分，所述第二電荷存儲(chǔ)區(qū)位于柵介電層內(nèi)且靠近溝道區(qū)與第二擴(kuò)散區(qū)之間的部分，所述第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)通過(guò)電場(chǎng)力形成。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器單元，所述電場(chǎng)力是通過(guò)向柵電極、第一擴(kuò)散 區(qū)、第二擴(kuò)散區(qū)或者硅襯底施加不同電壓形成，所述柵電極與第一擴(kuò)散區(qū)之間、柵電極與第 二擴(kuò)散區(qū)之間、或者第一擴(kuò)散區(qū)與第二擴(kuò)散區(qū)之間的電壓差不超過(guò)柵介電層的擊穿電壓以 及第一擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié)的擊穿電壓和第二擴(kuò)散區(qū)與頂層硅之間形成的PN 結(jié)的擊穿電壓。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器單元，所述電壓差不大于外接電壓的1.5倍。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器單元，所述柵介電層為氧化硅、氮氧化硅、氮化 硅或者高k介質(zhì)材料構(gòu)成。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器單元，所述高k介質(zhì)為Hf02、A1203、La203、 HfSiON, HfAlO2 或者 ZrOx。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器單元，所述第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)通過(guò)注入 形成，所述注入包括低摻雜源/漏極注入和重?fù)诫s源/漏極注入。
7.—種驅(qū)動(dòng)如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器單元的方法，包括通過(guò)電場(chǎng)力在柵介電 層內(nèi)的第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)注入電荷進(jìn)行編程步驟。
8.根據(jù)權(quán)利要求7所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述電場(chǎng)力通過(guò)向柵電極、 第一擴(kuò)散區(qū)、第二擴(kuò)散區(qū)或者硅襯底施加不同電壓形成，所述柵電極與第一擴(kuò)散區(qū)之間、柵 電極與第二擴(kuò)散區(qū)之間、或者第一擴(kuò)散區(qū)與第二擴(kuò)散區(qū)之間的電壓差不超過(guò)柵介電層的擊 穿電壓以及第一擴(kuò)散區(qū)與頂層硅之間形成的PN結(jié)的擊穿電壓和第二擴(kuò)散區(qū)與頂層硅之間 形成的PN結(jié)的擊穿電壓。
9.根據(jù)權(quán)利要求8所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述電壓差不大于外接電壓 的1. 5倍。
10.根據(jù)權(quán)利要求9所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一電荷存儲(chǔ)區(qū)、第二 電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷通過(guò)帶_帶隧穿原理產(chǎn)生且由PN附近電場(chǎng)加速為熱載流子注入 形成。
11.根據(jù)權(quán)利要求10所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為ρ型， 所述第二導(dǎo)電類(lèi)型為η型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接OV 外接電壓的一半、硅襯底接 0 負(fù)的外接電壓的一半、第一擴(kuò)散區(qū)接外接電壓、第二擴(kuò)散區(qū)接0V、且保持該條件1 μ S IOms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接OV 外接電壓的一半、硅襯底 接OV 負(fù)的外接電壓的一半、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接外接電壓、且保持該條件 1 μ s IOms ；所述第一電荷存儲(chǔ)區(qū)、第二電荷存儲(chǔ)區(qū)同時(shí)存儲(chǔ)電荷的條件為柵電極接0 外接電 壓的一半、硅襯底接0 負(fù)的外接電壓的一半、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí)接外接電壓、 且保持上述條件1 μ S 10ms。
12.根據(jù)權(quán)利要求10所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為η型， 所述第二導(dǎo)電類(lèi)型為P型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接外接電壓的一半 0V、硅襯底接外 接電壓、第一擴(kuò)散區(qū)接OV 負(fù)的外接電壓的一半、第二擴(kuò)散區(qū)接0V、且保持該條件1 μ s IOms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接外接電壓的一半 0V、硅襯底接外 接電壓、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接OV 負(fù)的外接電壓的一半、且保持該條件1 μ S IOms ；所述第一電荷存儲(chǔ)區(qū)、第二電荷存儲(chǔ)區(qū)同時(shí)存儲(chǔ)電荷的條件為柵電極接外接電壓的 一半 0V、硅襯底接外接電壓、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí)接0 負(fù)的外接電壓的一半、 且保持上述條件1 μ S 10ms。
13.根據(jù)權(quán)利要求9所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一電荷存儲(chǔ)區(qū)、第二 電荷存儲(chǔ)區(qū)內(nèi)存儲(chǔ)的電荷通過(guò)溝道電流在PN附近電場(chǎng)加速為熱載流子注入形成。
14.根據(jù)權(quán)利要求13述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為ρ型，所 述第二導(dǎo)電類(lèi)型為η型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接外接電壓 外接電壓的1.5倍、硅 襯底接0V、第一擴(kuò)散區(qū)接外接電壓、第二擴(kuò)散區(qū)接0V、且保持該條件1 μ s IOms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接外接電壓 外接電壓的1. 5倍、硅 襯底接0V、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接外接電壓、且保持該條件1 μ s 10ms。
15.根據(jù)權(quán)利要求13所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為η型， 所述第二導(dǎo)電類(lèi)型為P型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接OV 負(fù)的外接電壓的一半、硅襯底 接外接電壓、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接外接電壓、且保持該條件1 μ s IOms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)電荷的條件為柵電極接OV 負(fù)的外接電壓的一半、硅襯底 接外接電壓、第一擴(kuò)散區(qū)接外接電壓、第二擴(kuò)散區(qū)接0V、且保持該條件1 μ s 10ms。
16.根據(jù)權(quán)利要求9所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，進(jìn)一步包括通過(guò)檢測(cè)在第 一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)之間流動(dòng)的溝道電流讀出所述半導(dǎo)體存儲(chǔ)器單元中信息步驟。
17.根據(jù)權(quán)利要求16所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為ρ型， 所述第二導(dǎo)電類(lèi)型為η型；所述讀出第一電荷存儲(chǔ)區(qū)存儲(chǔ)的信息通過(guò)檢測(cè)第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流獲得，檢測(cè)條件為柵電極接外接電壓的一半 外接電壓、硅襯底接0V、第一擴(kuò)散區(qū)接0V、 第二擴(kuò)散區(qū)接0. 1 IV、且保持該條件Ins 1 μ S并檢測(cè)溝道電流；所述讀出第二電荷存儲(chǔ)區(qū)存儲(chǔ)的信息通過(guò)檢測(cè)第一擴(kuò)散區(qū)向第二擴(kuò)散區(qū)流動(dòng)的電 流獲得，檢測(cè)條件為柵電極接外接電壓的一半 外接電壓、硅襯底接0V、第一擴(kuò)散區(qū)接 0. 1 IV、第二擴(kuò)散區(qū)接0V、且保持該條件Ins 1 μ S并檢測(cè)溝道電流。
18.根據(jù)權(quán)利要求16所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為η型， 所述第二導(dǎo)電類(lèi)型為P型；所述讀出第一電荷存儲(chǔ)區(qū)存儲(chǔ)的信息通過(guò)檢測(cè)第二擴(kuò)散區(qū)向第一擴(kuò)散區(qū)流動(dòng)的電流 獲得，檢測(cè)條件為柵電極接外接電壓的一半 負(fù)的外接電壓、硅襯底接0V、第一擴(kuò)散區(qū)接 0V、第二擴(kuò)散區(qū)接-1 -0. IV、且保持該條件Ins 1 μ s并檢測(cè)溝道電流；所述讀出第二電荷存儲(chǔ)區(qū)存儲(chǔ)的信息通過(guò)檢測(cè)第一擴(kuò)散區(qū)向第二擴(kuò)散區(qū)流動(dòng)的電流 獲得，檢測(cè)條件為柵電極接外接電壓的一半 負(fù)的外接電壓、硅襯底接0V、第一擴(kuò)散區(qū) 接-1 -0. IV、第二擴(kuò)散區(qū)接0V、且保持該條件Ins 1 μ s并檢測(cè)溝道電流。
19.根據(jù)權(quán)利要求9所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，若所述存儲(chǔ)器將存儲(chǔ)模擬 信息，進(jìn)一步包括通過(guò)將種類(lèi)相反的電荷注入至第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)以 中和第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷以擦除所述半導(dǎo)體存儲(chǔ)器單元中 信息步驟。
20.根據(jù)權(quán)利要求19所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為ρ型， 所述第二導(dǎo)電類(lèi)型為η型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為電子，所述擦除第一電荷存儲(chǔ)區(qū)存儲(chǔ)的信息的條件 為柵電極接負(fù)的外接電壓的一半 0V、硅襯底接0V、第一擴(kuò)散區(qū)接外接電壓的一半、第二 擴(kuò)散區(qū)接0V、且保持該條件1 μ s IOms ；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為電子，所述擦除第二電荷存儲(chǔ)區(qū)存儲(chǔ)的信息的條件 為柵電極接負(fù)的外接電壓的一半 0V、硅襯底接0V、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接外接 電壓的一半、且保持該條件ι μ S IOms ；所述第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為電子，同時(shí)擦除第一電荷存儲(chǔ) 區(qū)和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷的條件為柵電極接負(fù)的外接電壓的一半 0V、硅襯底接 0V、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí)接外接電壓的一半、且保持該條件ι μ S 10ms。
21.根據(jù)權(quán)利要求19所述的驅(qū)動(dòng)半導(dǎo)體存儲(chǔ)器單元的方法，所述第一導(dǎo)電類(lèi)型為η型， 所述第二導(dǎo)電類(lèi)型為P型；所述第一電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為空穴，所述擦除第一電荷存儲(chǔ)區(qū)存儲(chǔ)的信息的條件 為柵電極接外接電壓的一半 0V、硅襯底接外接電壓、第一擴(kuò)散區(qū)接負(fù)的外接電壓的一 半、第二擴(kuò)散區(qū)接0V、且保持該條件1 μ s IOms ；所述第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為空穴，所述擦除第二電荷存儲(chǔ)區(qū)存儲(chǔ)的信息的條件 為柵電極接外接電壓的一半 0V、硅襯底接外接電壓、第一擴(kuò)散區(qū)接0V、第二擴(kuò)散區(qū)接負(fù) 的外接電壓的一半、且保持該條件ι μ S IOms ；所述第一電荷存儲(chǔ)區(qū)和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷為空穴，同時(shí)擦除第一電荷存儲(chǔ)區(qū) 和第二電荷存儲(chǔ)區(qū)存儲(chǔ)的電荷的條件為柵電極接外接電壓的一半 0V、硅襯底接外接電 壓、第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)同時(shí)接負(fù)的外接電壓的一半、且保持該條件ι μ S 10ms。
22.一種包括如權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器單元的半導(dǎo)體存儲(chǔ)器。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器，所述半導(dǎo)體存儲(chǔ)器布局方式為NOR、NAND、 AND、或者虛擬接地。
全文摘要
一種半導(dǎo)體存儲(chǔ)器單元、驅(qū)動(dòng)其的方法及半導(dǎo)體存儲(chǔ)器，其中，所述半導(dǎo)體存儲(chǔ)器單元包括絕緣體上硅；第一擴(kuò)散區(qū)和第二擴(kuò)散區(qū)，位于頂層硅內(nèi)且相互隔開(kāi)，所述第二擴(kuò)散區(qū)與第一擴(kuò)散區(qū)導(dǎo)電類(lèi)型相同；柵介電層和柵電極依次位于溝道區(qū)上方的頂層硅上；還包括第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)，分別位于柵介電層內(nèi)且靠近溝道區(qū)與第一擴(kuò)散區(qū)之間的部分和柵介電層內(nèi)且靠近溝道區(qū)與第二擴(kuò)散區(qū)之間的部分，所述第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)通過(guò)電場(chǎng)力形成。本發(fā)明通過(guò)電場(chǎng)力在柵介電層內(nèi)形成第一電荷存儲(chǔ)區(qū)和/或第二電荷存儲(chǔ)區(qū)構(gòu)成存儲(chǔ)單元，與現(xiàn)有的形成邏輯電路工藝相兼容，提高了集成電路的性能和降低功耗。
文檔編號(hào)G11C16/10GK101826531SQ20091004722
公開(kāi)日2010年9月8日 申請(qǐng)日期2009年3月6日 優(yōu)先權(quán)日2009年3月6日
發(fā)明者季明華, 肖德元 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司