專利名稱：一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于 一種計(jì)算機(jī)系統(tǒng)的存儲(chǔ)器結(jié)構(gòu)，特別是一種嵌入式動(dòng)態(tài)
隨機(jī)存儲(chǔ)器(e.DRAM)結(jié)構(gòu)。
背景技術(shù)：
長(zhǎng)期以來在計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)和制造中，半導(dǎo)體工業(yè)界將微處理器 和內(nèi)存分別采用不同的工藝技術(shù)生產(chǎn)并實(shí)現(xiàn)在不同的芯片上，以達(dá)到最 大滿足設(shè)計(jì)需求的目的。微處理器生產(chǎn)線用邏輯工藝制造，采用快速晶
體管和多層金屬互聯(lián)來實(shí)現(xiàn)高速邏輯互聯(lián)、提高工作頻率和系統(tǒng)性能； 而內(nèi)存生產(chǎn)線用DRAM (dynamic random access memory, 動(dòng)態(tài)隨機(jī)存儲(chǔ) 器)工藝制造，采用盡可能小的單元面積電容、低漏電晶體管以及多層 多晶硅互聯(lián)來實(shí)現(xiàn)低成本、大容量以及低的刷新頻率。隨著工藝技術(shù)水 平的不斷進(jìn)步，這兩個(gè)分立發(fā)展的產(chǎn)品之間逐漸形成了兩種趨勢(shì)l)處 理器的工作速度以每年超過6 0 %的比率增加；2 )單個(gè)內(nèi)存芯片上的容量 以每年超過60%的比率增加，然而內(nèi)存的訪存延遲改善率卻不到10%。 這兩個(gè)趨勢(shì)導(dǎo)致了日益嚴(yán)重的"處理器-內(nèi)存性能差異"，極大的影響了 計(jì)算機(jī)系統(tǒng)性能的提升。
目前架構(gòu)工程師采用層次化存儲(chǔ)結(jié)構(gòu)，通過增加多級(jí)的高速緩存 (cache)來試圖彌補(bǔ)這種差異。但是在逐級(jí)發(fā)生訪存缺失的情況下，這 種結(jié)構(gòu)只會(huì)使內(nèi)存訪問延遲時(shí)間變得更長(zhǎng)。盡管使用了越來越大容量的 片上或分立緩存和越來越復(fù)雜的處理器技術(shù)(如亂序執(zhí)行、動(dòng)態(tài)調(diào)度、 超標(biāo)量、超長(zhǎng)指令字等)，但內(nèi)存的高訪問延遲和低帶寬(受封裝引腳限 制)在很多應(yīng)用領(lǐng)域，特別是數(shù)據(jù)的時(shí)間局限性和空間局限性不能很好滿足的應(yīng)用中，仍成為了影響計(jì)算機(jī)系統(tǒng)整體性能提升的瓶頸。
與此同時(shí)，隨著內(nèi)存容量的不斷增加以及內(nèi)存標(biāo)準(zhǔn)的不斷改進(jìn)，單個(gè) 內(nèi)存芯片上集成了更多的外圍譯碼邏輯電路和工作頻率更快的接口電 路，內(nèi)存工藝的金屬互聯(lián)層數(shù)也逐漸增加，這都使得將微處理器(或運(yùn)
算單元)與內(nèi)存(DRAM)集成在一個(gè)芯片上成為可能。這種集成可以充 分利用DRAM結(jié)構(gòu)自身的高帶寬，而不用受封裝引腳個(gè)數(shù)限制；同時(shí)微處 理器與內(nèi)存之間進(jìn)行的是片上互聯(lián)，而不需通過片間的大驅(qū)動(dòng)電容進(jìn)行； 再則嵌入式存儲(chǔ)器的工作電壓也可以與微處理器等邏輯電路一致，而不 需采用分立器件所要求符合的較高電壓標(biāo)準(zhǔn)。這些都使得整個(gè)系統(tǒng)的延 遲時(shí)間、功耗以及系統(tǒng)復(fù)雜度大大降低，可以非常有效地解決傳統(tǒng)的內(nèi) 存訪問瓶頸問題。采用將微處理器(processor )與動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DRAM) 集成，而不是僅僅增加片上靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)容量的優(yōu)勢(shì)在于 同樣面積下DRAM的集成度是SRAM集成度的20 ~ 40倍。然而動(dòng)態(tài)隨才幾存 儲(chǔ)器(DRAM)固有的電路結(jié)構(gòu)和定時(shí)刷新要求，使得其的工作速度較慢 以及訪問延遲時(shí)間4交長(zhǎng)。

發(fā)明內(nèi)容
本發(fā)明的目的是提出一種采用靜態(tài)隨機(jī)存儲(chǔ)器裝置來加快訪存速 度，以提升計(jì)算機(jī)系統(tǒng)整體性能的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，以克服 傳統(tǒng)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)中工作速度慢、訪問延遲時(shí)間長(zhǎng)的不足
的缺陷。
為了實(shí)現(xiàn)上述目的，本發(fā)明由接口控制電路，兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝 置(SRAM),訪存控制邏輯和嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核構(gòu)成，其特點(diǎn) 是接口控制電路通過兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置與訪存控制邏輯相連， 訪存控制邏輯與嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核相互連接。其中接口控制電路負(fù)責(zé)接收外部處理器發(fā)送的各種訪存請(qǐng)求，根據(jù)操 作類型決定對(duì)靜態(tài)隨機(jī)存儲(chǔ)器的讀取。同時(shí)，它還能實(shí)現(xiàn)接口標(biāo)準(zhǔn)的各 種時(shí)序要求，并確保兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器中鎖存內(nèi)容地址不沖突，以避 免數(shù)據(jù)一致性問題。接口控制電路1支持同時(shí)對(duì)兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝
置進(jìn)行讀取操作。
靜態(tài)隨機(jī)存儲(chǔ)器裝置負(fù)責(zé)完成從接口控制電路l過來的特定讀取請(qǐng) 求。如果訪存請(qǐng)求的地址內(nèi)容已經(jīng)存儲(chǔ)在SRAM中，則可以快速經(jīng)過譯碼 等邏輯電路完成數(shù)據(jù)讀寫，避免頻繁的對(duì)大容量的、慢速的嵌入式動(dòng)態(tài) 隨機(jī)存儲(chǔ)器陣列核的訪問操作；如果訪存請(qǐng)求的地址內(nèi)容不包含在SRAM 中，則發(fā)出訪問嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核的請(qǐng)求，通過寬的數(shù)據(jù)總 線快速完成替換和更新，再按照前一種情況執(zhí)行完成外部的訪問請(qǐng)求。
訪存控制邏輯用于仲裁兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置對(duì)嵌入式動(dòng)態(tài)隨機(jī) 存儲(chǔ)器陣列核的訪問請(qǐng)求，并完成對(duì)允許的訪問請(qǐng)求的操作。
嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核負(fù)責(zé)數(shù)據(jù)存儲(chǔ)。
所述的接口控制電路1的接口類型可以采用但不僅限于閃存 (FLASH )、靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)、偽靜態(tài)隨機(jī)存儲(chǔ)器(PSRAM )、同步 動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)、雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR)、第二代 雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(DDR2)、第三代雙倍速率同步動(dòng)態(tài)隨機(jī)存 儲(chǔ)器(DDR3)、第二代圖形專用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(GDDR2)、第 三代圖形專用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(GDDR3)接口標(biāo)準(zhǔn)規(guī)定的時(shí) 序。
所述的靜態(tài)隨機(jī)存儲(chǔ)器裝置容量包含至少一個(gè)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ) 器陣列核的行大小(row size )。替換方式包括但不僅限于寫回方式，替
換策略包括但不僅限于近期最少訪問策略(least-recently used, LRU )。所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核包含至少 一個(gè)動(dòng)態(tài)隨機(jī)存儲(chǔ)體
(DRAM bank)。
所述的靜態(tài)隨機(jī)存儲(chǔ)器裝置與嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器核之間的數(shù)據(jù) 寬度為動(dòng)態(tài)隨機(jī)存儲(chǔ)體(DRAM bank)陣列的行大小。
本發(fā)明具有兩個(gè)特點(diǎn)1)充分利用動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)中直接從靈 敏放大器出來的高帶寬，以加速對(duì)核中數(shù)據(jù)的存取訪問；2)與嵌入式動(dòng) 態(tài)隨機(jī)存儲(chǔ)器陣列核相鄰的兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器在作為片上高速緩存 (on—chip cache) j吏用曰于，能分另寸作為指令纟差存(instruction cache) 和數(shù)據(jù)緩存(data cache)來縮短整體系統(tǒng)的訪存時(shí)間。當(dāng)訪問命中時(shí)， 支持同時(shí)對(duì)指令緩存的讀取和數(shù)據(jù)緩存的讀寫；當(dāng)訪問缺失時(shí)，可以互 不干擾地進(jìn)行以嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核的 一行大小為單位的內(nèi)容 替換，從而能夠高效地應(yīng)用于哈佛結(jié)構(gòu)的計(jì)算機(jī)體系結(jié)構(gòu)中。
此外，本發(fā)明利用動(dòng)態(tài)存儲(chǔ)器結(jié)構(gòu)自身的內(nèi)部高帶寬特性和嵌入式 動(dòng)態(tài)隨機(jī)存儲(chǔ)器不受芯片封裝引腳限制的優(yōu)勢(shì)，極大的提升了訪存帶寬， 可以很好的緩解傳統(tǒng)計(jì)算機(jī)結(jié)構(gòu)中處理器與存儲(chǔ)器之間的訪存帶寬瓶 頸，廣泛適用于各種嵌入式計(jì)算機(jī)系統(tǒng)及相關(guān)領(lǐng)域(如DSP，P頂?shù)?。


圖1為本發(fā)明的整體功能模塊示意圖。
圖2為本發(fā)明的接口控制電路框架示意圖。
圖3為本發(fā)明的靜態(tài)隨機(jī)存儲(chǔ)器裝置框架示意圖。
圖4為本發(fā)明的訪存控制邏輯框架示意圖。
圖5為本發(fā)明訪存控制邏輯中訪問仲裁器狀態(tài)轉(zhuǎn)換圖。
具體實(shí)施例方式
下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn) 一 步的詳細(xì)描述。
本發(fā)明的結(jié)構(gòu)從功能模塊上分，包括接口控制電路l，第一靜態(tài)隨 機(jī)存儲(chǔ)器(SRAM)裝置2,第二靜態(tài)隨機(jī)存儲(chǔ)器(SRAM) 3,訪存控制邏
接口控制電路
1)接收從外部處理單元過來的訪問請(qǐng)求，按照訪問類型向具體靜態(tài) 隨機(jī)存儲(chǔ)器裝置發(fā)送訪問請(qǐng)求及相應(yīng)地址、控制信號(hào)；
2 )在訪問請(qǐng)求完成時(shí)，產(chǎn)生相應(yīng)于訪問類型的訪問結(jié)束控制信號(hào)(按 照設(shè)計(jì)配置此類信號(hào)可選)；
3)按照接口規(guī)定的時(shí)序控制數(shù)據(jù)的寫入和讀出。為了保證在兩個(gè)靜 態(tài)隨機(jī)存儲(chǔ)器裝置中不發(fā)生數(shù)據(jù)一致性沖突問題，在接口控制電路中還 有一個(gè)數(shù)據(jù)一致性保證機(jī)制。數(shù)據(jù)一致性保證機(jī)制會(huì)增加硬件開銷和設(shè) 計(jì)的復(fù)雜度，所以該功能模塊是一個(gè)可選的配置，如果設(shè)計(jì)能夠保證不 會(huì)發(fā)生數(shù)據(jù)一致性沖突，則可以省去。
在實(shí)施例中，兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置分別用作哈佛體系的指令緩存 和數(shù)據(jù)緩存，并通過軟件編程控制指令和數(shù)據(jù)的地址空間不重疊而簡(jiǎn)化 了設(shè)計(jì)的復(fù)雜度。
接口控制電路各子功能模塊相互連接關(guān)系如圖2所示。從外部過來的 地址信號(hào)和訪問類型信號(hào)(指定是訪問哪個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置)會(huì)同 時(shí)輸入到數(shù)據(jù)一致性保證機(jī)制11和輸入控制邏輯12。在數(shù)據(jù)一致性保證 機(jī)制11中，獨(dú)立存儲(chǔ)著兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置中鎖存內(nèi)容的地址，即 兩個(gè)地址映射表。該模塊會(huì)根據(jù)設(shè)計(jì)定義的訪問類型信號(hào)狀態(tài)，將外部
專辱4,以及一個(gè)嵌
5 ( eDRAM macro )，見圖1。過來的訪問請(qǐng)求地址與靜態(tài)存儲(chǔ)器裝置的地址映射表進(jìn)行比較。具體行
為如下如果指定類型的訪問請(qǐng)求地址包含在對(duì)應(yīng)的SRAM裝置中或者該 類型的訪問請(qǐng)求地址不包含在任一個(gè)SRAM裝置中，則產(chǎn)生正確的數(shù)據(jù)一 致性反饋信號(hào)給外部處理單元，同時(shí)產(chǎn)生控制信號(hào)給輸入控制邏輯12(正 常狀態(tài))；如果指定類型的訪問請(qǐng)求地址不包含在對(duì)應(yīng)的SRAM裝置但包 含另 一個(gè)SRAM裝置中，則產(chǎn)生出錯(cuò)狀態(tài)的數(shù)據(jù)一致性反饋信號(hào)給外部處 理單元，說明當(dāng)前類型的訪問發(fā)生在另 一 個(gè)類型訪問的靜態(tài)隨機(jī)存儲(chǔ)器 裝置中，從而幫助外部處理單元在發(fā)送接下來的訪問請(qǐng)求時(shí)進(jìn)行相應(yīng)的 調(diào)整。同時(shí)數(shù)據(jù)一致性保證機(jī)制11也會(huì)產(chǎn)生相應(yīng)的控制信號(hào)給輸入控制 邏輯12，通知其產(chǎn)生相應(yīng)的訪問請(qǐng)求控制信號(hào)(異常狀態(tài))。
在輸入控制邏輯12中，根據(jù)來自于數(shù)據(jù)一致性保證機(jī)制11產(chǎn)生的控 制信號(hào)狀態(tài)來控制信號(hào)的傳遞。如果是正常的訪問類型狀態(tài)，則將來自 外部訪問請(qǐng)求的地址和讀寫控制信號(hào)發(fā)送到對(duì)應(yīng)的靜態(tài)隨機(jī)存儲(chǔ)器裝置 模塊；如果是異常的訪問類型狀態(tài)，則將來自外部訪問請(qǐng)求的地址和讀 寫控制信號(hào)發(fā)送到另 一個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置模塊。如果同時(shí)來自外部 的兩個(gè)訪問請(qǐng)求都需要訪問同一個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置(即發(fā)生異常訪 問狀態(tài))，本模塊還需要對(duì)兩個(gè)訪問進(jìn)行一個(gè)排隊(duì)處理，使兩次訪問不沖 突。針對(duì)不同的接口類型，該子模塊還具有命令譯碼、流水線或鎖存等 功能來滿足時(shí)序要求。在實(shí)施例中，選擇的是主流JEDEC標(biāo)準(zhǔn)的DDR2接 口。根據(jù)來自外部處理單元發(fā)出的訪存命令，需要進(jìn)行設(shè)置模式寄存器 值Z行激活/讀/寫/預(yù)充電等命令的譯碼判斷，同時(shí)根據(jù)具體DDR2時(shí)序采 用流水線結(jié)構(gòu)產(chǎn)生控制信號(hào)，并根據(jù)模式寄存器中設(shè)置的猝發(fā)長(zhǎng)度、猝 發(fā)模式等參數(shù)進(jìn)行相應(yīng)的地址自增益產(chǎn)生。在其他實(shí)施例中，也可以采 用SRAM, SDRAM、 DDR、 DDR3等接口與傳輸規(guī)范。輸出控制邏輯13根據(jù)內(nèi)部產(chǎn)生的訪問請(qǐng)求完成反饋信號(hào)狀態(tài)以及設(shè) 計(jì)采用的接口規(guī)范，產(chǎn)生符合時(shí)序規(guī)范要求的輸出控制信號(hào)，以配合數(shù) 據(jù)總線的讀出。在實(shí)施例中，選擇了主流JEDEC標(biāo)準(zhǔn)的DDR2接口 ，所以 輸出控制信號(hào)包括相應(yīng)訪問類型的訪問完成信號(hào)，以及DDR2規(guī)范要求的 DQS (Data Strobe)信號(hào)等。
數(shù)椐通路14是數(shù)據(jù)寫入/讀出的通道。它根據(jù)定義的接口規(guī)范，控制 數(shù)據(jù)在正常時(shí)序下寫入或讀出。在實(shí)施例中，根據(jù)釆用的DDR2接口，數(shù) 據(jù)通i 各14要通過一個(gè)雙倍速率轉(zhuǎn)換(double data rate)的控制電路來 控制內(nèi)、外部數(shù)據(jù)的正常傳輸。此外，數(shù)據(jù)通路14還會(huì)根據(jù)輸入控制邏 輯12產(chǎn)生的控制信號(hào)(正常訪問狀態(tài)/異常訪問狀態(tài))，控制內(nèi)部數(shù)據(jù)總 線正確對(duì)應(yīng)到外部發(fā)生訪問請(qǐng)求的原始類型相應(yīng)的數(shù)據(jù)總線上。即如 果是處于正常訪問狀態(tài)，外部的數(shù)據(jù)總線1對(duì)應(yīng)內(nèi)部數(shù)據(jù)總線1，外部的 數(shù)據(jù)總線2對(duì)應(yīng)內(nèi)部數(shù)據(jù)總線2;如果發(fā)生異常訪問，則可能外部的數(shù)據(jù) 總線1對(duì)應(yīng)內(nèi)部數(shù)據(jù)總線2,或外部的數(shù)據(jù)總線2對(duì)應(yīng)內(nèi)部數(shù)據(jù)總線1。 對(duì)于數(shù)據(jù)總線的方向性，在實(shí)施例中，將一個(gè)SRAM裝置作為數(shù)據(jù)緩存 (data cache )，另一個(gè)作為指令緩存(instruction cache),從而與指 令緩存通訊的數(shù)據(jù)總線是單向輸出(只進(jìn)行指令的讀取)，與數(shù)據(jù)緩存通 訊的數(shù)據(jù)總線是雙向傳輸(可以進(jìn)行數(shù)據(jù)的讀/寫操作)。在其他實(shí)施例 中，數(shù)據(jù)總線可以是單向?qū)懭?，單向讀出，也可以是雙向讀寫的。
靜態(tài)隨機(jī)存儲(chǔ)器(SRAM)裝置
負(fù)責(zé)完成從接口控制電路1過來的特定讀寫請(qǐng)求。如果訪存請(qǐng)求的地 址內(nèi)容已經(jīng)存儲(chǔ)在SRAM陣列中，則可以快速譯碼完成請(qǐng)求，而不需再訪 問慢速的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器核5;如果訪存請(qǐng)求的地址內(nèi)容不包含在 SRAM中，則發(fā)出訪問嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器核5的請(qǐng)求，并將所需數(shù)據(jù)通過與動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列 一行大小相等的寬數(shù)據(jù)總線進(jìn)行快速替換和
更新。如圖3所示，具體可以劃分為控制邏輯21和靜態(tài)隨機(jī)存儲(chǔ)陣列22
兩個(gè)子模塊。
控制邏輯21接收讀寫控制信號(hào)以及地址信號(hào)，比較訪問請(qǐng)求的地址 與該SRAM裝置的地址查找表(Tag) 211中存儲(chǔ)的地址信息。如果請(qǐng)求的 地址與地址查找表211內(nèi)容匹配(即命中)，則立即產(chǎn)生控制信號(hào)到讀寫 控制及地址譯碼邏輯212進(jìn)行對(duì)應(yīng)地址內(nèi)容的讀出或者寫入，同時(shí)產(chǎn)生 外部訪問完成控制信號(hào)給圖1的接口控制邏輯1。如果請(qǐng)求的地址與地址 查找表211內(nèi)容不匹配(即失效)，則由替換及訪問狀態(tài)產(chǎn)生邏輯213對(duì) 圖1中嵌入式動(dòng)態(tài)存儲(chǔ)器核(eMAM raacro) 5發(fā)出訪問請(qǐng)求，根據(jù)替換 原則產(chǎn)生對(duì)eDRAM macro讀寫i^問對(duì)應(yīng)的i也址^言號(hào)。當(dāng)^^換完成時(shí)，更 新地址查找表211的內(nèi)容，并同時(shí)更新到圖2的^:據(jù)一致性保證機(jī)制11 中(如果采用該子模塊的話)。接著按照命中情況下完成外部訪問請(qǐng)求并 產(chǎn)生請(qǐng)求完成控制信號(hào)。
在實(shí)施例中，選取的替換方式是寫回方式，替換策略是近期最少訪問 策略(Least-recently used, LRU),靜態(tài)隨4幾存^諸陣列容量為4個(gè)動(dòng)態(tài) 隨機(jī)存儲(chǔ)陣列的行大小。根據(jù)LRU原則選出該SRAM裝置中近期最少訪問 的塊地址，根據(jù)地址查找表中相應(yīng)地址對(duì)應(yīng)的修改標(biāo)志(dirty flag) 狀態(tài)，如果被替換的塊的內(nèi)容被修改過(修改標(biāo)志置位)，需要先將當(dāng)前 塊地址的內(nèi)容寫回eDRAM macro,再將新的塊地址內(nèi)容載入；如果被替換 的塊內(nèi)容沒有經(jīng)過修改(修改標(biāo)志沒被置位)，則可以直接載入新的塊地 址內(nèi)容，從而很好的保證了 SRAM和eDRAM macro中數(shù)據(jù)的一致性。在其 他實(shí)施例中，也可以采用其他替換方式和替換策略。
訪存控制邏輯負(fù)責(zé)仲裁兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置對(duì)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核5 的訪問請(qǐng)求，并完成對(duì)允許的訪問請(qǐng)求的操作。
其子模塊連接關(guān)系如圖4所示。它接收訪問請(qǐng)求狀態(tài)信號(hào)和讀寫、地 址控制信號(hào)。訪問仲裁器(arbiter ) 41根據(jù)設(shè)計(jì)的優(yōu)先級(jí)對(duì)訪問請(qǐng)求進(jìn) 行仲裁，在一個(gè)時(shí)刻只允許一種訪問請(qǐng)求被響應(yīng)?？刂七壿?2將根據(jù)訪 問仲裁器(arbiter ) 41發(fā)出的仲裁信號(hào)，發(fā)送被允許的訪問請(qǐng)求的體地 址(如果有的話)、行地址及讀寫控制等信號(hào)給嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器核 (eDRAM macro) 5。因?yàn)槭莿?dòng)態(tài)隨機(jī)存儲(chǔ)器邏輯，所以定時(shí)刷新控制裝 置43必不可少。因此，控制邏輯42還應(yīng)在刷新請(qǐng)求和正常讀寫訪存請(qǐng) 求之間進(jìn)行仲裁，產(chǎn)生正確的控制信號(hào)。
在工藝制造完成后需要對(duì)存儲(chǔ)陣列單元功能是否正常進(jìn)行測(cè)試，所以 內(nèi)建自測(cè)試電路(B工ST)控制邏輯44也包含在本模塊中。
此外，數(shù)據(jù)通i 各45主要負(fù)責(zé)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器核(eDRAM macro ) 5的數(shù)據(jù)總線與仲裁允許的訪問請(qǐng)求數(shù)據(jù)總線之間的通訊。
在實(shí)施例中，兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置分別用作數(shù)據(jù)緩存和指令緩 存，且因?yàn)閼?yīng)用是針對(duì)數(shù)據(jù)密集型運(yùn)算并采用的數(shù)據(jù)傳輸觸發(fā)算法，所 以來自數(shù)據(jù)緩存的訪問請(qǐng)求擁有較高的優(yōu)先級(jí)，其訪問仲裁器的狀態(tài)轉(zhuǎn) 換圖如圖5所示。在空閑狀態(tài)下，如果只有一種類型的訪問請(qǐng)求發(fā)生， 則響應(yīng)該類型的訪問請(qǐng)求；如果同時(shí)有兩種類型的訪問請(qǐng)求發(fā)生，則先 響應(yīng)數(shù)據(jù)緩存的請(qǐng)求，完成之后再響應(yīng)指令緩存請(qǐng)求；如果在響應(yīng)指令 緩存請(qǐng)求的過程中有數(shù)據(jù)緩存請(qǐng)求發(fā)生，則跳轉(zhuǎn)到"正響應(yīng)來自指令 cache的請(qǐng)求，凝:據(jù)cache訪問請(qǐng)求被阻塞"狀態(tài)，在當(dāng)前指令緩存請(qǐng)求 完成之后，根據(jù)訪問請(qǐng)求個(gè)數(shù)及類型轉(zhuǎn)移到相應(yīng)狀態(tài)。這樣可以保證來 自數(shù)據(jù)緩存的訪問請(qǐng)求被盡可能快的響應(yīng)，以提高系統(tǒng)性能。每個(gè)狀態(tài)之間的轉(zhuǎn)換都必須在當(dāng)前訪問請(qǐng)求操作完成的情況下進(jìn)行，因?yàn)閯?dòng)態(tài)隨
機(jī)存儲(chǔ)器邏輯的行打開(row active)操作是破壞性的，如果陣列中已 打開的行不能完整的經(jīng)過寫回?cái)?shù)據(jù)再預(yù)充電關(guān)閉的話，該行所存儲(chǔ)的數(shù) 據(jù)可能會(huì)被破壞。在其他實(shí)施例中，也可以根據(jù)設(shè)計(jì)需要采用不用的仲
嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核
負(fù)責(zé)數(shù)據(jù)存儲(chǔ)。包括地址譯碼及控制邏輯51，冗余電路52，動(dòng)態(tài)隨 機(jī)存儲(chǔ)器陣列(DRAM array) 53,與之相應(yīng)的靈敏放大器54，以及選通 器(MUX) 55 (圖5 )。
該模塊接收從訪存控制邏輯4中控制邏輯42發(fā)送過來的地址和讀寫 控制信號(hào)(在正常工作模式下)，或者測(cè)試掃描控制信號(hào)(在測(cè)試模式下)。 在測(cè)試模式下，地址譯碼及控制邏輯51根據(jù)掃描結(jié)果將動(dòng)態(tài)隨機(jī)存儲(chǔ)器 陣列(DRAMarray) 5 3中失效的行映射到冗余電路52 ，屏蔽DRAM array 中發(fā)生失效的單元，而將數(shù)據(jù)存儲(chǔ)到冗余電路52的相應(yīng)行中。從而在正 常工作模式下，地址譯碼及控制邏輯51根據(jù)訪存地址判斷數(shù)據(jù)是存儲(chǔ)在 DRAMarray53中還是冗余電路52中，產(chǎn)生相應(yīng)的控制信號(hào)給兩個(gè)子模塊 和數(shù)據(jù)選通器(MUX) 55。為了充分利用動(dòng)態(tài)存儲(chǔ)器電路結(jié)構(gòu)中自身的高 帶寬特性，以及嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器(eDRAM)不受封裝引腳限制的優(yōu) 勢(shì)，通訊的數(shù)據(jù)總線寬度為靈敏放大器54或冗余電路52中直接出來的 一行大小(row size),從而可以使一頁的數(shù)據(jù)傳輸在一個(gè)時(shí)鐘周期內(nèi)完 成，極大的提高了數(shù)據(jù)傳輸率，減少了同等容量數(shù)據(jù)傳輸所需的時(shí)間。 從整個(gè)系統(tǒng)來說，大大減少了缺失損失，提高了性能。
隨著半導(dǎo)體工藝技術(shù)的不斷進(jìn)步，將微處理器或運(yùn)算單元與存儲(chǔ)器集
成在單個(gè)芯片上作為 一個(gè)系統(tǒng)以提高整體性能的做法已經(jīng)日漸普及。本發(fā)明可以但不僅限于應(yīng)用在該類系統(tǒng)中，內(nèi)部的靜態(tài)隨機(jī)存儲(chǔ)器裝置可 以作為 一級(jí)或者更低層次高速緩存，大容量的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣 列核可以作為系統(tǒng)主存，也可以作為二級(jí)或三級(jí)高速緩存。
本說明書中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員公知的現(xiàn)
有技術(shù)。
權(quán)利要求
1、一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，包括接口控制電路、兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置、訪存控制邏輯、以及嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核，其特征在于接口控制電路通過兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置與訪存控制邏輯相連，訪存控制邏輯與嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核相互連接。
2、 如權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于接 口控制電路、兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置、訪存控制邏輯、以及嵌入式動(dòng) 態(tài)隨機(jī)存儲(chǔ)器陣列核的控制方法是接口控制電路接收外部處理器發(fā)送的各種訪存請(qǐng)求，根據(jù)操作類型 決定對(duì)具體靜態(tài)隨機(jī)存儲(chǔ)器的讀寫，按照接口標(biāo)準(zhǔn)的時(shí)序要求控制數(shù)據(jù) 的正確寫入和讀出，并確保兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器中鎖存內(nèi)容地址不沖突， 從而避免數(shù)據(jù) 一致性問題；靜態(tài)隨機(jī)存儲(chǔ)器裝置負(fù)責(zé)完成從接口控制電路過來的特定讀取請(qǐng) 求。如果訪存請(qǐng)求的地址內(nèi)容已經(jīng)存儲(chǔ)在SRAM中，則可以快速譯碼完成 請(qǐng)求，避免頻繁的對(duì)大容量、慢速的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核的訪 問操作；如果訪存請(qǐng)求的地址內(nèi)容不包含在SRAM中，則發(fā)出對(duì)嵌入式動(dòng) 態(tài)隨機(jī)存儲(chǔ)器陣列核的訪存請(qǐng)求，并將所需數(shù)據(jù)通過與動(dòng)態(tài)隨機(jī)存儲(chǔ)器 陣列行大小相等的寬數(shù)據(jù)總線進(jìn)行快速替換和更新，再完成對(duì)靜態(tài)隨機(jī) 存儲(chǔ)器裝置的讀寫操作；訪存控制邏輯仲裁兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置對(duì)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ) 器陣列核的訪問請(qǐng)求，并完成對(duì)允許的訪問請(qǐng)求的讀寫操作；嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核負(fù)責(zé)數(shù)據(jù)存儲(chǔ)。
3、 如權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于 所述接口控制電路的接口類型為包括閃存或靜態(tài)隨機(jī)存儲(chǔ)器或偽靜態(tài)隨機(jī)存儲(chǔ)器或同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或第器或第二代圖形專用雙倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器或第三代圖形專用雙 倍速率同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器接口標(biāo)準(zhǔn)規(guī)定的時(shí)序。
4、 如權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于 所述接口控制電路的數(shù)據(jù)寬度根據(jù)設(shè)計(jì)需求變化，但最大不超過嵌入式 動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核的行寬。
5、 如權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于 所述的靜態(tài)隨機(jī)存儲(chǔ)器裝置容量為至少一個(gè)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列 核的行大小。
6、 如權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于 所述的靜態(tài)隨機(jī)存儲(chǔ)器裝置與嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核之間的數(shù)據(jù) 傳輸總線寬度為嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核的行大小。
7、 如權(quán)利要求1所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，其特征在于 所述的嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核內(nèi)部集成至少一個(gè)DRAM存儲(chǔ)體。
全文摘要
本發(fā)明涉及一種嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)，包括接口控制電路、兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置、訪存控制邏輯、以及嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核，其特征在于接口控制電路通過兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器裝置與訪存控制邏輯相連，訪存控制邏輯與嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核相互連接。本發(fā)明的特點(diǎn)在于充分利用了嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器結(jié)構(gòu)直接從靈敏放大器出來的內(nèi)部高帶寬優(yōu)勢(shì)，增加一級(jí)訪存速度快的靜態(tài)隨機(jī)存儲(chǔ)器來加速對(duì)嵌入式動(dòng)態(tài)隨機(jī)存儲(chǔ)器核中數(shù)據(jù)的存取訪問。同時(shí)，與動(dòng)態(tài)隨機(jī)存儲(chǔ)器陣列核相鄰的兩個(gè)靜態(tài)隨機(jī)存儲(chǔ)器在作為片上高速緩存使用時(shí)，也能分別作為指令緩存和數(shù)據(jù)緩存，從而對(duì)基于哈佛結(jié)構(gòu)的計(jì)算機(jī)體系應(yīng)用能夠非常高效的支持。
文檔編號(hào)G11C7/10GK101414478SQ20081019765
公開日2009年4月22日 申請(qǐng)日期2008年11月13日 優(yōu)先權(quán)日2008年11月13日
發(fā)明者丹 吳, 葵 戴, 王志英, 偉 石, 鄒望輝, 鄒雪城, 郭建軍, 黃立波, 銳 龔 申請(qǐng)人:葵 戴