專利名稱：存儲(chǔ)器裝置的更新方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種存儲(chǔ)器裝置的更新方法，且特別是有關(guān)于一種用以降低漏電
流與噪聲的存儲(chǔ)器裝置的更新方法。
背景技術(shù)：
DRAM為目前最廣泛使用的存儲(chǔ)器。DRAM是利用電容來(lái)儲(chǔ)存數(shù)據(jù)，由于存在電容之 中的電荷會(huì)逐漸消失，故需要額外周期性的更新(refresh)動(dòng)作。圖l為已知DRAM的基本 單位的結(jié)構(gòu)示意圖。圖2為用以說(shuō)明圖1中各信號(hào)的時(shí)序圖。請(qǐng)同時(shí)參照?qǐng)D1與圖2，在等 電位期間T21，由于信號(hào)EQL11、EQL12、MUXll與MUX12的準(zhǔn)位維持在電壓VINT2，因此位線 (BL11、/BL11、BL12與/BL12)以及感應(yīng)線(BLM11與BLM12)彼此電連接并等電位至參考電 壓VEQL2，其中參考電壓VEQL2的準(zhǔn)位被設(shè)定為位線最高準(zhǔn)位VBLH2的一半。
之后，為了更新連接至字符線WLRO的存儲(chǔ)單元131，則將于更新期間T22中使能存 儲(chǔ)單元陣列130。此時(shí)，信號(hào)EQL12與MUX11的準(zhǔn)位將轉(zhuǎn)態(tài)至電壓VSS2，以致使位線BL12 與/BL12相互不導(dǎo)通，且感應(yīng)放大器120與存儲(chǔ)單元陣列110彼此互不相連。之后，通過(guò)字 符線WLR0定址所欲存取的存儲(chǔ)單元。于信號(hào)生成階段，存儲(chǔ)單元131將被開(kāi)啟，且所欲讀 取的信號(hào)即生成于位線BL12、/BL12與感應(yīng)線BLM11、BLM12上。此時(shí)，感應(yīng)放大器120將放 大感應(yīng)線BLM11、BLM12上的信號(hào)，進(jìn)而達(dá)到更新存儲(chǔ)單元131的目的。
值得注意的是，隨著DRAM核心架構(gòu)的日漸縮小，位線間所存在的漏電流也就越來(lái) 越嚴(yán)重。主要的原因在于，于等電位期間，存儲(chǔ)單元中的寄生電容將形成不必要的導(dǎo)通路 徑，而在位線之間形成漏電流，例如圖1所標(biāo)示的111。此種狀況可通過(guò)新增一電流限制 器來(lái)加以降低，但是來(lái)自感應(yīng)放大器120的漏電流，例如圖1所標(biāo)示的112，卻無(wú)法被抑制 住。 為了避免來(lái)自感應(yīng)放大器120的漏電流，如圖3所示的，于更新期間T22的起始階 段，現(xiàn)有技術(shù)將信號(hào)MUXll與MUX12同時(shí)切換至電壓VSS2。此時(shí)，感應(yīng)線BLM11、BLM12將維 持在浮置(floating)的狀態(tài)，進(jìn)而降低漏電流的發(fā)生。然而，當(dāng)感應(yīng)線BLM11與BLM12同時(shí) 維持在浮置狀態(tài)時(shí)，卻會(huì)引發(fā)噪聲(noise)的產(chǎn)生，進(jìn)而影響整個(gè)系統(tǒng)的噪聲容限(noise margin)。

發(fā)明內(nèi)容
本發(fā)明提供一種更新方法，用以降低存儲(chǔ)器裝置中漏電流與噪聲的產(chǎn)生。 本發(fā)明提出一種更新方法，適用于一存儲(chǔ)器裝置。其中，存儲(chǔ)器裝置包括一感應(yīng)放
大器、一第一存儲(chǔ)單元陣列以及一第二存儲(chǔ)單元陣列，感應(yīng)放大器具有一感應(yīng)線對(duì)，并用以
放大來(lái)自第一存儲(chǔ)單元陣列中一第一位線對(duì)的信號(hào)，以及來(lái)自第二存儲(chǔ)單元陣列中一第二
位線對(duì)的信號(hào)。所述更新方法包括下列步驟。首先，設(shè)定一睡眠模式，其中存儲(chǔ)器裝置于睡
眠模式下無(wú)法被讀取與寫入。之后，依序自動(dòng)更新第一與第二存儲(chǔ)單元陣列。 值得注意的是，上述自動(dòng)更新第一與第二存儲(chǔ)單元陣列的步驟各自包括于一等電位期間，將感應(yīng)線對(duì)、第一位線對(duì)以及第二位線對(duì)的電位切換至一參考電壓，其中感應(yīng)線 對(duì)與第二位線對(duì)彼此電性不相連；以及，于一更新期間，依據(jù)第一與第二存儲(chǔ)單元陣列的更 新順序，來(lái)調(diào)整第一與第二位線對(duì)的電位，并據(jù)以將感應(yīng)線對(duì)至少與第一、第二位線的其一 電連接。 在本發(fā)明的一實(shí)施例中，上述的將感應(yīng)線對(duì)、第一位線對(duì)以及第二位線對(duì)的電位 切換至參考電壓的步驟包括，首先，提供一第一與一第二等位控制信號(hào)，以分別控制第一位 線對(duì)以及第二位線對(duì)中兩位線的導(dǎo)通狀態(tài)。之后，提供一第一與一第二感測(cè)控制信號(hào)，以分 別控制感應(yīng)線對(duì)與第一位線對(duì)、第二位線對(duì)的導(dǎo)通狀態(tài)。 更進(jìn)一步來(lái)看，為了致使各個(gè)線對(duì)的電位切換至參考電壓，將第一與第二等位控 制信號(hào)的準(zhǔn)位維持在一第一電壓，以分別致使第一位線對(duì)以及第二位線中的兩位線相互導(dǎo) 通并等電位至參考電壓。此外，更將第一感測(cè)控制信號(hào)的準(zhǔn)位維持在第一電壓，以致使感應(yīng) 線對(duì)電連接至第一位線對(duì)。在此，第二感測(cè)控制信號(hào)的準(zhǔn)位會(huì)被切換至一第二電壓，以致使 感應(yīng)線對(duì)與第二位線對(duì)電性不相連。 在本發(fā)明的一實(shí)施例中，上述的在自動(dòng)更新第二存儲(chǔ)單元陣列的過(guò)程中，于更新 期間，依據(jù)第一與第二存儲(chǔ)單元陣列的更新順序，來(lái)調(diào)整第一與第二位線對(duì)的電位的步驟 包括，維持第一等位控制信號(hào)的準(zhǔn)位，以致使第一位線對(duì)中的兩位線相互導(dǎo)通并等電位至 所述參考電壓。以及，將第二等位控制信號(hào)的準(zhǔn)位切換至第二電壓，以致使第二位線對(duì)中的 兩位線相互不導(dǎo)通。 在本發(fā)明的一實(shí)施例中，上述的在自動(dòng)更新第二存儲(chǔ)單元陣列的過(guò)程中，據(jù)以將
感應(yīng)線對(duì)至少與第一、第二位線的其一電連接的步驟包括，首先，將第一感測(cè)控制信號(hào)的準(zhǔn)
位切換至第二電壓，以致使感應(yīng)線對(duì)與第一位線對(duì)彼此電性不相連。以及，以階梯式的方式
遞增第二感測(cè)控制信號(hào)的準(zhǔn)位，以致使感應(yīng)放大器放大來(lái)自第二位線對(duì)的信號(hào)。 基于上述，針對(duì)第一與第二存儲(chǔ)單元陣列的自動(dòng)更新，本發(fā)明于等電位期間利用
感應(yīng)線對(duì)與第二位線對(duì)彼此電性不相連的方式，來(lái)降低位線之間的漏電流。此外，本發(fā)明于
更新期間將感應(yīng)線對(duì)至少與第一、第二位線的其一電連接，以藉此降低噪聲的產(chǎn)生。


圖1為已知DRAM的基本單位的結(jié)構(gòu)示意圖。 圖2為用以說(shuō)明圖1中各信號(hào)的一時(shí)序圖。 圖3為用以說(shuō)明圖1中各信號(hào)的另一時(shí)序圖。 圖4A繪示為依據(jù)本發(fā)明一實(shí)施例的更新方法的流程圖。 圖4B繪示為用以說(shuō)明圖4A中各信號(hào)的時(shí)序圖。 圖5繪示為用以說(shuō)明步驟S421的流程圖。 附圖標(biāo)號(hào) 110U30 :存儲(chǔ)單元陣列 111、131:存儲(chǔ)單元 120 :感應(yīng)放大器 BL11、/BL11、BL12、/BL12 :位線 PBL11、PBL12 :位線對(duì)
BLM11、BLM12 :感應(yīng)線 PBLM :感應(yīng)線對(duì) T11 T14:接收端 WLR0、WLR1、WLL0、WLL1 :字符線 VEQL2:參考電壓 111、112:漏電流 T21、T41、T43 :等電位期間 T22 、 T42 、 T44 :更新期間VINT2 、 VSS2 、 VPP2 、 VBLH2 、 VBLH4 :電壓EQL11、EQL12、MUX11、MUX12、SWLR、SWLL、SBLM11、SBLM12 :信號(hào) S410 S430、 S421 S425、 S431 S435 :用以說(shuō)明圖4A實(shí)施例的各步驟 EQL41 :第一等位控制信號(hào) EQL42 :第二等位控制信號(hào) MUX41 :第一感測(cè)控制信號(hào) MUX42 :第二感測(cè)控制信號(hào) VINT4:第一電壓 VSS4:第二電壓 VPP4 :第三電壓 S510 S550 :用以說(shuō)明步驟S421的各步驟
具體實(shí)施例方式
為讓本發(fā)明的上述特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉實(shí)施例，并配合所附附圖 作詳細(xì)說(shuō)明如下。 在說(shuō)明本發(fā)明實(shí)施例之前，必須先了解本發(fā)明的更新方法適用于一存儲(chǔ)器裝置。 為了便于說(shuō)明，以下將以圖1所繪示的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)為例，列舉本發(fā)明的實(shí) 施方式。 如圖1所示的，DRAM包括存儲(chǔ)單元陣列110 120以及感應(yīng)放大器120。其中，存 儲(chǔ)單元陣列110與130各自包括多個(gè)位線對(duì)，例如存儲(chǔ)單元陣列110包含由位線BL11與 /BL11所構(gòu)成的第一位線對(duì)PBL11，且存儲(chǔ)單元陣列130包含由位線BL12與/BL12所構(gòu)成 的第二位線對(duì)PBL12。感應(yīng)放大器120則具有由感應(yīng)線BLM11與BLM12所構(gòu)成一感應(yīng)線對(duì) PBLM，并用以放大來(lái)自位線對(duì)PBLll與PBL12的信號(hào)。在以下說(shuō)明的過(guò)程中，圖1的接收端 Tll T13將分別用以接收以下實(shí)施例所定義的信號(hào)EQL41、MUX41、MUX42與EQL42。
圖4A繪示為依據(jù)本發(fā)明一實(shí)施例的更新方法的流程圖，圖4B繪示為用以說(shuō)明圖 4A中各信號(hào)的時(shí)序圖。請(qǐng)同時(shí)參照?qǐng)D1、圖4A與圖4B，首先，于步驟S410，設(shè)定存儲(chǔ)器裝置 無(wú)法被讀取與寫入的一睡眠模式。例如步驟S410將設(shè)定一睡眠模式，且存儲(chǔ)單元陣列110 與130于此睡眠模式下將無(wú)法被讀取與寫入。之后，通過(guò)步驟S420，于睡眠模式的期間，自 動(dòng)更新(refresh)第二存儲(chǔ)單元陣列，例如圖1中的存儲(chǔ)單元陣列130。
舉例來(lái)說(shuō)，如圖4B所示的，本實(shí)施例會(huì)通過(guò)等電位期間T41與更新期間T42來(lái)進(jìn) 行存儲(chǔ)單元陣列130的更新。在此過(guò)程中，首先，于步驟S421，將感應(yīng)線對(duì)PBLM、第一位線
6對(duì)PBLll以及第二位線對(duì)PBLll的電位切換至一參考電壓VEQL2。 針對(duì)步驟S421的細(xì)部流程來(lái)看，如圖5所示的，于等電位期間T41，首先，于步驟 S510，提供一第一等位控制信號(hào)EQL41與一第二等位控制信號(hào)EQL42，以分別控制第一位線 對(duì)PBL11對(duì)以及第二位線對(duì)PBL12中兩位線的導(dǎo)通狀態(tài)。于步驟S520，提供一第一感測(cè)控制 信號(hào)MUX41與一第二感測(cè)控制信號(hào)MUX42，以分別控制感應(yīng)線對(duì)PBLM與第一位線對(duì)PBLll、 第二位線對(duì)PBL12的導(dǎo)通狀態(tài)。 之后，于步驟S530，將第一等位控制信號(hào)EQL41與第二等位控制信號(hào)EQL42的準(zhǔn)位 維持在第一電壓VINT4。此時(shí)，第一位線對(duì)PBLll中的兩位線BL11與/BL11將相互導(dǎo)通，并 等電位至參考電壓VEQL2。相似地，第二位線對(duì)PBL12中的兩位線BL12與/BL12也將相互 導(dǎo)通，并等電位至參考電壓VEQL2。 接著，于步驟S540，將第一感測(cè)控制信號(hào)MUX41的準(zhǔn)位維持在第一電壓VINT4。此 時(shí)，感應(yīng)線對(duì)PMLM將電連接至第一位線對(duì)PBL11 ，而等電位至參考電壓VEQL2。另一方面， 于步驟S550，將第二感測(cè)控制信號(hào)MUX42的準(zhǔn)位切換至一第二電壓VSS4。藉此，感應(yīng)線對(duì) PMLM與第二位線對(duì)PBL12彼此電性不相連，進(jìn)而有助于降低位線之間的漏電流。
請(qǐng)繼續(xù)參照?qǐng)D4A。于等電位期間T41將感應(yīng)線對(duì)PBLM、第一位線對(duì)PBL11以及第 二位線對(duì)PBL12的電位切換至參考電壓后，則將于更新期間T42利用步驟S422 S425來(lái)進(jìn) 行有關(guān)于存儲(chǔ)單元陣列130的更新。更細(xì)部地來(lái)看，在更新期間T42中，首先，于步驟S422， 維持第一等位控制信號(hào)EQL41的準(zhǔn)位。藉此，第一等位控制信號(hào)EQL41將被維持在第一電 壓VINT4，而致使第一位線對(duì)PBL11中的兩位線BL41與/BL41相互導(dǎo)通并等電位至參考電 壓VEQL2。 之后，則于步驟S423，將第二等位控制信號(hào)EQL12的準(zhǔn)位切換至第二電壓VSS4。此 時(shí)，第二位線對(duì)PBL12中的兩位線BL12與/BL12將相互不導(dǎo)通，進(jìn)而可分別用以傳送來(lái)自 存儲(chǔ)單元陣列130的信號(hào)。接著，于步驟S424，將第一感測(cè)控制信號(hào)MUX41的準(zhǔn)位切換至第 二電壓VSS4，以致使感應(yīng)線對(duì)PBLM與第一位線對(duì)PBL11彼此電性不相連。另一方面，則于 步驟S425，以階梯式的方式遞增第二感測(cè)控制信號(hào)MUX42的準(zhǔn)位。 此時(shí)，第二感測(cè)控制信號(hào)MUX42的準(zhǔn)位將從第二電壓VSS4切換至第一電壓VINT4， 之后再?gòu)牡谝浑妷篤INT4切換至一第三電壓VPP4。其中，第三電壓VPP4 >第一電壓VINT4 〉第二電壓VSS4，且第二電壓VSS4例如是系統(tǒng)的接地電壓。如此一來(lái)，將可加強(qiáng)感應(yīng)線對(duì) PBLM與第二位線對(duì)PBL12之間的導(dǎo)通路徑的形成，以致使感應(yīng)放大器120可放大來(lái)自第二 位線對(duì)PBL12的信號(hào)。 值得注意的是，于信號(hào)生成的階段，連接至第二位線對(duì)PBL12的存儲(chǔ)單元(例如是 存儲(chǔ)單元131)，將依據(jù)字符線WLRO與WLR1所傳送的信號(hào)SWLR而被開(kāi)啟。此時(shí)，來(lái)自第二 位線對(duì)PBL12中存儲(chǔ)單元的信號(hào)將生成于位線BL12、/BL12與感應(yīng)線BLM11、BLM12上，并經(jīng) 由感應(yīng)放大器120的放大而于更新期間T42中獲得信號(hào)SBLM11與SBLM12。
請(qǐng)繼續(xù)參照?qǐng)D4A。當(dāng)完成第二存儲(chǔ)單元陣列(也就是存儲(chǔ)單元陣列130)的自動(dòng) 更新后，將于步驟S430，進(jìn)行第一存儲(chǔ)單元陣列(也就是存儲(chǔ)單元陣列110)的自動(dòng)更新。
舉例來(lái)說(shuō)，如圖4B所示的，本實(shí)施例會(huì)通過(guò)等電位期間T43與更新期間T44來(lái)進(jìn) 行存儲(chǔ)單元陣列IIO的更新。在此過(guò)程中，首先，通過(guò)步驟S431，于等電位期間T43，將感應(yīng) 線對(duì)PBLM、第一位線對(duì)PBL11以及第二位線對(duì)PBLll的電位切換至參考電壓VEQL2。其中，
7步驟S431的細(xì)部流程與步驟S421相同，故于此不予贅述。 接著，將于更新期間T44利用步驟S432 S435來(lái)進(jìn)行有關(guān)于存儲(chǔ)單元陣列110 的更新。更細(xì)部地來(lái)看，在更新期間T44中，首先，于步驟S432，將第一等位控制信號(hào)EQL41 的準(zhǔn)位切換至第二電壓VSS4，以致使第一位線對(duì)PBLll中的兩位線BLll與/BLll相互不導(dǎo) 通。之后，于步驟S433，維持第二等位控制信號(hào)EQL42的準(zhǔn)位，以致使第二位線對(duì)中的兩位 線BL12與/BL12相互導(dǎo)通并等電位至參考電壓VEQL2。 接著，于步驟S434，將第一感測(cè)控制信號(hào)MUX41的準(zhǔn)位切換至第三電壓VPP4，以致 使感應(yīng)放大器120可放大來(lái)自第一位線對(duì)PBL11的信號(hào)。并于步驟S435，將第二感測(cè)控制 信號(hào)MUX42的準(zhǔn)位維持在第二電壓VINT4，以致使感應(yīng)線對(duì)PBLM與第二位線對(duì)PBL12彼此 電性不相連。 相似地，于信號(hào)生成的階段，連接至第一位線對(duì)PBLll的存儲(chǔ)單元(例如是存儲(chǔ)單 元111)，將依據(jù)字符線WLLO與WLL1所傳送的信號(hào)SWLL而被開(kāi)啟。此時(shí)，來(lái)自第一位線對(duì) PBL11中存儲(chǔ)單元的信號(hào)將生成于位線BL11、/BL11與感應(yīng)線BLM11、BLM12上，并經(jīng)由感應(yīng) 放大器120的放大而于更新期間T44中獲得信號(hào)SBLM11與SBLM12。 總體觀之，上述自動(dòng)更新第一與第二存儲(chǔ)單元陣列的過(guò)程都各自包括一等電位期 間與一更新期間。此外，無(wú)論是更新第一存儲(chǔ)單元陣列還是更新第二存儲(chǔ)單元陣列，本實(shí)施 例都是于等電位期間，將感應(yīng)線對(duì)、第一位線對(duì)以及第二位線對(duì)的電位切換至參考電壓，并 藉此降低位線之間的漏電流。另一方面，本實(shí)施例都是于更新期間依據(jù)第一與第二存儲(chǔ)單 元陣列的更新順序，來(lái)調(diào)整第一與第二位線對(duì)的電位，并據(jù)以將感應(yīng)線對(duì)至少與第一、第二 位線的其一電連接。如此一來(lái)，感應(yīng)線對(duì)中的兩感應(yīng)線將不會(huì)于更新期間中同時(shí)呈現(xiàn)浮置 的狀態(tài)，并藉此降低噪聲的產(chǎn)生。 雖然本發(fā)明已以實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù)領(lǐng)域 的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，故本發(fā)明的保護(hù) 范圍當(dāng)以權(quán)利要求所界定范圍為準(zhǔn)。
權(quán)利要求
一種存儲(chǔ)器裝置的更新方法，其特征在于，所述更新方法適用于一存儲(chǔ)器裝置，其中所述存儲(chǔ)器裝置包括一感應(yīng)放大器、一第一存儲(chǔ)單元陣列以及一第二存儲(chǔ)單元陣列，所述感應(yīng)放大器具有一感應(yīng)線對(duì)，并用以放大來(lái)自所述第一存儲(chǔ)單元陣列中一第一位線對(duì)的信號(hào)，以及來(lái)自所述第二存儲(chǔ)單元陣列中一第二位線對(duì)的信號(hào)，所述更新方法包括設(shè)定所述存儲(chǔ)器裝置無(wú)法被讀取與寫入的一睡眠模式；以及于所述睡眠模式的期間，依序自動(dòng)更新所述第一與所述第二存儲(chǔ)單元陣列，且自動(dòng)更新所述第一與所述第二存儲(chǔ)單元陣列的步驟各自包括于一等電位期間，將所述感應(yīng)線對(duì)、所述第一位線對(duì)以及所述第二位線對(duì)的電位切換至一參考電壓，其中所述感應(yīng)線對(duì)與所述第二位線對(duì)彼此電性不相連；以及于一更新期間，依據(jù)所述第一與所述第二存儲(chǔ)單元陣列的更新順序，來(lái)調(diào)整所述第一與所述第二位線對(duì)的電位，并據(jù)以將所述感應(yīng)線對(duì)至少與所述第一、所述第二位線的其一電連接。
2. 如權(quán)利要求l所述的更新方法，其特征在于，于所述這些電位期間，將所述感應(yīng)線 對(duì)、所述第一位線對(duì)以及所述第二位線對(duì)的電位切換至所述參考電壓的步驟包括提供一第一與一第二等位控制信號(hào)，以分別控制所述第一位線對(duì)以及所述第二位線對(duì) 中兩位線的導(dǎo)通狀態(tài)；提供一第一與一第二感測(cè)控制信號(hào)，以分別控制所述感應(yīng)線對(duì)與所述第一位線對(duì)、所 述第二位線對(duì)的導(dǎo)通狀態(tài)；將所述第一與所述第二等位控制信號(hào)的準(zhǔn)位維持在一第一電壓，以分別致使所述第一 位線對(duì)以及所述第二位線中的兩位線相互導(dǎo)通并等電位至所述參考電壓；將所述第一感測(cè)控制信號(hào)的準(zhǔn)位維持在所述第一電壓，以致使所述感應(yīng)線對(duì)電連接至 所述第一位線對(duì)；以及將所述第二感測(cè)控制信號(hào)的準(zhǔn)位切換至一第二電壓，以致使所述感應(yīng)線對(duì)與所述第二 位線對(duì)電性不相連。
3. 如權(quán)利要求2所述的更新方法，其特征在于，在自動(dòng)更新所述第二存儲(chǔ)單元陣列的 過(guò)程中，于所述更新期間，依據(jù)所述第一與所述第二存儲(chǔ)單元陣列的更新順序，來(lái)調(diào)整所述 第一與所述第二位線對(duì)的電位的步驟包括維持所述第一等位控制信號(hào)的準(zhǔn)位，以致使所述第一位線對(duì)中的兩位線相互導(dǎo)通并等 電位至所述參考電壓；以及將所述第二等位控制信號(hào)的準(zhǔn)位切換至所述第二電壓，以致使所述第二位線對(duì)中的兩 位線相互不導(dǎo)通。
4. 如權(quán)利要求2所述的更新方法，其特征在于，在自動(dòng)更新所述第二存儲(chǔ)單元陣列的 過(guò)程中，據(jù)以將所述感應(yīng)線對(duì)至少與所述第一、所述第二位線的其一電連接的步驟包括將所述第一感測(cè)控制信號(hào)的準(zhǔn)位切換至所述第二電壓，以致使所述感應(yīng)線對(duì)與所述第 一位線對(duì)彼此電性不相連；以及以階梯式的方式遞增所述第二感測(cè)控制信號(hào)的準(zhǔn)位，以致使所述感應(yīng)放大器放大來(lái)自 所述第二位線對(duì)的信號(hào)。
5. 如權(quán)利要求4所述的更新方法，其特征在于，以階梯式的方式遞增所述第二感測(cè)控 制信號(hào)的準(zhǔn)位的步驟包括將所述第二感測(cè)控制信號(hào)的準(zhǔn)位從所述第二電壓切換至所述第一電壓；以及 將所述第二感測(cè)控制信號(hào)的準(zhǔn)位從所述第一電壓切換至一第三電壓，其中所述第三電 壓大于所述第一 電壓，且所述第一 電壓大于所述第二電壓。
6. 如權(quán)利要求2所述的更新方法，其特征在于，在自動(dòng)更新所述第一存儲(chǔ)單元陣列的過(guò)程中，于所述更新期間，依據(jù)所述第一與所述第二存儲(chǔ)單元陣列的更新順序，來(lái)調(diào)整所述 第一與所述第二位線對(duì)的電位的步驟包括將所述第一等位控制信號(hào)的準(zhǔn)位切換至所述第二電壓，以致使所述第一位線對(duì)中的兩 位線相互不導(dǎo)通；以及維持所述第二等位控制信號(hào)的準(zhǔn)位，以致使所述第二位線對(duì)中的兩位線相互導(dǎo)通并等 電位至所述參考電壓。
7. 如權(quán)利要求2所述的更新方法，其特征在于，在自動(dòng)更新所述第一存儲(chǔ)單元陣列的 過(guò)程中，據(jù)以將所述感應(yīng)線對(duì)至少與所述第一、所述第二位線的其一電連接的步驟包括將所述第一感測(cè)控制信號(hào)的準(zhǔn)位切換至一第三電壓，以致使所述感應(yīng)放大器放大來(lái)自 所述第一位線對(duì)的信號(hào)；以及將所述第二感測(cè)控制信號(hào)的準(zhǔn)位維持在所述第二電壓，以致使所述感應(yīng)線對(duì)與所述第 二位線對(duì)彼此電性不相連，其中所述第三電壓大于所述第一電壓，且所述第一電壓大于所 述第二電壓。
8. 如權(quán)利要求2所述的更新方法，其特征在于，所述第二電壓為一接地電壓。
9. 如權(quán)利要求1所述的更新方法，其特征在于，所述存儲(chǔ)器裝置為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。
全文摘要
提供一種存儲(chǔ)器裝置的更新方法，所述更新方法適用于一存儲(chǔ)器裝置，并包括下列步驟。首先，設(shè)定存儲(chǔ)器裝置無(wú)法被讀取與寫入的睡眠模式。于睡眠模式的期間，依序自動(dòng)更新第一與第二存儲(chǔ)單元陣列，且自動(dòng)更新第一與第二存儲(chǔ)單元陣列的步驟各自包括于一等電位期間，將感應(yīng)線對(duì)、第一位線對(duì)以及第二位線對(duì)的電位切換至參考電壓，其中感應(yīng)線對(duì)與第二位線對(duì)彼此電性不相連；以及，于更新期間，依據(jù)第一與第二存儲(chǔ)單元陣列的更新順序，來(lái)調(diào)整第一與第二位線對(duì)的電位，并據(jù)以將感應(yīng)線對(duì)至少與第一、第二位線的其一電連接。
文檔編號(hào)G11C7/22GK101751985SQ20081018409
公開(kāi)日2010年6月23日 申請(qǐng)日期2008年12月17日 優(yōu)先權(quán)日2008年12月17日
發(fā)明者吳鎮(zhèn)鋒, 李正升 申請(qǐng)人:華邦電子股份有限公司