專利名稱：半導體存儲器裝置及其控制方法
技術領域：
本發(fā)明涉及一種半導體存儲器裝置及其控制方法，并且，更具體 地，涉及一種具有能夠執(zhí)行無破壞讀出的存儲單元的半導體存儲器裝 置，以及所述半導體存儲器裝置的控制方法。
背景技術：
當前，可用的半導體存儲器裝置有很多種。在各種類型的半導體存儲器中，DRAM (動態(tài)隨機存取存儲器)得到廣泛應用。許多DRAM 都是同步型的，其使用時鐘信號同步地輸入和輸出數(shù)據(jù)，并能夠在大 約7納秒的周期內(nèi)執(zhí)行隨機存取。然而，DRAM是易失性存儲器，當電源被切斷時，存儲在DRAM 中的數(shù)據(jù)會丟失。因此，DRAM不適合于長期存儲程序和檔案數(shù)據(jù)。 在電源連通期間，必須進行定期的刷新操作以防止所存儲的數(shù)據(jù)丟失。 因此，在降低能耗方面存在著局限性，并且必須使用控制器進行復雜 的控制。閃速存儲器被公認為是一種大容量的非易失性半導體存儲器。然 而，閃速存儲器需要較大的電流來寫入數(shù)據(jù)或刪除數(shù)據(jù)。此外，閃速 存儲器還具有這樣的缺點與DRAM相比，寫入時間和刪除時間很長。 因此，使用閃速存儲器作為主存儲器是不合適的。盡管還提出了諸如 MRAM (磁阻隨機存取存儲器)和FRAM (鐵電隨機存取存儲器)等其 它非易失性存儲器，但是從這些非易失性存儲器中很難獲得與DRAM 相等的存儲容量。另一方面，已經(jīng)提出了使用相變材料作為記錄材料的PRAM (相變隨機存取存儲器)作為替代RRAM的半導體存儲器(見日本專利申請 特開No.2006 —24355、 2005 — 158199、 2006 —31795和2006 — 294181)。PRAM根據(jù)包括在記錄層中的相變材料的相態(tài)存儲數(shù)據(jù)。也就是，因為 相變材料在晶相中的阻抗和非晶相中的阻抗之間具有較大的差別，所 以所述相變材料能夠利用這種差別存儲數(shù)據(jù)。通過向相變材料傳輸寫入電流、從而加熱所述相變材料這種方式 可以改變相態(tài)。另一方面，通過向所述相變材料傳輸讀出電流并測量 其阻抗值而執(zhí)行數(shù)據(jù)的讀出。將讀出電流設置為比所述寫入電流充分 小的值以避免產(chǎn)生相變。因此，與DRAM不同，PRAM能夠執(zhí)行非易失 性讀出。因為如果不施加較高的熱量所述相變材料的相態(tài)不會改變， 所以即使當電源被切斷時也不會丟失數(shù)據(jù)。因為DRAM是電壓讀出型的半導體存儲器裝置，所以通過放大由 讀出放大器在一對位線中生成的電位差而進行數(shù)據(jù)的讀出。另一方面， 因為PRAM是電流讀出型的半導體存儲器裝置，在數(shù)據(jù)的讀出期間，必 須通過向所述存儲單元傳輸讀出電流將保存內(nèi)容轉換為電位差，進而 放大所述電位差。因此PRAM的讀出放大器的電路規(guī)模不可避免地遠大于DRAM的 讀出放大器的電路規(guī)模。從而，在PRAM中，如同在DRAM中那樣為每 個位線提供讀出放大器是不合理的。因此，必須使多條位線共享一個 讀出放大器。更實際地，為多個單元陣列布置一個讀出放大器被認為 是合理的。然而，當多條位線共享一個讀出放大器時，從所述讀出放大器的 角度，位線的電容變得很大，這就出現(xiàn)了讀出操作需要很長時間的問 題。因此，數(shù)據(jù)的讀出周期實際比DRAM的要長，從而不能保持PRAM 和DRAM之間的兼容性。這個問題不僅出現(xiàn)在PRAM中，而且同樣也出現(xiàn)在需要長時間讀出操作的其它類型的半導體裝置中。 發(fā)明內(nèi)容因此本發(fā)明的目的是提供能夠高速讀出數(shù)據(jù)的半導體存儲器裝置 及其控制方法。本發(fā)明的另一目的是提供一種半導體存儲器裝置，在所述半導體 存儲器裝置中，多條位線共享一個讀出放大器，并且所述半導體存儲 器裝置能夠高速讀出數(shù)據(jù)，以及提供一種所述半導體存儲器裝置的控 制方法。本發(fā)明的又一目的是提供一種具有存儲單元的半導體存儲器裝 置，所述半導體存儲器裝置能夠執(zhí)行無破壞讀出，并能夠高速讀出數(shù) 據(jù)，以及提供一種所述半導體存儲器裝置的控制方法。本發(fā)明的上述和其它目的通過一半導體存儲器裝置實現(xiàn)，所述半導體存儲器裝置包括多個非破壞性可讀存儲單元；連接到所述多個存儲單元的位線；分配給所述位線的第一和第二讀出放大器，所述第一和第二讀出放大器包括將存儲在所述存儲單元中的內(nèi)容轉換成電位差的轉換電路和放大所述電位差的放大電路；以及控制電路，所述控 制電路在所述第一讀出放大器的所述放大電路執(zhí)行放大操作期間使所 述第二讀出放大器的所述轉換電路執(zhí)行轉換操作。本發(fā)明的上述和其它目的也可通過控制半導體存儲器裝置的方法 實現(xiàn)，所述半導體存儲器裝置包括多個非破壞性可讀存儲單元；連 接到所述多個存儲單元的位線；以及分配給所述位線的第一和第二讀 出放大器，所述讀出放大器包括將存儲在所述存儲單元中的內(nèi)容轉換 成電位差的轉換電路和放大所述電位差的放大電路，所述方法包括第一步驟，用于使用所述第一讀出放大器的所述轉換電路執(zhí)行轉換操作；第二步驟，用于使用所述第一讀出放大器的所述放大電路執(zhí)行放 大操作；以及第三步驟，用于使用所述第二讀出放大器的所述轉換電 路執(zhí)行轉換操作，其中所述第二和第三步驟并行執(zhí)行。所述存儲單元包括可變阻抗元件是優(yōu)選的，所述阻抗元件具有取 決于所存儲數(shù)據(jù)的不同阻抗。在這種情形下，所述轉換電路包括向所 選擇的所述存儲單元之一提供讀出電流的讀出晶體管是優(yōu)選的。所述 可變阻抗元件優(yōu)選地包括相變材料。根據(jù)本發(fā)明，將多個讀出放大器分配給同一位線，并且這些讀出 放大器并行操作。因此，能夠高速讀出數(shù)據(jù)。所以，由于在所述多個 位線中共享一個讀出放大器，即使當讀出操作需要時間時，也能夠縮短數(shù)據(jù)的讀出周期。從而，當將本發(fā)明應用于PRAM時，可以確保PRAM 和DRAM之間的兼容性。


參照下面結合附圖的本發(fā)明的詳細說明，本發(fā)明的上述和其它目 的、特征及優(yōu)點將變得更加明顯，其中圖1是框圖，它示出了根據(jù)本發(fā)明實施例的半導體存儲器裝置的主 要部件的構造；圖2是所述存儲單元的電路圖；圖3是示出了第一讀出放大器的電路圖；圖4是用于說明圖3中所示的第一讀出放大器的操作的時序圖；圖5是用于說明所述讀出放大器的并行操作的示意性時序圖；圖6是具有圖1中所示的多個單元電路的半導體存儲器裝置的框圖；圖7是用于說明一種狀態(tài)的示意圖，在此狀態(tài)下，第一和第二讀出 放大器在順序存取時間期間交替地操作；圖8是詳細地顯示一部分所述控制電路的框圖； 圖9是顯示圖8中所示的控制電路的操作的時序圖；以及圖10是三個讀出放大器并行操作的示例性實例的說明圖。
具體實施方式
現(xiàn)在將參照附圖對本發(fā)明的優(yōu)選實施例進行詳細說明。圖1是示出了根據(jù)本發(fā)明實施例的半導體存儲器裝置的主要部件的構造的框圖。該實施例示出了本發(fā)明應用于PRAM的一個實例。如圖1中所示，根據(jù)本實施例的半導體存儲器裝置包括多個單元陣列CA1、 CA2、 CA3、…；共同分配給所述多個單元陣列CA1、 CA2、 CA3、…的第一和第二傳輸線TRL1和TRL2;以及分別連接到所述傳 輸線TRL1和TRL2的第一和第二讀出放大器SA1和SA2。所述單元陣列CA1、 CA2、 CA3、…包括多個字線WL1至WLm、 多個位線BL1至BLn、以及布置在所述字線和所述位線相交處的存儲 單元MC。行譯碼器XDEC選擇所述字線WL1至WLm，并至少所述 字線WL1至WLm其中之一進入激活態(tài)。所述位線BL1至BLn經(jīng)由相 應的Y開關YSW連接到全局位線GBL。圖2是所述存儲單元MC的電路圖。如圖2中所示，存儲單元MC包括由相變材料制成的相變存儲元 件PC和選擇晶體管Tr。所述相變存儲元件PC和所述選擇晶體管Tr 在所述位線BL和源線VSS串行連接。只要使用具有兩個或多個相態(tài)并具有取決于所述相態(tài)的不同阻抗 的材料，構成所述相變存儲元件PC的相變材料不是特別限定的。優(yōu)選 地，可選擇硫族元素材料。所述硫族元素材料是包含鍺(Ge)、銻(Sn)、 碲(Te)、銦(In)和硒(Se)的至少之一的合金。例如，存在諸如 GaSb、InSb、InSe、Sb2Te3和GeTe的二元元素，諸如Ge2Sb2Te5、 InSbTe、GaSeTe、SnSb2丁e4和InSbGe的三元元素，以及諸如AglnSbTe、 (GeSn) SbTe、 GeSb (SeTe)、和Te81Ge15Sb2S2的四元元素。包含所述硫族元素材料的所述相變材料可以采取非晶相(非晶態(tài)) 和晶相之一。當在非晶相下，所述硫族元素材料變成相對較高的阻抗 狀態(tài)，當在晶相下，所述硫族元素材料變成相對較低的阻抗狀態(tài)。所選擇晶體管Tr是N溝道MOS晶體管，具有連接到相應的字線 WL的柵極。因此，當字線WL被激活時，所述相變存儲元件PC變成 連接到位線BL和所述源線VSS之間的狀態(tài)。為了使所述相變材料非晶化(復位操作)，將寫入電流應用到所 述相變材料使其達到熔點或熔點之上，然后迅速將其冷卻。另一方面， 為了晶化所述相變材料(設置操作)，將寫入電流應用到所述相變材 料以將此材料加熱到等于或大于結晶溫度并且小于所述熔點溫度的溫 度，之后此溫度逐漸降低。所述寫入電流由未示出的寫入電路提供。 因為數(shù)據(jù)的寫入操作與本發(fā)明不直接相關，所以將省略關于所述數(shù)據(jù) 寫入的說明。同時，通過接通選擇晶體管Tr而將相變存儲元件PC連接到位線 BL，并且通過在此狀態(tài)下傳輸讀出電流來執(zhí)行數(shù)據(jù)的讀出。所述讀出 電流被設置為比所述寫入電流充分小的值以避免相變的出現(xiàn)。因此， 與DRAM不同，所述存儲單元MC能夠執(zhí)行非破壞性讀出。因為如果 不施加較高的熱量所述相變材料的相態(tài)不會改變，所以即使在電源被 切斷后也不會丟失數(shù)據(jù)。關于數(shù)據(jù)讀出的電路和所述電路的操作在下 文進行詳細說明?；氐綀D1，轉換開關TSW包括連接到第一傳輸線TRL1的第一轉 換開關TSW1和連接到第二傳輸線TRL2的第二轉換開關TSW2。響應 從控制電路CTL提供的傳輸信號S30，專門將這些轉換開關TSW1和TSW2接通。因此，當?shù)谝晦D換開關TSW1接通時，選定的存儲單元 MC連接到第一讀出放大器SA1，而當?shù)诙D換開關TSW2接通時，選 定的存儲單元MC連接到第二讀出放大器SA2。如上所述，所述傳輸線TRL1和TRL2被共同分配給所述多個單元 陣列CA1、 CA2、 CA3、...。因此，所述第一和第二讀出放大器SA1 和SA2也共同分配給所述多個單元陣列CA1、 CA2、 CA3、...。也就 是，將兩個讀出電路系統(tǒng)提供給所述多個單元陣列CA1、CA2、CA3、...。在一般的諸如DRAM的半導體存儲器裝置中，讀出放大器分配給 每個位線對。因此，在許多情況下，所述讀出放大器布置在所述單元 陣列內(nèi)。然而在PRAM中，在讀出數(shù)據(jù)時需要將讀出電流傳輸?shù)较嘧?存儲元件PC，從而將保存在所述存儲單元MC中的內(nèi)容轉換成電位差。 進一步地，需要將這個電位差放大。由此，PRAM的讀出放大器的電 路規(guī)模要遠比DRAM的讀出放大器的電路規(guī)模更大。由于上述原因， 在本實施例中，將所述讀出放大器SA1和SA2被共同分配給所述多個 單元陣列CA1、 CA2、 CA3、...。圖3是顯示所述第一讀出放大器SA1的電路圖。如圖3中所示，第一讀出放大器SA1包括轉換電路100和放大電 路200。所述轉換電路100是將保存在存儲單元MC中的內(nèi)容轉換成電 位差的電路。所述放大電路200是放大由所述轉換電路100生成的電 位差的電路。如圖3中所示，所述轉換電路100包括并行連接在內(nèi)節(jié)點A和電 源線之間的讀出晶體管101和預充電晶體管102、以及連接在所述內(nèi)節(jié) 點A和地線之間的復位晶體管103。讀出晶體管101是P溝道MOS晶體管，起經(jīng)由P溝道MOS晶體管111和電流限制電路120向傳輸線TRL1供給讀出電流的作用。所述 預充電晶體管102也是P溝道MOS晶體管，起經(jīng)由P溝道MOS晶體 管112和所述電流限制電路120為傳輸線TRLl預充電的作用。晶體管 lll和112是像二極管那樣連接的。這是因為傳輸線TRL1的電壓在進 行讀出之前的時段內(nèi)降低到地電平，所以所述電壓需要迅速提高到可 讀出電平。因此，所述預充電晶體管102的驅動能力設計為遠高于讀 出晶體管101的驅動能力。復位晶體管103是N溝道MOS晶體管，起在結束讀出之后將傳 輸線TRL1降低到地電平的作用。將預充電信號Sll提供給預充電晶體管102的柵極。因此，當預 充電信號S12變成激活電平(低電平)時，迅速對傳輸線TRL1進行預 充電。分別將讀出激活信號S12共同提供給讀出晶體管101和復位晶 體管103的柵極。因此，當所述讀出激活信號S12變成激活電平(低 電平)時，將讀出電流供給到所述傳輸線TRL1。當讀出激活信號S12 變成非激活電平(高電平)時，將所述傳輸線TRL1連接到所述地線。另一方面，所述放大電路200包括微分電路單元210、鎖存器220 以及輸出電路230。所述微分電路單元210是將內(nèi)節(jié)點A的電壓與參考電壓Vref相比 較的電路。當讀出激活信號Sll變成所述激活電平時，所述微分電路 單元210執(zhí)行比較操作，并在內(nèi)節(jié)點B和C之間產(chǎn)生明顯的電位差。 鎖存器220是保存所述微分電路單元210的輸出的電路。當鎖存信號 S13變成激活電平(高電平)時，所述鎖存器220執(zhí)行鎖存操作。另外， 所述輸出電路230是基于微分電路單元210的所述輸出驅動數(shù)據(jù)總線 BUS的電路。當所述鎖存信號S13變成所述激活電平時，輸出電路230 執(zhí)行輸出操作。上面對所述第一讀出放大器SA1的電路結構進行了說明。除了將所述轉換電路100連接到第二傳輸線TRL2，而且使用信號S21至S23 代替信號Sll至S13之外，第二讀出放大器SA2具有與圖3中所示的 第一讀出放大器SA1相同的電路結構。圖4是用于說明第一讀出放大器SA1的操作的時序圖。在使用第一讀出放大器SA1進行讀出操作之前(在時間tl之前) 的狀態(tài)中，預充電信號S11和讀出激活信號S12都處于高電平。因此， 所述復位晶體管103被接通，而傳輸線TRL1保持在所述地電平。當預充電信號Sll和讀出激活信號S12在時間tl被激活到低電平 時，所述復位晶體管被103斷開，而讀出晶體管101和預充電晶體管 被102接通。因此，傳輸線TRL1被預充電。由此，內(nèi)節(jié)點A的電壓 升高到接近參考電壓Vref。接下來，在時間t2，激活預定傳輸信號S30。由此，與要讀出的 所述單元陣列CA相應的第一轉換開關TSW1被接通。因此，從所述 讀出放大器SA1的角度傳輸線TRL1的電容增加，而內(nèi)節(jié)點A的電壓 迅速降低。然而，因為讀出晶體管101和預充電晶體管102都處于接 通狀態(tài)，所以開始進行預充電操作，內(nèi)節(jié)點A的電壓再次升高到接近 所述參考電壓。接下來，在時間t3，當預充電完成時，所述預充電信號S11停止 激活從而得到高電平。將讀出激活信號S12保持在激活狀態(tài)。由此， 經(jīng)由讀出晶體管101供給到傳輸線TRL1的電流僅僅是所述讀出電流。因此，當要讀出的存儲單元MC處于高阻抗狀態(tài)時，即當所述相 變存儲元件PC處于非晶態(tài)(復位狀態(tài))時，內(nèi)節(jié)點A的電壓高于所述 參考電壓Vref。另一方面，當要讀出的存儲單元MC處于低阻抗狀態(tài)時，即當所述相變存儲元件PC處于晶態(tài)(設置狀態(tài))時，內(nèi)節(jié)點A的電壓低于所述參考電壓Vref。如上所述，在內(nèi)節(jié)點A和參考電壓Vref之間將產(chǎn)生預定的電位差。 因此，包括在放大電路200中的所述微分電路單元210在所述內(nèi)節(jié)點B 和C之間產(chǎn)生較大的電位差。接下來，在時間t4，讀出激活信號S12停止激活從而得到高電平， 并將鎖存信號S13激活到高電平。因此，包括在放大電路200中的鎖 存器220將所述內(nèi)節(jié)點B和C之一的電壓升高到電源電壓，將另一內(nèi) 節(jié)點的電壓降低到地電平，并保持這種狀態(tài)。經(jīng)由輸出電路230將存 儲信息輸出到所述數(shù)據(jù)總線BUS。在激活包括在放大電路200中的鎖存電路220之后，保存所述讀 出數(shù)據(jù)。因此，不需將所述存儲單元MC連接到讀出放大器SA1。因 而，在緊接著時間t4的時間t5，傳輸信號S30停止激活。在經(jīng)由數(shù)據(jù)總線BUS完成數(shù)據(jù)讀出之后，在時間t6，鎖存信號 S13停止激活從而得到低電平。因此，每個信號返回到時間tl之前的 狀態(tài)，同時可以開始使用同一讀出放大器SA1的下一讀出操作。上文說明了讀出放大器SA1的操作。根據(jù)本實施例，因為提供了 兩個讀出放大器系統(tǒng)，所以這兩個讀出放大器可以并行操作。圖5是用于說明讀出放大器SA1和SA2的并行操作的示意性時序圖。如圖5中所示，讀出放大器SA1和SA2的每一個的讀出操作周期 包括預充電時段T1、轉換時段T2和放大時段T3。所述預充電時段Tl是將所述傳輸線TRL1或傳輸線TRL2的電壓 從地電平升高到預充電電平的時段，對應于圖4中示出的從時間tl至 t3的時段。因此，所述轉換電路100執(zhí)行此操作。所述翻轉時段T2是通過將讀出電流經(jīng)由傳輸線TRL1或傳輸線 TRL2傳輸?shù)酱鎯卧狹C而將保存在所述存儲單元中的內(nèi)容轉換成電 位差的時段，對應于圖4中所示的從時間t3至t4的時段。因此，轉換 電路100也執(zhí)行此操作。所述放大時段T3是放大所述內(nèi)節(jié)點A的電壓和所述參考電壓 Vref之間的電位差的時段，并且對應于圖4中所示的從時間t4至t6的 時段。因此，所述放大電路200執(zhí)行此操作。在本實施例中，當所述讀出放大器之一進入所述放大時段T3時， 另一讀出放大器開始讀出操作，并可執(zhí)行所述的預充電操作和轉換操 作。也就是，兩個讀出放大器可并行操作，而無需等待一個讀出放大 器的讀出操作的結束。這是因為根據(jù)本實施例的所述半導體存儲器裝置是能夠執(zhí)行無破 壞讀出保存內(nèi)容的PRAM。也就是，依據(jù)保存在其中的數(shù)據(jù)經(jīng)過數(shù)據(jù) 讀出而被破壞(例如，DRAM)的半導體存儲器裝置，需要在執(zhí)行讀 出操作之后恢復數(shù)據(jù)。直到當該系列的操作完成后，才能在連接到相 同位線的存儲單元中開始讀出操作。另一方面，當所述半導體存儲器 裝置能夠像PRAM那樣執(zhí)行無破壞讀出時，無需恢復數(shù)據(jù)。因此，在 完成所述讀出操作之后，可在連接到相同位線的存儲單元中執(zhí)行讀出 操作。在上述方面，在本實施例中提供了兩種讀出電路系統(tǒng)。采用這種布置，所述讀出周期實際上由預充電時段T1與轉換時段 T2的和限定。與僅提供一個讀出放大器系統(tǒng)的情況相比，所述讀出周 期可減少所述放大時段T3。因此，當將預充電時段T1與轉換時段T2的和設置為大約7納秒時，可確保與DRAM的兼容性。根據(jù)在日本專利申請?zhí)亻_No.H9—180464中所述的半導體存儲器 裝置，為DRAM中的一對位線布置兩個讀出放大器。然而，在完成一 系列包括恢復的讀出操作之前，不能在連接到相同位線的其它存儲單 元內(nèi)開始讀出操作。這是因為保存在DRAM中的數(shù)據(jù)由于數(shù)據(jù)讀出而 被破壞。如上所述，根據(jù)本實施例，所述第一和第二讀出放大器SA1和SA2 可并行操作。因此，從所述讀出放大器的角度即使當由于負載的較大 電容預充電需要很長時間時，也可縮短讀出周期。圖6是具有圖1中所示的多個單元電路的半導體存儲器裝置的框圖。如圖6中所示，當提供多個如圖1中所示的相同電路的單元電路 10時，優(yōu)選如此配置單元電路IO使得在順序存取期間能夠選擇不同用 于存取的單元電路。具體地說，當一個單元電路10包括j個單元陣列 并且當提供k個單元電路時，可配置這些單元電路使得在順序存取操 作期間，以CA1、 CA2、...和CAjk這樣的順序對圖6中所示的單元陣 列進行存取。根據(jù)這種構造，在所述順序存取中，同一單元電路不能 進行連續(xù)存取。然而，當對所述單元陣列進行隨機存取時，存在對同一單元電路 進行連續(xù)存取的可能性。在這種情況下，上述兩個讀出放大器的并行 操作將是有效的。由此，可以設置使得僅當對同一電路進行連續(xù)存取 時并行操作兩個讀出放大器，在其它情況下，僅對一個讀出放大器(例 如，第一讀出放大器SA1)操作。如果當對同一單元電路進行連續(xù)存取時所執(zhí)行的操作與在其它情況下的操作不同，則存在控制變得復雜的風險?？紤]到這一點，優(yōu)選 使用兩個具有相互不同相位的定時信號，第一讀出放大器SA1與第一定時信號同步操作，而第二讀出放大器SA2與第二定時信號同步操作。 在這種情況下，如圖7中的示意圖所示，即使當執(zhí)行順序存取時，也 可在相鄰單元電路中對所述第一和第二讀出放大器SA1和SA2進行交 替操作。圖7示出對陰影線的讀出放大器進行操作。圖8是詳細地顯示一部分所述控制電路CTL的框圖。圖9是顯示圖8 中所示的控制電路CTL的操作的時序圖。如圖8中所示，所述控制電路CTL包括定時信號發(fā)生器310、第一 讀出放大器控制器311和第二讀出放大器控制器312?；谠诤愣ㄖ芷谥屑せ畹脑夹盘朇YE，以及每當激活所述原始 信號CYE時翻轉的互補周期信號CYC1和CYC2，定時信號發(fā)生器310生 成具有相互不同相位的第一和第二定時信號REEN1和REEN2。將第一定時信號REEN1提供給第一讀出放大器控制器311，從而所 述第一定時信號REENl同步生成預充電信號Sll、讀出激活信號S12和 鎖存信號S13。類似地，將所述第二定時信號REEN2提供給第二讀出放 大器控制器312，從而與所述第一定時信號REEN2同步生成預充電信號 S21、讀出激活信號S22和鎖存信號S23。如上所述，當使用具有相互不同相位的所述第一和第二定時信號 REEN1和REEN2對所述第一和第二讀出放大器SA1和SA2進行同步地 控制時，不需要確定是否同一單元電路是被連續(xù)存取。因此，電路結 構能夠更簡化。本發(fā)明決不限定于上述的實施例，而是可在如權利要求中所述的 本發(fā)明的范圍內(nèi)進行不同的修改，并且自然地，這些修改包括在本發(fā)明的范圍內(nèi)。盡管本發(fā)明應用于PRAM被作為本實施例的實例進行了說明，但是本發(fā)明的應用領域并不限定于此。本發(fā)明還可應用到諸如RRAM的其 它類型的半導體存儲器裝置。因此，也可使用其它非破壞性可讀變阻 抗元件代替包括在所述存儲單元MC中的所述相變材料元件PC。所述存 儲單元不一定是非易失性的，而是所述存儲單元可以是易失性的。盡管在上述實施例中對兩個讀出放大器SA1和SA2進行并行操作， 但是也可并行使用三個或多個讀出放大器。圖10是三個讀出放大器SA1 至SA3并行操作的示例性實例的說明圖。如圖10中所示，在所述兩個讀 出放大器中，當所述放大時段T3比所述預充電時段T1與所述轉換時段 T2的和更長時，所述讀出周期不能被所述預充電時段T1與所述轉換時 段T2的和限定。在這種情況下，如圖10中所示，當并行使用三個或多 個讀出放大器SA1至SA3時，所述讀出周期可由所述預充電時段T1與所 述轉換時段T2的和限定。
權利要求
1.一種半導體存儲器裝置，所述裝置包括多個非破壞性可讀存儲單元；連接到所述多個存儲單元的位線；分配給所述位線的第一和第二讀出放大器，并且所述第一和第二讀出放大器包括轉換電路和放大電路，所述轉換電路將存儲在所述存儲單元中的內(nèi)容轉換成電位差，所述放大電路放大所述電位差；以及控制電路，所述控制電路使所述第二讀出放大器的所述轉換電路在由所述第一讀出放大器的所述放大電路執(zhí)行的放大操作期間執(zhí)行轉換操作。
2. 如權利要求l所述的半導體存儲器裝置，還包括共同分配給所 述位線的第一和第二傳輸線，其中所述第一傳輸線連接到所述第一讀出放大器，所述第二傳輸 線連接到所述第二讀出放大器。
3. 如權利要求2所述的半導體存儲器裝置，其中，所述的第一和 第二傳輸線共同分配給多個單元陣列。
4. 如權利要求2所述的半導體存儲器裝置，其中，所述轉換電路 包括對相應的傳輸線預充電的預充電晶體管。
5. 如權利要求1到4的任一項所述的半導體存儲器裝置，其中， 所述存儲單元包括可變阻抗元件，所述可變阻抗元件具有取決于所存 儲數(shù)據(jù)的不同阻抗。
6. 如權利要求5所述的半導體存儲器裝置，其中，所述轉換電路 包括向所選擇的所述存儲單元之一提供讀出電流的讀出晶體管。
7. 如權利要求5所述的半導體存儲器裝置，其中，所述可變阻抗 元件包括相變材料。
8. 如權利要求l所述的半導體存儲器裝置，其中，所述控制電路包括生成具有相互不同相位的第一定時信號和第二定時信號的定時信 號發(fā)生器、與所述第一定時信號同步地控制所述第一讀出放大器的第 一讀出放大器控制器、以及與所述第二定時信號同步地控制所述第二 讀出放大器的第二讀出放大器控制器。
9. 一種半導體存儲器裝置，包括多條位線，所述多條位線分別連接到多個存儲單元； 共同分配給所述多條位線的第一傳輸線和第二傳輸線； 第一讀出放大器和第二讀出放大器，所述第一讀出放大器和第二讀出放大器分別連接到所述的第一和第二傳輸線；以及控制電路，所述控制電路與具有相互不同相位的第一定時信號和第二定時信號同步地控制所述的第一和第二讀出放大器。
10. 如權利要求9所述的半導體存儲器裝置，其中，所述第一讀 出放大器具有經(jīng)由所述第一傳輸線供給讀出電流的電路，所述第二讀出放大器具有經(jīng)由所述第二傳輸線供給讀出電流的電路。
11. 一種控制半導體存儲器裝置的方法，所述半導體存儲器裝置 包括多個非破壞性可讀存儲單元；連接到所述多個存儲單元的位線； 以及分配給所述位線的第一和第二讀出放大器，所述第一和第二讀出 放大器包括將存儲在所述存儲單元中的內(nèi)容轉換成電位差的轉換電路 和放大所述電位差的放大電路，所述方法包括第一步驟，用于使用所述第一讀出放大器的所述轉換電路執(zhí)行轉 換操作；第二步驟，用于使用所述第一讀出放大器的所述放大電路執(zhí)行放 大操作；以及第三步驟，用于使用所述第二讀出放大器的所述轉換電路執(zhí)行轉 換操作，其中所述的第二和第三步驟并行執(zhí)行。
12.如權利要求ll所述的控制半導體存儲器裝置的方法，還包括 第四步驟，所述第四步驟用于使用所述第二放大器的所述放大電路執(zhí) 行放大操作，其中所述的第一和第四步驟并行執(zhí)行。
全文摘要
一種半導體存儲器裝置，包括分別與多個存儲單元連接的多條位線；共同分配給所述多條位線的多條傳輸線；分別連接到這些傳輸線的讀出放大器(SA1)和(SA2)；以及控制電路，該控制電路在由所述讀出放大器(SA1)執(zhí)行的放大操作期間使所述讀出放大器(SA2)執(zhí)行轉換操作。因為所述多個讀出放大器被分配給相同的位線，并且這些讀出放大器以這種方式進行并行操作，所以能夠高速地讀出數(shù)據(jù)。
文檔編號G11C7/08GK101281782SQ20081009057
公開日2008年10月8日 申請日期2008年4月3日 優(yōu)先權日2007年4月4日
發(fā)明者外村寧子, 片桐誠志, 藤幸雄 申請人:爾必達存儲器株式會社