專利名稱：非易失性半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及具有交叉點型存儲單元陣列的非易失性半導體存儲器 件，其中沿行方向和列方向設置多個兩端子結構的存儲單元，多個字線 沿行方向延伸，多個位線沿列方向延伸，連接到相同行的存4渚單元的一 端連接到公共字線，而連接到相同列的其另一端連接到公共位線。
背景技術：
隨著集成電路和計算機功能的改進，正在開發(fā)需要存儲大量數(shù)據(jù)的 功能的新應用。存在需要具有電編程數(shù)據(jù)和擦除存儲的數(shù)據(jù)的功能的非 易失性半導體存儲器件的應用。通過將每兆字節(jié)制作非易失性半導體存 儲器件的成本降低到少于一美元，許多應用變得可以應用。例如，存在下列的替換應用(1) 用來存儲攝影圖像的化學膠片(攝影膠片)，(2) 發(fā)行的用來存儲音樂數(shù)據(jù)和文本數(shù)據(jù)的致密盤(CD),(3 )發(fā)行的用來存儲視頻數(shù)據(jù)和多媒體數(shù)據(jù)的數(shù)字通用盤(DVD),以及(4)用來由觀眾存儲音頻和視頻數(shù)據(jù)的磁帶，例如數(shù)字錄音磁帶 和錄像帶。以上的常規(guī)存儲介質是非易失性存儲器且存儲在檔案(archive ) (存儲盒等)中，并且可以從主裝置且所有電源不供電達大約十年或更 久而基本保持記錄在其中的信息沒有被完全破壞。與CD、 DVD、磁帶 和幾乎所有類型的攝影膠片一樣，非易失性半導體存儲器件需要長時間 地保存它們的數(shù)據(jù)?？梢蕴娲Ｒ?guī)存儲介質的非易失性半導體存儲器件是快閃存儲器、 EEROM等，其中數(shù)據(jù)可以在瞬間被電擦除和編程。不幸的是，根據(jù)現(xiàn) 在的非易失性半導體存儲器件，存儲單元通常二維地設置在單晶硅襯底 上，并且被限定為二維存儲單元陣列。因此，能夠存儲的數(shù)據(jù)量(存儲 容量)受限于能夠形成在硅襯底的單平面中的存儲單元的數(shù)目。同時，根據(jù)三維半導體存儲器件，由于存儲單元陣列垂直層疊在襯底表面上，因此每單位面積的存儲容量增加并且可以降低每比特的制造成本。在下面的非專利文獻l中公開的三維半導體存儲器件是3D-OTP (一次可編程)非易失性存儲器件，其中存儲單元陣列垂直層疊在襯底 表面上。垂直層疊交叉點型存儲單元陣列以提供四層結構，在所述交叉 點型存儲單元陣列中存儲元件設置在字線和位線的交叉點處。根據(jù)非專利文獻l，存儲元件的膜由多晶硅形成。每比特的存儲單元面積是4F2。在此，"F"表示由將要使用的制造工藝限定的最小設計 尺寸。存儲單元面積等于具有相同設計規(guī)則的快閃存儲器的面積。然而， 由于在三維半導體存儲器件中存儲單元陣列具有四層結構，所以有效單 元面積是1F2,其是4F 的四分之一。因此，與快閃存儲器相比，可以降 低制造成本。構成存儲單元陣列的每個存儲單元被如此形成使得稱作 "反熔絲(anti-fuse)"的狀態(tài)變化部分和由二極管構成的選擇部分串 聯(lián)連接并且存儲單元的各端分別連接到字線和位線。反熔絲由氧化硅膜 制成，并且二極管通過層疊P型硅和N型硅而形成。當電壓施加到存儲 單元時，利用反熔絲的電阻變化來存儲數(shù)據(jù)。反熔絲最初處于高絕緣狀 態(tài)，當施加閾值電壓或更大的電壓時變成導電狀態(tài)。當反熔絲一旦變成 導電狀態(tài)時，由于它不回到絕緣狀態(tài)，所以編程僅可以執(zhí)行一次。提供 二極管以防止在所選存儲單元中流動的電流泄漏。同時，作為可以在交叉點型存儲單元陣列中使用的存儲單元，在所 述交叉點型存儲單元陣列中兩端子結構的存儲單元設置在字線和位線 的交點(交叉點)處，除了以上被提供有二極管的反熔絲之外還可以使 用多種非易失性存儲單元，而不管存儲單元陣列是具有二維結構還是三 維結構。例如，它包括由下面的非專利文獻2和非專利文獻3中公開的 通過電應力(electric stress )改變其電阻的過渡金屬氧4t物例如PrCaMnO 或NiO形成的、或者由下面的非專利文獻4中公開的通過由電流引起的 熱應力改變其相的相變材料例如GeSeTe形成的存儲單元，和其中以上 存儲元件材料和二極管串聯(lián)連接的存儲單元。非專利文獻1: Feng Li等人，"Evaluation of Si02 Antifuse in a 3D-OTP Memory" ， IEEE Transactions on Device and Material Reliability Vol. 4 No, 3 (2004) pp. 416 421.非專利文獻2 : W. W. Zhuang等人，"Novell Coossal Magnetoresistive Thin Film Nonvolatile Resistance Random Accessmemory (RRAM)" , IEDM Technical Digest, pp. 193-196, December 2002.非專利文獻3: I. G. Beak等人，"Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses" ， IEDM Technical Digest, pp. 587-590， December, 2004.非專利文獻4: S.J. Ahn等人,"Highly manufacturable high density phase change memory of 64Mb and beyond" , IEDM Technical Digest, pp. 907-910， December 2004.發(fā)明內容本發(fā)明要解決的問題然而，根據(jù)以上三維半導體存儲器件，由于存儲單元陣列的形成和 布線(例如字線和位線)層的形成交替重復，所以布線層由多晶硅形成， 其通常是抗熱或高熔點金屬材料。由于與鋁和銅相比以上布線材料具有 高電阻值，因此施加到存儲單元的電壓電平在更接近于用來選擇字線和 位線的選擇電路的側和離它更遠的側之間由于由編程電流和布線電阻 引起的IR降(電壓下降或電壓升高)而不同。在這種情形下，問題是 編程之后的電阻值大大改變。另外，即使在存儲單元陣列具有二維結構 的情形下，當編程電流大時，仍出現(xiàn)同樣的問題。筌于以上問題而形成了本發(fā)明，并且本發(fā)明的目的是提供一種非易 失性半導體存儲器件，其能夠防止存儲特性因交叉點型存儲單元陣列的 字線和位線上的IR降而退化。用于解決所述問題的手段根據(jù)本發(fā)明的實現(xiàn)上述目的的非易失性半導體存儲器件包括存儲 單元陣列，該存儲單元陣列具有沿行方向和列方向i殳置的多個兩端子結 構的存4渚單元、沿行方向延伸的多個字線、和沿列方向延伸的多個位線， 其中相同行中的存儲單元的 一端連接到公共字線并且相同列中的存儲 單元的另一端連接到公共位線，并且根據(jù)第一特性其特征在于進一步包 括字線選擇電路，該字線選擇電路從該多個字線選擇預定數(shù)目的字線 作為所選字線，并且將所選字線電壓和未選字線電壓分別施加到所選字 線和未選字線；位線選擇電路，該位線選擇電路從該多個位線選擇預定 數(shù)目的位線作為所選位線，并且將所選位線電壓和未選位線電壓分別施 加到所選位線和未選位線；和電壓控制電路，該電壓控制電路防止該多個字線和該多個位線中的至少任一個的電壓波動，其中該多個字線和該 多個位線中的至少任一個連接到在位于離驅動點最遠的點處或驅動點和所述最遠的點之間的中間點處的電壓控制點處的電壓控制電路，在所 迷驅動點處該多個字線連接到字線選擇電路或該多個位線連接到位線 選擇電路。根據(jù)具有第 一特性的非易失性半導體存儲器件，由于電壓控制電路 防止了連接到遠離驅動點的電壓控制點處的電壓控制電路的字線和/或 位線上的電壓波動，在所述驅動點處字線和/或位線由字線選擇電路和/ 或位線選擇電路驅動，防止了由于在驅動點和將成為存儲器操作的目標 的所選存儲單元之間布線電阻中流動的電流而引起的電壓下降或電壓 升高，因此可以防止存儲器特性因電壓下降或電壓升高而退化。例如，在這樣構成存儲單元使得可以在將電應力施加到可變電阻元 件的兩端并且可變電阻器元件的電阻改變時對信息進行編程的情況下， 盡管由于由在所選存儲單元和布線電阻中流動的編程電流引起的電壓 下降或電壓升高，施加到所選存儲單元的電壓根據(jù)字線或位線上所選存 儲單元的位置而波動，因為通過電壓控制電路防止了這種電壓波動，可 以防止編程后電阻值(存儲器特性)根據(jù)所選存儲單元的位置的變化。 由此，由于可以防止編程后存儲器特性的變化，因此可以實現(xiàn)高精度讀 取操作。根據(jù)笫二特性，具有第一特性的非易失性半導體存儲器件的特征在 于，該多個字線和該多個位線中的至少任一個的一端連接到字線選擇電 路或位線選擇電路，并且其另一端連接到電壓控制電路。根據(jù)具有第二特性的非易失性半導體存儲器件，由于電壓控制電路 連接在最遠點處，在該最遠點處，在所選存儲單元位于字線或位線的最 遠點處的情況下，由于流過驅動點和將成為存儲器操作的目標的所選存 儲單元之間的布線電阻的電流引起的電壓下降或電壓升高變得最大，所 以可以最有效地防止電壓波動，并且可以最大地實現(xiàn)具有第一特性的非 易失性半導體存儲器件的作用。根據(jù)第三特性，具有第一或第二特性的非易失性半導體存儲器件的 特征在于，電壓控制電路包括二極管電路，用于防止在電壓控制點處從 預定的控制參考電壓沿正方向或負方向的電壓波動。根據(jù)第四特性，具有第三特性的非易失性半導體存儲器件的特征在于，電壓控制電路包括具有二極管電路和MOSFET的串聯(lián)電路和反相器 電路，該串聯(lián)電路連接在電壓控制點和預定電壓供給線之間，該反相器 電路的輸入端子連接到MOSFET的漏電極或源電極，無論哪個都在電壓 控制點的一側，并且該反相器電路的輸出端子連接到MOSFET的柵電 極。根椐第五特性，具有第三或第四特性的非易失性半導體存儲器件的 特征進一步在于，二極管電路包括PN結二極管元件。根據(jù)第六特性，具有第三或第四特性的非易失性半導體存儲器件的 特征進一步在于，二極管電路包括具有彼此連接的漏極和柵極的 MOSFET 。根據(jù)第六特性，具有第一或第二特性的非易失性半導體存儲器件的 特征進一步在于，電壓控制l電路包括具有連接到電壓控制點的漏極和連 接到預定電壓供給線的源權的MOSFET，和反相器電路，該反相器電路 具有連接到電壓控制點的輸入端子和連接到MOSFET的柵極的輸出端 子。根據(jù)具有第三至第七特性的非易失性半導體存儲器件，可以特別地 實施實現(xiàn)具有第一特性的非易失性半導體存儲器件的作用的電壓控制 電路。尤其是，當電壓控制電路包括二極管電路時，通過在二極管電路 導通時調節(jié)兩端的電壓僅可以選擇性地防止大電壓波動。因此，這在優(yōu)選在特定存儲器搡作中不防止小電壓波動的情況下是有用的。此外，當 提供MOSFET和具有連接到MOSFET的柵極的輸出端子的反相器電路 時，由于可以根據(jù)反相器電路的輸入端子的電壓電平控制電壓控制電路 的開-關，在施加到所選字線或所選位線的電壓根據(jù)存儲單元操作的種 類而變化的情況下，在特定存儲器操作中僅可選擇性地防止所選字線或 所選位線上的電壓波動。根據(jù)第八特性，具有上述特性中的任何一個的非易失性半導體存儲 器件的特征進一步在于，存儲單元具有兩端子結構，其具有通過電阻的 改變來存儲信息的可變電阻元件，其中當電應力施加到可變電阻元件的 兩端并且可變電阻元件的電阻改變時，可對所述信息進行編程，并且當 預定編程電壓施加在連接到在編程操作時被編程的存儲單元的所選字 線和所選位線之間時，在電壓控制電路連接到所選字線或所選位線的情 況下，無論哪個都被提供有較高電壓，電壓控制電^^防止了電壓控制點處沿朝向低電壓方向的電壓波動，或者在電壓控制電路連接到所選字線 或所選位線的情況下，無論哪個都被提供有較低電壓，電壓控制電路防 止了電壓控制點處沿朝向高電壓方向的電壓波動。根據(jù)具有第八特性的非易失性半導體存儲器件，當由于由在所選存 儲單元和布線電阻中流動的編程電流引起的電壓下降或電壓升高，施加 到所選存儲單元的電壓根據(jù)所選存儲單元在字線或位線上的位置而波 動時，電壓控制電路防止了該電壓波動，尤其是防止了編程后的電阻值 (存儲器特性)根據(jù)所選存儲單元的位置的變化。因此，由于可以防止 編程后存儲器特性的變化，所以可以實現(xiàn)高精度讀取操作。根據(jù)第九特性，具有上述特性中的任何一個的非易失性半導體存儲 器件的特征進一步在于，存儲單元具有兩端子結構，其具有通過電阻的 改變來存儲信息的可變電阻元件，其中當電應力施加到可變電阻元件的 兩端并且可變電阻元件的電阻改變時，可對所述信息進行編程，并且電 壓控制電路在存儲單元的讀取操作時沒有被啟動。根據(jù)具有第九特性的非易失性半導體存儲器件，在讀取操作時，由 于在電壓波動控制時在電壓控制電路中流動的電流疊加到在將要讀取 的所選存儲單元中流動的讀取電流上，因此不會阻礙高精度讀取操作。根據(jù)笫十特性，具有上述特性中的任何一個的非易失性半導體存儲 器件的特征進一步在于，電壓控制電路被構造成不防止施加到未選字線 或未選位線的每一個的電壓的波動。根據(jù)具有第十特性的非易失性半導體存儲器件，當電壓控制電路被 構造成防止施加到所選字線或所選位線的所選字線電壓或所選位線電 壓的波動時，防止了施加到未選字線或未選位線的未選字線電壓或未選 位線電壓被一睹誤地確定為所選字線電壓或所選位線電壓的波動，因此未 選字線電壓或未選位線電壓^皮適當?shù)厥┘拥轿催x字線或未選位線，由此 可以適當?shù)貙崿F(xiàn)存儲器操作。根據(jù)第十一特性，具有上述特性中的任何一個的非易失性半導體存 儲器件的特征進一步在于，該多個字線和該多個位線中的至少任一個由 高熔點金屬材料、多晶硅、或高熔點金屬材料和多晶硅的化合物形成。根據(jù)具有第十一特性的非易失性半導體存儲器件，當字線或位線由 高熔點金屬材料、多晶硅、或高熔點金屬材料和多晶硅的化合物形成時， 盡管其布線電阻高于具有低電阻的金屬材料(例如鋁或銅)的布線電阻，因為由于布線電阻引起的電壓下降或電壓升高可以通過電壓控制電路 被有效地抑制，因此可以防止存儲器特性因使用高電阻布線材料而退 化。


圖1是示出根據(jù)本發(fā)明中的非易失性半導體存儲器件的 一個實施例 的示意性電路構造實例的框圖。圖2是示意性地示出交叉點型存儲單元陣列的部分構造的透^L圖。 圖3是示出圖2中所示的交叉點型存儲單元陣列中的存儲單元的垂 直截面圖。圖4是示出在編程操作時4x4交叉點型存儲單元陣列中的電壓施加 條件的一個實例的等效電路圖。圖5是示出在擦除操作時4x4交叉點型存儲單元陣列中的電壓施加 條件的一個實例的等效電路圖。圖6是示出在讀取操作時4x4交叉點型存儲單元陣列中的電壓施加 條件的一個實例的等效電路圖。圖7是示出圖4中所示的4x4交叉點型存儲單元陣列中的所選字線 WL2和位線BL0-3之間的連接關系的等效電路圖。圖8是示出在提供第一電壓控制電路(A)以及在不提供第一電壓 控制電路(B)的情況下對所選字線的電壓電平的字線的位置相關性 (dependency)的4寺'I"生圖。圖9是用于在提供第一電壓控制電路以及在不提供第 一電壓控制電 路的情況下比較當所選存儲單元在驅動點側、在電壓控制點側、以及在 所選字線中心處時的電壓電平的表格。圖10是示出根據(jù)本發(fā)明中的非易失性半導體存儲器件的一個實施 例的用于抑制所選字線的電壓升高的第 一 電壓控制電路的電路構造實 例的電路圖。圖11是示出圖4中所示的4x4交叉點型存儲單元陣列中的所選位 線BL2和字線WL0-3之間的連接關系的等效電路圖。圖12是示出根據(jù)本發(fā)明中的非易失性半導體存儲器件的一個實施 例的用于防止所選位線的電壓下降的第二電壓控制電路的電路構造實 例的電路圖。圖13是示出第一控制電路(電壓控制點)的位置和所選存儲單元 處的字線的電壓差之間的關系的特性圖。 附圖標記i兌明10:根據(jù)本發(fā)明的非易失性半導體存儲器件 11:存儲單元陣列 12:地址線 13:數(shù)據(jù)線14:字線解碼器(字線選擇電路)15:位線解碼器(對應于位線選擇電路)16:第一電壓控制電路(電壓控制電路)17:第二電壓控制電路(電壓控制電路)18:讀取電路19:控制電路20:電壓轉換電路21:控制信號線30， 31, 40， 41: 二極管電路32: N型MOS晶體管33， 43:反相器41: P型MOS晶體管BL, BL0到BL3:位線Cl， C2:電壓控制點Dl, D2:驅動點IbO, Ibl, Ib3:存儲單元電流Iw:編#呈電 流Iw0， Iwl, Iw3:存儲單元電流 M, M00到M33:存儲單元 RW20到RW24:字線的布線電阻 Vcc:供給電壓(電源電壓) Vpp:編程電壓，擦除電壓 Vpp/2:編程禁止電壓，擦除禁止電壓 Vr:讀取電壓 Vss:接地電壓WL, WL0到WL3:字線具體實施方式
以下將參考附圖描述根據(jù)本發(fā)明的非易失性半導體存儲器件(下文 中有時簡稱為"本發(fā)明的器件")。圖1是示出本發(fā)明的器件10的一個實施例的框圖。如圖1中所示， 本發(fā)明的器件10包括存儲單元陣列11、字線解碼器(對應于字線選擇 電路)14、位線解碼器(對應于位線選擇電路)15、第一電壓控制電路 (對應于電壓控制電路)16、第二電壓控制電路(對應于電壓控制電路) 17、讀取電路18、控制電路19、和電壓轉換電路20。存儲單元陣列11包括沿行和列方向設置的多個非易失性存儲單元， 可以在由來自外部的地址輸入指定的存儲單元中對信息進行電編程，并 且可以讀取存儲在由所述地址輸入指定的存儲單元中的信息。更具體地 說，信息存儲在根據(jù)從地址線12輸入的地址信號的存儲單元陣列11中 的特定存儲單元中，并且所述信息通過數(shù)據(jù)線13輸出到外部器件。更具體地說，存儲單元陣列11具有交叉點型存儲單元陣列結構， 其中均具有響應于電阻的變化來存儲信息的可變電阻元件的兩端子結 構的存儲單元沿行和列方向設置，多個字線沿行方向延伸，多個位線沿 列方向延伸，相同行的存儲單元的一端連接到公共字線，并且相同列的 存儲單元的另一端連接到公共位線。此外，根據(jù)本實施例中的存儲單元， 要注意的是，當可變電阻元件的電阻響應于施加到可變電阻元件的兩端 的電應力(編程電壓)而變化時可以對信息編程。字線解碼器14根據(jù)輸入到地址線12的行選擇地址信號選擇存儲單 元陣列11的字線作為所選字線，并且根據(jù)編程、擦除和讀取的每個存 儲器操作將所選字線電壓和未選字線電壓分別施加到所選字線和未選 字線。位線解碼器15根據(jù)輸入到地址線12的列選擇地址信號選擇存儲單 元陣列11的位線作為所選位線，并且根據(jù)編程、擦除和讀取的每個存 儲器操作將所選位線電壓和未選位線電壓分別施加到所選位線和未選 位線。第一電壓控制電路16連接到在相對側并且在離驅動點最遠的點處 的每一個字線，在所述驅動點處每個字線被字線解碼器14驅動，并且防止了在被設置為電壓控制點的所述最遠的點處的電壓從由字線解碼器14施加到所選字線的驅動點的所選字線電壓(對應于控制參考電壓) 波動。另外，第二電壓控制電路17連接到在相對側并且在離驅動點最 遠的點處的每一個位線，在所述驅動點處每個位線被位線解碼器15驅 動，并且防止了在被設置為電壓控制點的所述最遠的點處的電壓從由位 線解碼器15施加到所選位線的驅動點的所選位線電壓(對應于控制參 考電壓)波動。更具體地說，第一電壓控制電路16和第二電壓控制電路17在編程 和擦除操作時主動地防止了上述電壓波動，并且根據(jù)所選字線電壓、未 選字線電壓、所選位線電壓、和未選^i線電壓的電平之間的相對關系確 定所選字線和所選位線上的電壓波動的方向。因此，由于第一電壓控制 電路16和第二電壓控制電路17的特定電路構造根據(jù)將被控制的電壓波 動的方向而變化，所以下面將與對電壓施加條件的描迷一起來描述它 們?？刂齐娐?9控制存儲單元陣列11的編程、擦除和讀取的每個存儲 器操作?？刂齐娐?9根據(jù)從地址線12輸入的地址信號、從數(shù)據(jù)線13 輸入(在編程操作時)的數(shù)據(jù)輸入、和從控制信號線21輸入的控制輸 入信號來控制字線解碼器M和位線解碼器15,以控制存儲單元陣列11 的讀取、編程和擦除操作?？刂齐娐?9起通用地址緩沖電路、數(shù)椐輸 入/輸出緩沖電路、和控制輸入緩沖電路的作用，盡管它們在圖1的實例 中沒有示出。電壓轉換電路20將在存儲單元陣列11的讀取、編程和擦除操作時 所需的所選字線電壓、未選字線電壓、所選位線電壓、和未選位線電壓 施加到字線解碼器14和位線解碼器15。附圖標記Vcc表示供給電壓(電 源電壓)，Vss表示接地電壓，Vpp表示編程或擦除電壓，以及Vr表示 讀取電壓。通過位線解碼器15和讀取電路18從存儲單元陣列11讀取數(shù)據(jù)。 讀取電路18確定數(shù)據(jù)的狀態(tài)并且將其結果發(fā)送到控制電路19以輸出到 數(shù)據(jù)線13。圖2是部分地示出交叉點型存儲單元陣列11的構造的示意圖。根 據(jù)圖2中所示的存儲單元陣列11,存儲單元M設置在四個位線BL0-3 和四個字線WL0-3的交叉點處。圖3是沿位線BL的延伸方向的存4渚單元的垂直截面圖。存儲單元M包括在非專利文獻1中公開的其中二極管 和反熔絲串聯(lián)連接的存儲單元、由在非專利文獻2和非專利文獻3中公 開的通過電應力改變其電阻的過渡金屬氧^f匕物例如PrCaMnO或NiO或 者由在非專利文獻4中公開的通過由電流引起的熱應力改變其相的相變 材料例如GeSeTe形成的存儲單元、以及由二極管和上述材料之一的串 聯(lián)電路制成的存儲單元。另外，鑒于存儲單元陣列11是多層的情形，字線WL0-3和位線 BL0-3優(yōu)選由具有比鋁和銅的熔點高的熔點的鶴、高熔點金屬(例如鉑 或多晶珪)形成。將在假定位線BL0-3和字線WLO-3由鉑形成以及存儲 單元M由PrCaMnO形成并且用作單個可變電阻器的情形下進行描述。將根據(jù)本實施例描述在交叉點型存儲單元陣列的每個存儲操作時 的電壓施加條件，采用4x4存儲單元作為實例。將用于存儲操作的所選 存儲單元被假定為下列描述中的存儲單元M22。如圖4中所示，根據(jù)在編程操作時的電壓施加條件，編程電壓Vpp -故施加到所選位線BL2，作為編程電壓Vpp的一半的編程禁止電壓 Vpp/2被施加到未選位線BLO、 BL1和BL3,接地電壓Vss被施加到所 選字線WL2,并且編程禁止電壓Vpp/2 ^皮施加到未選字線WLO、 WL1 和WL3。結果，編程電壓Vpp被施加到所選存儲單元M22的兩端，并 且編程禁止電壓Vpp/2 ^皮施加到連接到所選位線BL2或所選字線WL2 的未選存儲單元(下文中有時稱作"半未選存儲單元")，并且電壓沒 有施加到其它未選存儲單元(下文中有時稱作"完全未選存儲單元")。 在此，存儲單元的編程操作所需的編程電壓(絕對值)的下限值被設置 得比編程禁止電壓Vpp/2 (絕對值)高以防止半未選存儲單元被編程。如圖5中所示，根據(jù)在擦除操作時的電壓施加條件，接地電壓Vss 被施加到所選位線BL2,作為擦除電壓Vpp的一半的擦除禁止電壓 Vpp/2被施加到未選位線BLO、 BL1和BL3，擦除電壓Vpp被施加到所 選字線WL2，并且4察除禁止電壓Vpp/2 ^皮施加到未選字線WLO、 WL1 和WL3。結果，擦除電壓Vpp被施加到所選存儲單元M22的兩端，并 且擦除禁止電壓Vpp/2被施加到半未選存儲單元，且其極性與編程操作 的極性相反，并且電壓沒有施加到其它完全未選存儲單元。在此，存儲 單元的擦除操作所需的擦除電壓(絕對值)的下限值被設置得比擦除禁 止電壓Vpp/2 (絕對值)高以防止半未選存儲單元被擦除。如圖6中所示，根據(jù)在讀取操作時的電壓施加條件，讀取電壓Vr 被施加到全部位線BL0-3，接地電壓Vss被施加到所選字線WL2,并且 讀取電壓Vr被施加到未選字線WLO、 WL1和WL3。由于讀取電流在所 選字線WL2的每個存儲單元中流動，所以當位線BL0-3的所選位線BL2 的讀取電流被選擇性地檢測時，所選存儲單元M22的數(shù)據(jù)被讀取。另外， 為了在讀取電壓Vr纟皮施加到所選字線WL2的每個存儲單元時防止在讀 取電壓下的不必要的編程操作和擦除操作，讀取電壓Vr (絕對值)被設 置為編程禁止電壓Vpp/2或更小。圖7利用將所選字線WL2示為布線電阻RW20-RW24的分布常數(shù) 電路(distributed constant circuit)的等效電路圖示意性地示出所選字線 WL2和位線BL0-3之間的連接關系。所選字線WL2的一端(圖中的右 側)連接到在驅動點D1處的字線解碼器14，并且其另一端(圖中的左 側)連接到在電壓控制點Cl處的第一電壓控制電路16。位線BL0-3通 過存儲單元M20-M23分別連接到所選字線WL2。根據(jù)在圖4中所示的編程操作時的電壓施加條件，編程電壓Vpp被 施加到所選存儲單元M22,并且編程禁止電壓Vpp/2被施加到半未選存 儲單元M20、 M21和M23，使得編程電流Iw在所選存儲單元M22中流 動并且對應于電阻值的存儲單元電流IbO、 Ibl和Ib3分別通過所選字線 WL2在半未選存儲單元M20、 M21和M23中朝向驅動點Dl流動。這時，當?shù)谝浑妷嚎刂齐娐?6處于無效狀態(tài)時，施加到在所選字 線WL2的一側的存々者單元M20-M23的各端的字線電壓因在每端之間的 字線的布線電阻中流動的電流而沿遠離驅動點Dl的方向上升并且變成 不同的電壓。因此，施加到所選存儲單元的兩端的編程電壓在存儲單元 M20-M23當中是不同的。當字線的布線電阻比存儲單元的電阻小得多 時，不存在任何問題，但是當存儲單元的電阻值與布線電阻處在相同水 平或處在不可忽略的水平時，所述差別大大影響編程電壓，并且編程后 的電阻值變化。當字線的布線電阻大或編程電流大時所述現(xiàn)象變成了嚴 重的問題。因此，在編程操作時，可以通過構造連接到所選字線WL2的第一 電壓控制電路16來解決或減輕以上問題使得它響應于在電壓控制點Cl 處的電壓電平的上升而自動啟動并且將在電壓控制點Cl處的電壓電平 降低到與在驅動點Dl處的電壓電平(Vss)相同的電壓電平。圖8A和8B示出在提供第一電壓控制電路16(A)以及在沒有提供 它(B)的兩種情況下當128個存儲單元連接到所選字線時，即當存在 128個位線時，所選字線的電壓電平的電路仿真結果。在提供第一電壓 控制電路16 (A)以及在沒有提供它(B)的兩種情況下比較在三個位 置處的所選存儲單元的電壓，所迷三個位置包括在驅動點D1側的位置、 在電壓控制點Cl側的位置和在所選字線的中心的位置。作為仿真模型， 假定字線的布線電阻是l Q,所選存儲單元的電阻值是1 半未選 存儲單元的電阻值是20kQ,以及編程電壓Vpp是5 V，字線解碼器14 朝向接地電壓Vss的電流驅動能力被設置為等于第一電壓控制電路16 的電流驅動能力。圖8中的每個水平軸的數(shù)字表示從電壓控制點Cl側開始數(shù)起的存 儲單元的數(shù)目，并且它沿向右的方向接近驅動點Dl。圖8中的每個垂 直軸示出在與存儲單元的連接點處的所選字線的電壓電平，并且它顯示 存儲單元(右側)的電壓隨著遠離驅動點Dl而變得更高。圖9示出在 提供第一電壓控制電路16 (A)以及在沒有提供它(B)的兩種情況下 位于驅動點Dl側、電壓控制點Cl側以及所選字線中心處的所選存儲單 元的電壓電平的表格?？梢詮膱D8和圖9理解的是，雖然在沒有提供第 一電壓控制電路16 (B)的情況下位于驅動點Dl和電壓控制點Cl的所 選存儲單元之間的電壓電平差是0.37 V，但在提供笫一電壓控制電路16 (A)的情況下所述電壓差是0.19V，其比上面的情況小得多。用來防止所選字線的電壓升高的第一電壓控制電路16的電路構造 包括圖IOA到10C中所示的電路構造。根據(jù)圖IOA和10B中所示的電路實例，第一電壓控制電路16被如 此構造使得二極管電路30或31與N型MOS晶體管32在電壓控制點 Cl和接地電壓Vss之間串聯(lián)連接，并且反相器33的輸入和反相器33 的輸出分別連接到電壓控制點Cl和MOS晶體管32的柵極。二極管電 路30包括圖10A中的漏極和源極彼此連接的N型MOS晶體管，并且 二極管電路31包括圖10B中的PN結型二極管元件。另外，根據(jù)圖10C 中所示的電路實例，第一電壓控制電路16 ^皮如此構造使得N型MOS 晶體管32的漏極和源極分別連接到電壓控制點Cl和接地電壓Vss,并 且反相器33的輸入和反相器33的輸出分別連接到電壓控制點Cl和 MOS晶體管32的柵極。在電壓控制點Cl處的電壓上升檢測電平的下限值被設置得比接地 電壓Vss高，當圖IOA和10B中所示的電路實例中接地電壓Vss和電壓 控制點Cl之間的二極管電路30或31導通(導通閾值電壓)時它可以 通過兩端的電壓而^皮調整，并且在10C中所示的電路實例中它是接地電 壓Vss。另夕卜，在電壓控制點C1處的電壓上升檢測電平的上限值可以通 過反相器33的輸入反相電平來調整并且被設置得比將被施加到未選字 線的編程禁止電壓Vpp/2低。如果電壓上升檢測電平的上限值沒有被設 置或它不小于編程禁止電壓Vpp/2，則連接到未選字線的第一電壓控制 電路16響應于未選字線電壓Vpp/2自動啟動以不必要地降低未選字線 電壓Vpp/2的電壓電平，使得編程禁止電壓Vpp/2或更大的電壓纟皮施加 到連接到所選位線的半未選存儲單元的兩端并且所述存儲單元可能被 錯誤地編程。因此，根據(jù)本實施例，在電壓控制點Cl處的電壓上升檢 測電平的上限值通過調整反相器33的輸入反相電平而被設置得比編程 禁止電壓Vpp/2低。
路的等效電路圖示意性地示出所選位線BL2和字線WL0-3之間的連接 關系。所選位線BL2的一端(圖中的右側)連接到在驅動點D2處的位 線解碼器15,并且其另一端(圖中的左側)連接到在電壓控制點C2處 的笫二電壓控制電路17。字線WL0-3通過存儲單元M02-M32分別連接 到所選位線BL2。
根據(jù)在圖4中所示的編程操作時的電壓施加條件，編程電壓Vpp被 施加到所選存儲單元M22，并且編程禁止電壓Vpp/2被施加到半未選存 儲單元M02、 M12和M32,使得編程電流Iw在所選存儲單元M22中流 動并且對應于電阻《直的存卡者單元電流IwO、 Iwl和Iw3分別通過所選^(立 線BL2 /人驅動點D2在半未選存々者單元M02、 M12和M32中流動。
這時，當?shù)诙妷嚎刂齐娐?7處于無效狀態(tài)時，施加到在所選位 線BL2的一側的存儲單元M02-M32的各端的位線電壓因在每端之間的 位線的布線電阻中流動的電流而沿遠離驅動點D2的方向降《氐并且變成 不同的電壓。因此，施加到所選存儲單元的兩端的編程電壓在存儲單元 M02-M32當中是不同的。當位線的布線電阻比存儲單元的電阻小得多 時，不存在任何問題，但是當存儲單元的電阻值與布線電阻處在相同水 平或處在不可忽略的水平時，所述差別大大影響編程電壓，并且編程后的電阻值變化。當位線的布線電阻大或編程電流大時所述現(xiàn)象變成了嚴 重的問題。
因此，在編程操作時，可以通過構造連接到所選位線BL2的第二電
的電壓電平的下降而自動啟動并且將在電壓控制點C2處的電壓電平提 高到與在驅動點D2處的電壓電平(Vpp)相同的電壓電平。
用來防止所選位線的電壓下降的第二電壓控制電路17的電路構造 包括圖12A到12C中所示的電路構造。
根據(jù)圖12A和12B中所示的電路實例，第二電壓控制電路17浮皮如 此構造使得二極管電路40或41與P型MOS晶體管42在電壓控制點 C2和編程電壓Vpp之間串聯(lián)連接，并且反相器43的輸入和反相器43 的輸出分別連接到電壓控制點C2和MOS晶體管42的柵極。二極管電 路40包括圖12A中的漏極和源極彼此連接的P型MOS晶體管，并且二 極管電路41包括圖12B中的PN結型二極管元件。另外，根據(jù)圖12C 中所示的電路實例，第二電壓控制電路17被如此構造使得P型MOS晶 體管42的漏極和源極分別連接到電壓控制點C2和編程電壓Vpp，并且 反相器43的輸入和反相器43的輸出分別連接到電壓控制點C2和MOS 晶體管42的柵極。
在電壓控制點C2處的電壓下降檢測電平的上限值被設置得比編程 電壓Vpp低，當圖12A和12B中所示的電路實例中編程電壓Vpp和電 壓控制點C2之間的二極管電路40或41導通(導通閾值電壓)時它可 以通過兩端的電壓而一皮調整，并且在12C中所示的電路實例中它是編程 電壓Vpp。另外，在電壓控制點C2處的電壓下降檢測電平的下限值可 以通過反相器43的輸入反相電平來調整并且被設置得比將被施加到未 選位線的編程禁止電壓Vpp/2高。如杲電壓下降檢測電平的下限值沒有 ^皮設置或它不大于編程禁止電壓Vpp/2,則連接到未選位線的第二電壓 控制電路17響應于未選位線電壓Vpp/2自動啟動以不必要地提高未選 位線電壓Vpp/2的電壓電平，使得編程禁止電壓Vpp/2或更大的電壓祐: 施加到連接到所選字線的半未選存儲單元的兩端并且所述存儲單元可 能#皮錯誤地編程。因此，根據(jù)本實施例，在電壓控制點C2處的電壓下 降檢測電平的下限值通過調整反相器43的輸入反相電平而被設置得比 編程禁止電壓Vpp/2高。根據(jù)本實施例，如圖6中所示，由于在讀取操作時從驅動點側(位 線解碼器15側)檢測讀取電流，因此當?shù)诙妷嚎刂齐娐?7在讀取操 作時響應于在電壓控制點C2處的位線電壓的下降自動啟動時，由于讀 取電流的一部分從第二電壓控制電路17的一側提供，因此在位線解碼 器15的一側不能正確地檢測讀取電流。由此，調整反相器43的輸入反 相電平使得第二電壓控制電路17在讀取操作時不對位線電壓Vr作出反 應。根據(jù)本實施例，由于讀取電壓Vr不大于編程禁止電壓Vpp/2，所以 第二電壓控制電路17在讀取操作時不會出錯。另外，當?shù)诙妷嚎刂齐娐?7的操作條件在編程操作和讀取操作 時不同時，在一些情況下在兩個操作中反相器43的輸入反相電平不相 同。在這種情形下，可以通過分別調整圖12A和12B中的電路實例中的 二極管電路40和41的導通閾值電壓使第二電壓控制電路17在讀取操 作時不對位線電壓的下降作出反應。盡管以上已經(jīng)詳細描述了第一電壓控制電路16和第二電壓控制電 路17在編程操作時的電路操作和電路構造，由于在本實施例中字線和 位線之間的關系在擦除操作時正好相反，所以用作第一電壓控制電路16 和第二電壓控制電路17的電路構造也可以在擦除操作中使用。然后，將描述本發(fā)明的裝置的另一個實施例。 (1 )盡管已經(jīng)在假定由PrCaMnO形成的單個可變電阻器被用作存 儲單元并且編程電流和擦除電流的方向相反的情形下進行了描述，但作 為以上實施例的一個實例，在下列存儲單元的情形下其中利用具有二 極管的反熔絲僅執(zhí)行一次編程，并且沒有擦除操作，或者編程電壓和擦 除電壓的極性相同，僅需要考慮第一電壓控制電路16和第二電壓控制 電路17在編程操作時的電路構造。另外，即使在存儲單元可以被用在編程和擦除操作的情形下，當在 編程操作和擦除操作中產(chǎn)生的電壓波動有差別時，可以指定第 一電壓控 制電路16和第二電壓控制電路17的電路構造以便僅控制具有較大電壓 波動的那個。此外，當在所選字線和所選位線中產(chǎn)生的電壓波動有差別時，可以 提供第一電壓控制電路16或第二電壓控制電路17以便僅控制具有較大 電壓波動的那個。(2 )盡管第一電壓控制電路16連接到在相對側并且在離驅動點最遠的點處的字線，在所述驅動點處每個字線^^皮字線解碼器14驅動，并 且所迷最遠的點^皮設置為電壓控制點，以及第二電壓控制電路17連接 到在相對側并且在離驅動點最遠的點處的位線，在所述驅動點處每個位 線被位線解碼器15驅動，并且在以上實施例中所述最遠的點被-沒置為 電壓控制點，但是第一電壓控制電路16和字線之間、以及第二電壓控
圖13示出i一^制電路16的位置(電壓，空制點)與所選存儲單元 處的字線中的電壓波動的最大值和最小值之間的電壓差之間的關系。當 電壓控制點的位置固定并且所選存儲單元的位置變化時，根據(jù)所選存儲 單元處的字線電壓的最大值和最小值計算電壓差。另外，圖13中所示 的電路仿真結果利用與圖8中所示的電路仿真相同的條件。即，假定128 個存儲單元連接到所選字線并且假定字線的布線電阻是1 Q，所選存儲 單元的電阻值是lkQ,半未選存儲單元的電阻值是20 kD,以及編程 電壓Vpp是5 V，并且字線解碼器14朝向接地電壓Vss的電流驅動能力 被設置為等于笫一電壓控制電路16的電流驅動能力。
如圖13中所示，當?shù)谝浑妷嚎刂齐娐?6和字線之間、以及第二電 壓控制電路17和位線之間的連接點分別^皮設置在遠離字線解碼器14和 位線解碼器15最遠的點處時，字線電壓變化的電壓變化寬度最小并且 提供了最有效的結果，但是即使在它們分別被設置得比所述最遠的點更 接近字線解碼器14和位線解碼器15時，也可以期望有與以上實施例類 似的電壓波動減小效果。
另外，當字線解碼器14和位線解碼器15分別設置在字線和位線的 兩端時，優(yōu)選分別在字線和位線的中點處設置第一電壓控制電路16和 第二電壓控制電路17。
(3)盡管如圖IOA到IOC以及圖12A到12C中所示的那樣示出了 電路，但是作為以上實施例中第一電壓控制電路16和第二電壓控制電 路17的電路構造，本發(fā)明并不限于所述電路構造。
例如，在圖IOA到IOC中所示的笫一電壓控制電路16的電路操作 中，由于接地電壓Vss僅施加到的節(jié)點僅在某一周期必須被提供有接地 電壓Vss以防止電壓波動，因此對于不需要防止電壓波動的周期，即例 如轉換字線的選擇的周期，節(jié)點可以被提供有編程禁止電壓Vpp/2以停 用第一電壓控制電路16。類似地，在圖12A到12C中所示的第二電壓控制電路17的電路操 作中，由于編程電壓Vpp僅施加到的節(jié)點僅在某一周期必須被提供有編 程電壓Vpp以防止電壓波動，因此對于不需要防止電壓波動的周期，即 例如轉換字線的選擇的周期，節(jié)點可以被提供有編程禁止電壓Vpp/2以 停用第二電壓控制電路17。另外，讀取電壓Vr可以在讀取操作時施加 到所述節(jié)點和反相器43的電源電壓以停用第二電壓控制電路17。
此外，盡管以上實施例舉例說明了這樣的電路構造其中第一電壓 控制電路16和第二電壓控制電路17分別響應于字線電壓和位線電壓的 波動而自動啟動和停用，但是也可以通過外部控制來啟動和停用所迷電 路。例如，在以下分級陣列結構的情形下其中存儲單元陣列沿行方向 和列方向被分成多個塊，在每個塊中設置局部字線和位線，在存儲單元 陣列中設置全局字線和位線，并且所選和未選字線電壓以及所選和未選 位線電壓分別通過用來選擇塊的塊選擇晶體管提供給局部字線和位線， 全局字線和位線可以連接到圖IOA到IOC以及圖12A到12C中所示的 電路構造中的反相器33和44的輸入。
在以上實施例中所示的每個存儲器操作的電壓施加條件僅僅是一 個實例且并非用于限制本發(fā)明的內容，本發(fā)明可以根據(jù)需要進行改變。
工業(yè)實用性
本發(fā)明可以應用到非易失性半導體存儲器件，并且尤其可以有利地
應用到具有交叉點型存儲單元陣列的非易失性半導體存儲器件，其中沿 行方向和列方向設置了多個兩端子結構的存儲單元，多個字線沿行方向
延伸，多個位線沿列方向延伸，連接到相同行的存儲單元的一端連接到 公共字線，并且連接到相同列的其另 一端連接到公共位線。
權利要求
1.一種非易失性半導體存儲器件，包括存儲單元陣列，該存儲單元陣列具有沿行方向和列方向設置的多個兩端子結構的存儲單元、沿行方向延伸的多個字線、和沿列方向延伸的多個位線，其中相同行中的存儲單元的一端連接到公共字線并且相同列中的存儲單元的另一端連接到公共位線；字線選擇電路，該字線選擇電路從該多個字線選擇預定數(shù)目的字線作為所選字線，并且將所選字線電壓和未選字線電壓分別施加到所選字線和未選字線；位線選擇電路，該位線選擇電路從該多個位線選擇預定數(shù)目的位線作為所選位線，并且將所選位線電壓和未選位線電壓分別施加到所選位線和未選位線；以及電壓控制電路，該電壓控制電路防止該多個字線和該多個位線中的至少任一個的電壓波動，其中該多個字線和該多個位線中的至少任一個連接到位于離驅動點最遠的點處或驅動點和所述最遠的點之間的中間點處的電壓控制點處的電壓控制電路，在所述驅動點處該多個字線連接到字線選擇電路或該多個位線連接到位線選擇電路。
2. 根據(jù)權利要求1的非易失性半導體存儲器件，其中該多個字線和該多個位線中的至少任一個的一端連接到字線選擇 電路或位線選擇電路，并且其另一端連接到電壓控制電路。
3. 根據(jù)權利要求1的非易失性半導體存儲器件，其中 電壓控制電路包括二極管電路，用于防止在電壓控制點處從預定的控制參考電壓沿正方向或負方向的電壓波動。
4. 根據(jù)權利要求3的非易失性半導體存儲器件，其中 電壓控制電路包括具有二極管電路和MOSFET的串聯(lián)電路和反相器電路，該串聯(lián)電路連接在電壓控制點和預定電壓供給線之間， 該反相器電路的輸入端子連接到MOSFET的漏電極或源電極，無論 哪個都在電壓控制點的一側，并且該反相器電路的輸出端子連接到MOSFET的柵電極。
5. 根據(jù)權利要求3的非易失性半導體存儲器件，其中二極管電路包括PN結二極管元件。
6. 根據(jù)權利要求3的非易失性半導體存儲器件，其中二極管電路 包括具有彼此連接的漏極和4冊極的MOSFET。
7. 根據(jù)權利要求1的非易失性半導體存儲器件，其中 電壓控制電路包括具有連接到電壓控制點的漏極和連接到預定電壓供給線的源極的MOSFET,和反相器電路，該反相器電路具有連接到 電壓控制點的輸入端子和連接到MOSFET的柵極的輸出端子。
8. 根據(jù)權利要求1的非易失性半導體存儲器件，其中 存儲單元具有兩端子結構，其具有通過電阻的改變來存儲信息的可變電阻元件，其中當電應力施加到可變電阻元件的兩端并且可變電阻元 件的電阻改變時，可對所述信息進行編程，并且當預定編程電壓施加在連接到在編程操作時被編程的存儲單元的 所選字線和所選位線之間時，在電壓控制電路連接到所選字線或所選位 線的情況下，無論哪個都被提供有較高電壓，電壓控制電路防止了電壓 控制點處沿朝向低電壓方向的電壓波動，或者在電壓控制電路連接到所 選字線或所選位線的情況下，無論哪個都被提供有較低電壓，電壓控制 電路防止了電壓控制點處沿朝向高電壓方向的電壓波動。
9. 根據(jù)權利要求1的非易失性半導體存儲器件，其中 存儲單元具有兩端子結構，其具有通過電阻的改變來存儲信息的可變電阻元件，其中當電應力施加到可變電阻元件的兩端并且可變電阻元 件的電阻改變時，可對所述信息進行編程，并且電壓控制電路在存儲單元的讀取操作時沒有被啟動。
10. 根據(jù)權利要求1的非易失性半導體存儲器件，其中 電壓控制電路被構造成不防止施加到未選字線或未選位線的每一個的電壓的波動。
11. 根據(jù)權利要求1的非易失性半導體存儲器件，其中該多個字線和該多個位線中的至少任一個由高熔點金屬材料、多晶 硅、或高熔點金屬材料和多晶硅的化合物形成。
全文摘要
提供了一種非易失性半導體存儲器件，用于抑制由交叉點型存儲器陣列的字線或位線處的IR降引起的存儲器特性退化。非易失性半導體存儲器件包括字線選擇電路(14)，該字線選擇電路從多個字線選擇所選字線，并且單獨地將所選字線電壓提供給所選字線以及將未選字線電壓提供給未選字線；位線選擇電路(15)，該位線選擇電路從多個位線選擇所選位線，并且單獨地將所選位線電壓提供給所選位線以及將未選位線電壓提供給未選位線；和電壓控制電路(16)和(17)，所述電壓控制電路單獨地控制多個字線和多個位線處的電壓波動中的至少任一個，其中至少多個字線或多個位線在離連接字線選擇電路(14)或位線選擇電路(15)的驅動點最遠的電壓控制點處連接到電壓控制電路(16)和(17)。
文檔編號G11C13/00GK101331553SQ20068004685
公開日2008年12月24日 申請日期2006年11月1日 優(yōu)先權日2005年12月16日
發(fā)明者森本英德 申請人:夏普株式會社