專利名稱：具有分離的讀-寫電路的sram單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及到靜態(tài)隨機存取存儲器(SRAM)器件，更具體地 說，涉及到具有與每個存儲單元相關(guān)的讀出晶體管的SRAM器件。
背景技術(shù)：
根據(jù)各種用途，不同類型的存儲器被用于電子設備中。只讀存儲器 (ROM)和隨機存取存儲器(RAM)是兩種這樣類型的存儲器，它們一般被用 于計算機內(nèi)來實現(xiàn)不同的存儲功能。在電源關(guān)斷時ROM保留其保存的數(shù)據(jù)，因 此經(jīng)常被用于存儲對設備加電所需的程序。但是， 一般ROM不能被改變。另一 方面，RAM允許數(shù)據(jù)被寫入與存儲器單元相關(guān)的所選地址或從其中讀出，因此 它一般在設備正常運行期間被使用。兩種常用類型的RAM是動態(tài)RAM (DRAM)和靜態(tài)RAM (SRAM)。 DRAM —般被用作計算機或其它電子設備的主存儲器，因為盡管必須對其進行 刷新，但它要比SRAM更便宜且需要更少的芯片空間。雖然SRAM較貴且占用 更多空間，但它不需要刷新，這使得其速度更快。這些特征使得SRAM器件特 別適用于便攜式裝備，如膝上型計算機和個人數(shù)字助理(PDA)等?！鉙RAM器件被設計為存儲數(shù)千比特的信息。這些比特被存儲于 個體單元中，這些個體單元被組織成以行列排布以充分利用在其上加工SRAM 的半導體襯底上的空間。常用的單元體系結(jié)構(gòu)由于具有六個MOS晶體管而被稱 為"6T"單元。定義SRAM單元核的四個晶體管被配置為交叉耦合的反相器， 其表現(xiàn)為雙穩(wěn)態(tài)電路，加電時長期保持施加于其上的狀態(tài)。每個反相器包括負 載晶體管和驅(qū)動晶體管。這兩個反相器的輸出會處于相反的狀態(tài)，除非是在從
一個狀態(tài)到另一個狀態(tài)的轉(zhuǎn)變過程中。另外兩個晶體管被稱為"旁路"晶體管， 其在讀操作(此處被稱為READ)或?qū)懖僮?此處被稱為WRITE)過程中提供 對交叉耦合反相器的存取。旁路晶體管的柵極輸入一般被共同連接到"字線"， 或WL。 一個旁路晶體管的漏極被連接到"位線"或BL，而另一個旁路晶體管 的漏極被連接到該位線的邏輯補位線，或BL一。
通過對BL賦予所需的值和對BI^賦予其互補的值并對WL進行賦值 來實現(xiàn)對6T單元的WRITE。因此，利用當前值對交叉耦合反相器的預先狀態(tài) 進行重寫。通過首先將兩個位線預充電到邏輯高狀態(tài)，然后對WL進行賦值來 實現(xiàn)READ。在這種情況下，SRAM單元中一個反相器的輸出會將一條位線的 電壓下拉到低于其預充電的值。傳感放大器對位線上的差分電壓進行檢測以產(chǎn) 生邏輯"1"或"0"，其依賴于SRAM單元的內(nèi)部存儲狀態(tài)。對SRAM單元中的晶體管進行設計的一個考慮是晶體管的幾何參數(shù)。
柵極的長度和寬度在很大程度上決定速度和飽和驅(qū)動電流，lDsat，其也被稱為晶
體管的最大驅(qū)動電流容量。必須選擇6T單元中六個晶體管的柵長和柵寬的合適 值，以確保讀操作不會破壞之前存儲的數(shù)據(jù)。由于加工工藝的缺陷造成的隨機 非對稱，與在READ過程中所施加的BL和WL電壓相關(guān)的不適當晶體管參數(shù) 值會導致存儲器單元狀態(tài)的變化。防止這種READ不穩(wěn)定的必要性對6T單元屮 晶體管的設計參數(shù)造成不需要的約束，限制設計者在保持面積和功耗約束的同 時提高SRAM的READ性能和維持寫入該單元能力的能力。對6T SRAM單元的設計的一個約束是旁路柵極一般被設計成比反相 器驅(qū)動晶體管相對更弱以確保穩(wěn)定性，但比反相器負載晶體管相對較強以確保 WRITE。同時，為了穩(wěn)定，反相器負載晶體管相對于反相器驅(qū)動晶體管不能太 弱。具有相對低的閾值電壓(Vt)的反相器晶體管也會降低SRAM單元的穩(wěn)定 性，該閾值電壓(Vt)即晶體管開始導通的電壓?，F(xiàn)有技術(shù)包括輔助WRITE來允許相對較弱的旁路柵極以實現(xiàn)良好的 穩(wěn)定性的方法。這一現(xiàn)有技術(shù)包括在WRITE時將BL下拉到SRAM低電源Vss 之下，或在WRITE時向反相器提供較低的SRAM高電源VoD，該SRAM高電 源V⑨低于READ時向反相器提供的SRAM高電源。但是，這一現(xiàn)有技術(shù)所能 夠達到的相對較弱旁路柵極會帶來不需要的降低讀出電流的效應?，F(xiàn)有技術(shù)還包括具有用于READ和WRITE的分離端口的存儲器單 元，這些端口乍一看似乎可以放松一些約束來允許快的READ速度。但是，這 些單元一般相對較大。同時仍存在約束使得WRITE時不對陣列內(nèi)所選擇行中的 無地址單元進行翻轉(zhuǎn)，其中在單個WRITE周期內(nèi)只有所選擇行中的一部分單元 被寫入。所選擇行中的未寫入單元受到類似于READ時的偏壓條件，且易于翻 轉(zhuǎn)。因此，現(xiàn)有技術(shù)所需要的是一種SRAM單元設計，其放松對SRAM單元晶休管設計參數(shù)的約束以便能夠達到更高速的SRAM設計和相對緊湊的布 局。

發(fā)明內(nèi)容
為了解決上述現(xiàn)有技術(shù)的缺點，本發(fā)明提供用于寫入和讀出SRAM 單元核、SRAM單元和SRAM器件的電路。在一個方面，該電路包括耦合到 SRAM單元核上的寫入電路，該寫入電路包含具有電特性的至少一個寫入晶體 管。該電路還包含耦合到SRAM單元核上的讀出電路，該讀出電路包含具有電 特性的至少一個讀出晶體管，其中讀出晶體管的電特性與寫入晶體管的電特性 與寫入晶體管的電特性不同。此外，寫入晶體管與讀出晶體管具有共同的柵極信號。在另一個方面，本發(fā)明提供SRAM單元，其具有一對交叉耦合反相 器和寫入晶體管，該寫入晶體管的柵極被連接到字線，并且該寫入晶體管被耦 合在一個交叉耦合反相器的輸出端與寫位線之間。該SRAM單元還具有讀出晶 體管，該讀出晶體管的柵極被連接到字線，并且該讀出晶體管被耦合在讀位線 與讀出驅(qū)動晶體管之間。該讀出驅(qū)動晶體管被耦合在讀出晶體管與電源之間， 并且該讀出驅(qū)動晶體管的柵極被連接到一個交叉耦合反相器的輸出。在另一個方面，本發(fā)明提供SRAM器件，其包括排列成行和列的 SRAM單元陣列。字線與至少一行相連，且其可操作為控制對該行中的單元進 行存取以便讀出和寫入。寫位線與至少一列相連，且其可操作為向該列中的單 元提供輸入以便寫入。讀位線與該列相連且其可操作為接收來自該列中的單元 的輸出。圖l依照本發(fā)明的原理圖示說明一個八晶體管(8T) SRAM單元，其 包含SRAM單元核和用于寫入和讀出該SRAM單元核的電路；圖2圖示說明

圖1所示的具有讀出和寫入電路的SRAM單元的半導 體襯底上的一個示例性物理布局圖3利用圖2所定義的區(qū)域示意性地圖示說明兩列SRAM器件行的 兩個實施例；圖4圖示說明依照本發(fā)明的原理所設計的SRAM器件體系結(jié)構(gòu)示意圖，該體系結(jié)構(gòu)利用圖1所示的8TSRAM單元；
圖6圖示說明圖;所示的具^讀出和寫入電路的SRAM單元的半導 體襯底上的一個示例性物理布局；
圖7利用圖6所定義的區(qū)域示意性地圖示說明兩列SRAM器件行的 三個實施例；以及
圖8圖示說明依照本發(fā)明的原理所設計的SRAM器件體系結(jié)構(gòu)示意 圖，該體系結(jié)構(gòu)利用圖5所示的10T SRAM單元。
具體實施方式
首先參考圖1，其依照本發(fā)明的原理示出一個八晶體管(8T) SRAM 單元100，其包含SRAM單元核105和用于寫入和讀出該SRAM單元核的電路。 SRAM單元核105是利用兩個反相器的常規(guī)設計。第一反相器包含第一驅(qū)動晶 體管IIO和第一負載晶體管115。第二反相器包含第二驅(qū)動晶體管120和第二負 載晶體管125。在SRAM單元核105的這一常規(guī)實施例中，驅(qū)動晶體管110和 120是n溝道MOSFET，而負載晶體管115和125是p溝道MOSFET。
第一反相器具有第一輸出130和第一輸入135，第一輸出130通過第 一負載晶體管115的漏極與第一驅(qū)動晶體管110的漏極之間的連接而形成，第 一輸入135通過第一驅(qū)動晶體管110的柵極與第一負載晶體管115的柵極之間 的連接而形成。類似地，第二反相器具有第二輸出140和第二輸入145，第二輸 出140通過第二負載晶體管125的漏極與第二驅(qū)動晶體管120的漏極之間的連 接而形成，第二輸入145通過第二驅(qū)動晶體管120的柵極與第二負載晶體管125 的柵極之間的連接而形成。第一和第二反相器以常規(guī)的方式交叉耦合，這意味 著每個反相器的輸出被連接到另一個反相器的輸入上，以此形成存儲單個比特 信息的SRAM單元核。
同時，寫入晶體管150以常規(guī)的方式被連接到第一輸出130上。類似 地，互補寫入晶體管155被連接到第二輸出140上。寫入晶體管150的柵極和 互補寫入晶體管155的柵極均被連接到字線(WL) 160上。寫入晶體管150和 互補寫入晶體管155共同形成寫入電路，該寫入電路被用于協(xié)同WL160、寫位 線(WBL) 165和互補寫位線(WBL—) 170來對SRAM單元100施加一個狀態(tài)。 例如，如果WBL 165被設置為電壓值VDD 175而WBL一 170被設置為電壓值Vss180，則當WL160被賦值時(設置為VDD)，第一反相器130的輸出會被設置為 電壓值VoD加上負載晶體管115的源漏電壓，而第二反相器145的輸出會被設 置為Vss加上驅(qū)動晶體管120的漏源電壓。對于SRAM單元核105來說這一狀 態(tài)可以被認為是邏輯"1"。很明顯重復這一操作，使WBL 165被設置為Vss而 WBL_ 170被設置為VoD將導致SRAM單元核105被設置為邏輯"0"。
在本發(fā)明的一個實施例中，SRAM單元核105的狀態(tài)可以利用包含讀 出晶體管185和讀出驅(qū)動晶體管l卯的讀出電路來確定。在圖1所示的實施例 屮，讀出驅(qū)動晶體管l卯的柵極被連接到第二反相器的第二輸出140上。讀出 晶體管185的源極被連接到讀出驅(qū)動晶體管l卯的漏極，而讀出晶體管185的 漏極被連接到讀位線(RBL) 195。讀出晶體管185的柵極被連接到字線(WL) 160，因此使寫入晶體管150的柵極信號和讀出晶體管185的柵極信號共用。 READ和WRITE使用共同的字線可簡化包含SRAM單元100的存儲器件中的 外圍電路設計并且形成緊湊的單元布局。
當SRAM單元核105存儲邏輯0時，第二反相器的輸出為高，因此 導通讀出驅(qū)動晶體管l卯，并形成從讀出驅(qū)動晶體管l卯的漏極到Vss 180的低 電阻通路?？梢酝ㄟ^將RBL 195的狀態(tài)預充電到約Vdd并且対WL 160進行賦 值來確定SRAM單元100的狀態(tài)。作為替代，RBL 195可以被預充電到低于VDD 的電壓以降低READ所消耗的功率。因為讀出驅(qū)動晶體管l卯處于導通的狀態(tài)， 因此當通過對WL 160進行賦值來導通讀出晶體管185時，RBL 195被下拉到其 預充電壓之下。但是，如果SRAM單元IOO被設置為邏輯1，則第二反相器的 輸出為邏輯O，讀出驅(qū)動晶體管l卯會被關(guān)斷。當WL160被賦值時，讀出晶體 管185被導通，但RBL1卯仍保持預充電電壓，或邏輯l。
SRAM單元設計領(lǐng)域的技術(shù)人員可以理解對反相器晶體管和寫入晶體 管的電特性進行平衡以便最優(yōu)化SRAM單元100的穩(wěn)定性。如果讀出功能和寫 入功能均由寫入晶體管150和互補寫入晶體管155來提供，則讀出操作所需的 時間將會受到最大驅(qū)動電流(IDsat)和寫入晶體管150與互補寫入晶體管155的 導通時間的約束。但是，本發(fā)明的優(yōu)勢在于允許基本獨立于對SRAM單元穩(wěn)定 性的約束來設計讀出晶體管185的最大驅(qū)動電流或閥值電壓。因此，讀出晶體 管185可以被設計為具有與寫入晶體管150不同的電特性。
在一個實施例中，讀出晶體管185被設計為具有比寫入晶體管150更 大的Idw。在一個可替代實施例中，讀出晶體管185被設計為比寫入晶體管150更快地導通。在另一個實施例中，讀出晶體管185的閾值電壓被設計為比寫入 晶體管150的閾值電壓更低。本領(lǐng)域的技術(shù)人員可以理解這些實施例可以根據(jù) 需要進行組合以實現(xiàn)所需的SRAM性能。
本領(lǐng)域技術(shù)人員還可以理解在另一個可替代實施例中，可以利用互補 性晶體管極性來設計讀出電路。例如，讀出晶體管185可以是p溝道晶體管。 在這一實施例中，讀出晶體管185的漏極被連接到讀出驅(qū)動晶體管l卯的漏極， 而讀出晶體管185的源極被連接到RBL 195。然后WL 160被賦值為邏輯0， 從而在READ過程中導通讀出晶體管185。在另一個實施例中，讀出驅(qū)動晶體 管l卯也被實現(xiàn)為p溝道晶體管，其中它的源極被連接到VDD 175。在這一實施 例中，RBL 195被預充電為低電壓并且當?shù)诙聪嗥鬏敵?40處的低電壓導通讀 出驅(qū)動晶體管l卯時(因此使得讀出驅(qū)動晶體管l卯成為上拉晶體管)被上拉 到邏輯l。
現(xiàn)在參考圖2，其示出半導體襯底上的圖l所示具有讀出和寫入電路 的SRAM單元的示例性物理布局200。為了清晰，僅示出反相器的有源結(jié)構(gòu)和 柵結(jié)構(gòu)以及互聯(lián)的示意性指示。位線、字線和電源線的布局可以遵循SRAM設 計領(lǐng)域技術(shù)人員所熟悉的標準設計。SRAM核單元105包含第一驅(qū)動晶體管210 和第一負載晶體管215，以及第二驅(qū)動晶體管220和第二負載晶體管225，還有 內(nèi)部連線227和通孔228。第一驅(qū)動晶體管210和寫入晶體管250共用一個p阱， 第二驅(qū)動晶體管220和互補寫入晶體管255也共用一個p阱。此外，讀出晶體 管285和讀出驅(qū)動晶體管2卯共用另一個p阱。第一驅(qū)動晶體管210、第一負載 晶體管215和讀出驅(qū)動晶體管290的柵極具有共同的柵結(jié)構(gòu)，也就是說它們通 過單條柵極材料(例如，多晶硅)耦連接。類似地，第二驅(qū)動晶體管220和第 二負載晶體管225的柵極具有共同的柵結(jié)構(gòu)，寫入晶體管250和第一讀出晶體 管285的柵極也具有共同的柵結(jié)構(gòu)。讀出晶體管285和讀出驅(qū)動晶體管2卯的 柵寬被顯示為相等，可是本領(lǐng)域的技術(shù)人員應該認識到這些柵寬可以被設計為 是不同的，這仍處于本發(fā)明的思想之中。
圖2的實施例中所示的讀出晶體管285的柵寬比寫入晶體管250的柵 寬更大。以這種方式，讀出晶體管285具有比寫入晶體管250更大的最大驅(qū)動 電流，并且可以提供比當寫入晶體管250也被用作讀出晶體管的情況更快的讀 出操作。同時，所畫出的讀出晶體管285的柵長比寫入晶體管250的柵長要短 一些，這為讀出晶體管285提供比寫入晶體管250更快的導通。作為替代，或結(jié)合更短的柵長，讀出晶體管285的閾值電壓可以被設計為比寫入晶體管250 的閾值電壓更低，以便導致讀出晶體管285更快的導通。SRAM設計領(lǐng)域技術(shù) 人員可以認識到這些設計選擇可以根據(jù)需要進行組合以滿足電路的設計約束。
在圖2的實施例中，組成交叉耦合反相器的晶體管(例如驅(qū)動晶體管 210、 220和負載晶體管215、 225)和WRITE晶體管250、 255的柵長被有利地 畫成比所用半導體技術(shù)中可用的最小柵長更長，以便降低來自工藝變化或來自 溝道摻雜中的任何隨機變化的可變性。交叉耦合反相器的晶體管和WRITE晶體 管的這種變化會顯著地增大在存取SRAM核單元時翻轉(zhuǎn)該單元狀態(tài)的可能性。 READ晶體管285和讀出驅(qū)動晶體管2卯中的類似變化不會具有如此嚴重的降 低效應。因此晶體管285和2卯可以有利地被設計為最小柵長。
圖2的物理布局顯示出所定義的區(qū)域297、 298a、 298b和299。區(qū)域 297包含第—'負載晶體管215和第二負載晶體管225。區(qū)域298a包含第一驅(qū)動 晶體管210和寫入晶體管250，而區(qū)域2卯b包含第二驅(qū)動晶體管220和互補寫 入晶體管255。區(qū)域299包含讀出晶體管285和讀出驅(qū)動晶體管2卯。圖2所示 區(qū)域的布局導致在襯底上將第一驅(qū)動晶體管210基本定位在讀出晶體管285和 第--負載晶體管215之間。依照本發(fā)明的原理所設計的SRAM的物理元件的這 種相對定位僅是幾個可能的實施例之一。其它的實施例在與圖3相關(guān)的上下文 中進行論述。
在圖3中，利用圖2所示的區(qū)域示意性顯示一行SRAM器件的兩列。 圖3a利用示例性物理布局200圖示說明一行SRAM器件的兩列。在常規(guī)SRAM 設計中，相鄰列中的單元一般以鏡像的方式進行物理排布，用鏡像對稱線301 來表示。因此，在圖3a中，第N列中SRAM單元的區(qū)域299被排布成鄰近第 N+l列中SRAM單元的區(qū)域299。以類似的方式，第N+1列中SRAM單元的區(qū) 域298b被物理排布成鄰近第N+2列(未圖示)中SRAM單元的區(qū)域298b。這 一實施例將第N列中SRAM單元的讀出晶體管285排布在其單元的右側(cè)，而將 第N+1列中SRAM單元的讀出晶體管285排布在其單元的左側(cè)。作為替代，可 以利用替代性單元布局來使相鄰列中讀出晶體管285位于其各自單元的同一側(cè), 即左側(cè)或右側(cè)。
由于依照本發(fā)明所設計的SRAM單元中的讀出晶體管可以具有更大 的驅(qū)動電流和更低的導通時間(及由此導致的更低的電壓上升時間)，圖3a的 布局會導致在SRAM器件相鄰列中SRAM單元的RBL之間出現(xiàn)不期望的反應耦合。這種耦合會導致降低SRAM器件設計中的噪聲容限。為了降低單元之間 的這種耦合，在圖3b所示的替代實施例中可以調(diào)換區(qū)域298a和299的位置。 這一配置將讀出晶體管285基本排布在第一驅(qū)動晶體管210和第一負載晶體管 215之間，以便降低一列中SRAM單元的讀出晶體管與相鄰列中SRAM單元的 晶體管之間的耦合。以這種方式，可以有利地提高SRAM器件的噪聲容限。在 圖3a和圖3b的布局中，讀出晶體管285被有利地排布成鄰近寫入晶體管250， 其屮讀出晶體管285和寫入晶體管250共用一個柵極。同時，讀出驅(qū)動晶體管 2卯被排布成鄰近第一驅(qū)動晶體管210，其中讀出驅(qū)動晶體管2卯和第一驅(qū)動晶 體管210也共用一個柵極。
現(xiàn)在參考圖4,其示出具有依照本發(fā)明的原理所設計的SRAM單元 100的SRAM器件400。 SRAM器件400包含常規(guī)的地址解碼器410、多個寫驅(qū) 動器420、傳感放大器430、讀驅(qū)動器440和潛在的大量SRAM單元100。地址 解碼器410輸出許多字線WLo， WLP ...WLm.,， WLm,其與m行SRAM單元 100中的每一個相連接。每個寫驅(qū)動器420產(chǎn)生一個WBL和WBLjt號，這些 信號連接到n列的每個列中的SRAM單元100。以這種方式，通過適當選擇m 和n可以對每個SRAM單元100進行寫入和讀出。
在READ循環(huán)中，使WBL和WBL^保持在不會引起存儲器單元狀態(tài) 翻轉(zhuǎn)的電壓上。在一個實施例中，最大WBL和WBI^電壓是陣列的高電源VDD。 在另一個實施例中，最大WBL和WBL一電壓由VDD降低一些，降低幅度大約為 n溝道晶體管的閾值電壓Vto。后一個實施例可提高單元穩(wěn)定性，但會具有降低 常規(guī)6T SRAM單元的讀出電流的不期望的效應。依照本發(fā)明的原理利用8T SRAM單元導致讀出電流幾乎不降低。
在一個示例性實施例中，當執(zhí)行WRITE時，WBL和WBL一中的一個 被驅(qū)動到低電壓。在另一個示例性實施例中，WBL和WBI^中的另一個被驅(qū)動 到高電位。在另一個示例性實施例中，如果單元被設計成具有弱的寫入晶體管 150和互補寫入晶體管155，則WBL和WBL一中的一個被驅(qū)動到低于Vss以輔助 WRITE,這樣做是為了提高SRAM單元100的穩(wěn)定性。
此外，依據(jù)本發(fā)明，圖4示出多個讀驅(qū)動器440。每個讀驅(qū)動器440 也連接到n列的每個列中的SRAM單元100。在這一示例性實施例中，對應于 SRAM單元100的被讀出行，與WL的賦值相配合，讀驅(qū)動器440預充電RLB 線。作為選擇，RBL僅在READ周期中被預充電。在另一個實施例中，僅有一部分所選行中的多個單元被讀出并且作為選擇僅僅與要被讀出的所述部分單元相關(guān)的RBL被預充電。在另一個實施例中，與耍被讀出的所述部分單元不相關(guān) 的RBL上的電壓不被預充電，但被允許浮動或保持在基本等于讀出晶體管185 的源極電壓的電壓上。當不在READ周期中或當RBL與要被讀出的單元不相關(guān) 時，通過浮動RBL或保持RBL在基本與讀出晶體管源極電壓相等的電壓上來有 利地降低泄漏電流。這使得能夠利用具有低閾值電壓且對功耗有最小負面影響 的讀出晶體管和讀出驅(qū)動晶體管。然后通過將RBL線上由被讀出的SRAM單元 100的狀態(tài)所引起的電壓變化轉(zhuǎn)換成數(shù)字值，傳感放大器430確定感興趣的 SRAM單元100的狀態(tài)。
現(xiàn)在參考圖5，其圖示說明依照本發(fā)明的原理所設計的IOTSRAM單 元500。在這一實施例中，互補讀出晶體管510和互補讀出驅(qū)動晶體管520被添 加到圖1所示的實施例中來形成10T SRAM單元?；パa讀出晶體管510的源極 被連接到互補讀出驅(qū)動晶體管520的漏極上?；パa讀出驅(qū)動晶體管520的柵極 被連接到第一反相器的輸出130上，且互補讀出晶體管510的漏極被連接到互 補讀位線RBL一 530上。如果利用預充電，RBL一 530被預充電到約為Vm)的電壓上或被預充電到低于VDD的電壓上以便降低功耗。在圖5中所示的互補讀出晶體管510為n溝道晶體管。
對于圖1的實施例，本領(lǐng)域的技術(shù)人員應認識到讀出晶體管510和讀 出驅(qū)動晶體管520可以用p溝道晶體管來實現(xiàn)。如果這樣的話，可以以類似于 圖1的討論中所述的方式來完成電連接。
在圖5所示的實施例中，當WL160被賦值時，RBL195將反映出第 --反相器的狀態(tài)，而RBI^530將反映出第二反相器的狀態(tài)。然后通過將RBL195 和RBL一530之間的差分電壓轉(zhuǎn)換為數(shù)字值來確定SRAM單元500的狀態(tài)。這一 實施例提供超過圖1的實施例的有利抗擾性，并且一般提供大陣列中更快的 READ,在這些大陣列中RBL195和RBI^530上有相對大的電容，因為對于差 分感測來說需要相對較小的電壓擺動。
在圖6中，示出利用10T SRAM設計500構(gòu)建的物理布局600的示 例性實施例。這一實施例與圖2所示的相同，其中添加了互補讀出晶體管610 和互補讀出驅(qū)動晶體管620。此外，區(qū)域699被定義為包含與這些額外晶體管相 關(guān)的幾何形狀。其余區(qū)域被定義為與其在圖2中相同。
現(xiàn)在參考圖7a，其中利用圖6所定義的區(qū)域示意性地示出圖6的物理布局。在圖7a中，與圖3類似，示出兩列示例性SRAM器件布局，其中鏡像對 稱線701定義出一條線，在SRAM器件中兩列可以關(guān)于這條線成為鏡像。在圖 7a的實施例中，相鄰SRAM單元的區(qū)域299相互鄰近，區(qū)域699也一樣。因此， 第N列中SRAM單元的讀出晶體管285非常接近第N+l列中SRAM單元的讀 出晶體管285，第N+1列中SRAM單元的互補讀出晶體管610非常接近第N+2 列(未圖示)屮SRAM單元的互補讀出晶體管610。這種配置也會導致讀出晶 體管對之間的不期望的反應耦合，進而降低SRAM單元的噪聲容限。
在圖7b的實施例中，區(qū)域298a和299的位置被調(diào)換，從而讀出晶體 管285基本被安置在第一驅(qū)動晶體管210和第一負載晶體管215之間。如圖3 的討論所述，這一配置導致相鄰單元的讀出晶體管285之間的耦合降低，但是 使得相鄰單元中交錯對的互補讀出晶體管610非常接近，隨之而來的是更髙的 耦合程度。圖7b的配置可以被視為具有由讀出晶體管之間的耦合引起的噪聲容 限的中等降低。
在圖7c所示的有利實施例中，區(qū)域298b和699也被調(diào)換，從而互補 讀出晶體管610基本被放置在第二驅(qū)動晶體管220和第二負載晶體管225之間。 在這種方式中，沒有一個SRAM布局600的讀出晶體管與相鄰SRAM布局600 的讀出晶體管直接相鄰。這一實施例可以被視為具有由讀出晶體管之間的耦合 引起的噪聲容限的最小降低。
最后，參考圖8，其示出利用SRAM單元500構(gòu)建的SRAM器件800 的示意圖。圖8的示意圖與圖4的類似。但是，由于每個SRAM單元500含有 RBL和RBL」很明顯有兩個不同之處。第一，需要差分讀驅(qū)動器810來提供對 每個SRAM單元列的RBL線和RBI^線的狀態(tài)進行預充電的電路。第二，利用 差分傳感放大器820來將RBL線和RBI^線所呈現(xiàn)出的差分電壓轉(zhuǎn)換為數(shù)字值。
本發(fā)明相關(guān)領(lǐng)域的技術(shù)人員應了解可以對所描述的示例性實施方式 作出各種添加、刪減、替換和其它修改，且可執(zhí)行其它實施例，這并不偏離所 要保護的發(fā)明的范圍。
權(quán)利要求
1.一種用于寫入和讀出SRAM單元核的電路，其包括一寫入電路，其被耦合到所述SRAM單元核上并且包括具有電特性的至少一個寫入晶體管；和一讀出電路，其被耦合到所述SRAM單元核上并且包括具有電特性的至少一個讀出晶體管，所述至少一個讀出晶體管的所述電特性與所述至少一個寫入晶體管的所述電特性不同，其中所述至少一個寫入晶體管與所述至少一個讀出晶體管具有共同的柵極信號。
2. 根據(jù)權(quán)利要求1所述的電路，其中所述電特性是最大驅(qū)動電流，所述至 少一個讀出晶體管具有比所述至少一個寫入晶體管更大的最大驅(qū)動電流。
3. 根據(jù)權(quán)利要求1所述的電路，其中所述電特性是閾值電壓，所述至少一 個讀出晶體管具有比所述至少一個寫入晶體管更低的閾值電壓。
4. 根據(jù)權(quán)利要求l所述的電路，其中所述SRAM單元包括 一第一反相器，其包括第一負載晶體管和第一驅(qū)動晶體管，所述第一反相器具有一個輸入和一個輸出；和一第二反相器，其與所述第一反相器交叉耦合，所述第二反相器包括第二 負載晶體管和第二驅(qū)動晶體管，所述第二反相器具有一個輸入和一個輸出。
5. 根據(jù)權(quán)利要求4所述的電路，其中所述讀出電路進一歩包括至少一個讀 出驅(qū)動晶體管，所述讀出驅(qū)動晶體管的柵極被耦合到所述第二反相器的所述輸 出上，而所述讀出驅(qū)動晶體管的漏極被耦合到所述至少一個讀出晶體管的源極 上。
6. 根據(jù)權(quán)利要求4所述的電路，其中所述電路包括讀出晶體管和互補讀出 晶體管。
7. 根據(jù)權(quán)利要求6所述的電路，其進一步包括—讀出驅(qū)動晶體管，所述讀出驅(qū)動晶體管的柵極被耦合到所述第二反相器 的所述輸出上，且所述讀出驅(qū)動晶體管的漏極被耦合到所述讀出晶體管的源極上；和—互補讀出驅(qū)動晶體管，所述互補讀出驅(qū)動晶體管的柵極被耦合到所述第 一反相器的所述輸出上，且所述互補讀出驅(qū)動晶體管的漏極被耦合到所述互補 讀出晶體管的源極上。
8. —種SRAM單元，其包括-一對交叉耦合反相器；--寫入晶體管，其柵極被連接到字線，并且所述寫入晶體管被耦合在所述 交叉耦合反相器之一的輸出和寫位線之間；和一讀出晶體管，其柵極被連接到所述字線，并且所述讀出晶體管被耦合在 讀位線和讀出驅(qū)動晶體管之間，其中所述讀出驅(qū)動晶體管被耦合在所述讀出晶 體管和電壓源之間，且其柵極被連接到所述交叉耦合反相器之一的輸出。
9. 一種SRAM器件，其包括 一按行和列進行排布的SRAM單元陣列；一與至少一個行相關(guān)的字線，所述字線可操作為控制存取所述行中的單元 來進行讀出和寫入；一與至少一個列相關(guān)的寫位線，其可操作為對所述列中的單元提供輸入以 便進行寫入；和—與所述至少一個列相關(guān)的讀位線，其可操作為接收來自所述列中的單元 的輸出。
全文摘要
本發(fā)明提供用于寫入和讀出SRAM單元核(105)、SRAM單元(100)和SRAM器件的電路。一個方面，該電路包含耦合到所述SRAM單元核的、包含至少一個寫入晶體管(150)的寫入電路。該電路還包含耦合到所述SRAM單元核的、包含至少一個讀出晶體管(185)的讀出電路，所述讀出晶體管具有與所述寫入晶體管的柵極信號相同的柵極信號。所述讀出晶體管與所述寫入晶體管共用一個柵極信號，且每一個都具有電特性，其中所述讀出晶體管的電特性與所述寫入晶體管的電特性不同。
文檔編號G11C11/41GK101243518SQ200680029500
公開日2008年8月13日 申請日期2006年8月9日 優(yōu)先權(quán)日2005年8月11日
發(fā)明者T·W·休斯頓 申請人:德克薩斯儀器股份有限公司