專利名稱：多端口半導(dǎo)體存儲(chǔ)器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)器設(shè)備，并且特別地涉及包含用于與外部設(shè)備傳輸信息的多個(gè)端口的半導(dǎo)體存儲(chǔ)器設(shè)備。
背景技術(shù)：
多數(shù)存儲(chǔ)器設(shè)備例如隨機(jī)存取存儲(chǔ)器(RAM)僅包括用于和外部芯片組之間傳輸數(shù)據(jù)的一個(gè)端口。所述端口由多個(gè)輸入/輸出(I/O)引腳構(gòu)成。所述包括單個(gè)端口的存儲(chǔ)器設(shè)備使用并行I/O接口，該并行I/O接口分別通過連接到所述多個(gè)I/O引腳的多個(gè)數(shù)據(jù)線并發(fā)地傳輸多位數(shù)據(jù)。所述I/O接口使用用于通過數(shù)據(jù)線傳輸數(shù)據(jù)的數(shù)據(jù)傳輸方案，每條數(shù)據(jù)線連接在兩個(gè)設(shè)備之間。所述數(shù)據(jù)線使用總線來傳輸信號(hào)，例如地址信號(hào)、數(shù)據(jù)信號(hào)和控制信號(hào)。
所述并行I/O接口提供高數(shù)據(jù)處理速度，因?yàn)槠淠軌蛲ㄟ^多個(gè)數(shù)據(jù)線同時(shí)地傳輸多位數(shù)據(jù)。因此，所述并行I/O接口廣泛用于需要高速的短距離傳輸。然而，由于所述并行I/O接口包含大量總線，因此在長距離之間執(zhí)行數(shù)據(jù)傳輸時(shí)數(shù)據(jù)傳輸?shù)幕ㄙM(fèi)增加。由于所述單個(gè)端口的限制，因此獨(dú)立地配置了多個(gè)存儲(chǔ)器設(shè)備使其能夠在多媒體系統(tǒng)的硬件條件下支持各種多媒體功能。當(dāng)為特定功能執(zhí)行操作時(shí)，用于另一功能的操作不能并發(fā)地執(zhí)行?？紤]到所述并行I/O接口的缺點(diǎn)，作出了把并行I/O接口轉(zhuǎn)換為串行I/O接口的許多嘗試。此外，考慮到具有其它串行I/O接口的裝置的兼容性擴(kuò)展，需要所述半導(dǎo)體存儲(chǔ)器設(shè)備在I/O環(huán)境中轉(zhuǎn)變?yōu)榇蠭/O接口。此外，用于音頻和視頻的設(shè)備裝置被嵌入到例如高清晰度電視(HDTV)和液晶顯示器(LCD)TV的顯示設(shè)備中。因?yàn)檫@些家用電器設(shè)備需要獨(dú)立的數(shù)據(jù)處理，因此需要使用多個(gè)端口的具有串行I/O接口的多端口存儲(chǔ)器設(shè)備。
具有串行I/O接口的傳統(tǒng)多端口存儲(chǔ)器設(shè)備包括用于處理串行I/O信號(hào)的處理器，和用于執(zhí)行并行低速操作的DRAM核。所述處理器和所述DRAM核被實(shí)現(xiàn)在同一晶片上，即，單一芯片。
圖1是包括串行I/O接口的傳統(tǒng)半導(dǎo)體存儲(chǔ)器設(shè)備的框圖。
如圖所示，所述半導(dǎo)體存儲(chǔ)器設(shè)備包括兩個(gè)端口PORT0和PORT1，以及四個(gè)存儲(chǔ)庫BANK0到BANK3。每個(gè)端口連接到多個(gè)串行I/O襯墊(pads)，如，TX0+、TX0-、RX0+和RX0-。半導(dǎo)體存儲(chǔ)器設(shè)備的每個(gè)端口PORT0和PORT1以及每個(gè)存儲(chǔ)庫BANK0到BANK3通過全局?jǐn)?shù)據(jù)總線進(jìn)行連接。所述全局?jǐn)?shù)據(jù)總線包括接收總線PRX0<0:3>和PRX1<0:3>，以及發(fā)送總線PTX0<0:3>和PTX1<0:3>。所述接收總線PRX0<0:3>和PRX1<0:3>將來自相應(yīng)端口的數(shù)據(jù)信號(hào)發(fā)送到相應(yīng)存儲(chǔ)庫。所述發(fā)送總線PTX0<0:3>和PTX1<0:3>將來自相應(yīng)存儲(chǔ)庫的數(shù)據(jù)信號(hào)發(fā)送到相應(yīng)端口。所述接收總線，如，PRX0<0:3>，能夠?qū)碜韵鄳?yīng)端口，如，PORT0的并行數(shù)據(jù)信號(hào)輸出發(fā)送到每個(gè)存儲(chǔ)庫BANK0到BANK3。所述發(fā)送總線，如，PTX0<0:3>，將來自每個(gè)存儲(chǔ)庫BANK0到BANK3的并行數(shù)據(jù)信號(hào)輸出發(fā)送到相應(yīng)的端口，如，PORT0。
來自于所述端口，如，PORT0，的所述數(shù)據(jù)信號(hào)輸出包括指定存儲(chǔ)庫BANK0到BANK3和第二端口PORT0和PORT1的目的地的信息。因此，指示所述信號(hào)對(duì)哪個(gè)端口進(jìn)行存取以及哪個(gè)存儲(chǔ)庫通過所述端口進(jìn)行存取的信號(hào)被輸入到第一到第四存儲(chǔ)庫BANK0到BANK3。相應(yīng)地，通過所述全局I/O數(shù)據(jù)總線，所述端口信息可選地傳送到所述存儲(chǔ)庫，并且所述存儲(chǔ)庫信息傳送到第一和第二端口PORT0和PORT1。
所述端口PORT0和PORT1分別包含串行化/解串行化(SERDES)裝置。包含在SERDES裝置中的解串行化裝置把從串行接收I/O襯墊RX+和RX-中串行輸入的數(shù)據(jù)信號(hào)轉(zhuǎn)換為并行格式，并且將所述數(shù)據(jù)信號(hào)以并行的方式通過接收總線PRX0<0:3>和PRX1<0:3>發(fā)送到相應(yīng)存儲(chǔ)庫的核區(qū)域。包含在SERDES裝置中的串行化裝置把從所述核區(qū)域中輸入的數(shù)據(jù)信號(hào)轉(zhuǎn)換為串行格式。
圖2是圖1中所示端口的框圖。
如圖所示，所述端口，如，PROT0，通過串行I/O襯墊，如，TX0+、TX0-、RX0+和RX0-，利用串行I/O接口與外部設(shè)備進(jìn)行通信。從所述串行接收I/O襯墊RX+和RX-輸入并且輸出到所述串行發(fā)送I/O襯墊TX+，TX-的數(shù)據(jù)信號(hào)是高速的串行信號(hào)。通常地，所述高速信號(hào)包括用于平滑數(shù)據(jù)識(shí)別的微分信號(hào)。所述微分信號(hào)通過利用“+”和“-”指示所述串行I/O襯墊TX0+、TX0-、RX0+和RX0-來進(jìn)行區(qū)分。
所述端口，如，PORT0，包括驅(qū)動(dòng)器21，串行化裝置22，輸入鎖存器23，時(shí)鐘產(chǎn)生器24，采樣器25，解串行化裝置26和輸出單元27。
所述驅(qū)動(dòng)器21以微分的類型通過串行發(fā)送I/O襯墊TX0+和TX0-把由串行化裝置22串行化的數(shù)據(jù)信號(hào)輸出到外部設(shè)備。所述串行化裝置22與內(nèi)部時(shí)鐘同步地串行化以并行方式從輸入鎖存器23輸入的數(shù)據(jù)信號(hào)，并且以串行格式將所述數(shù)據(jù)信號(hào)輸出到驅(qū)動(dòng)器21。所述輸入鎖存器23與內(nèi)部時(shí)鐘同步地鎖存通過發(fā)送總線PTX0<0:3>從存儲(chǔ)庫中輸出的數(shù)據(jù)信號(hào)，并且將所述鎖存的信號(hào)發(fā)送到串行化裝置22。所述采樣器25與內(nèi)部時(shí)鐘同步地對(duì)通過串行接收I/O襯墊RX0+和RX0-從外部設(shè)備輸入的數(shù)據(jù)信號(hào)進(jìn)行采樣，并且將所述采樣的信號(hào)發(fā)送到解串行化裝置26。所述解串行化裝置26與內(nèi)部時(shí)鐘同步地并行化從所述采樣器25中輸入的外部信號(hào)，并且將所述并行數(shù)據(jù)信號(hào)輸出到輸出單元27。所述輸出單元27通過接收總線PRX0<0:3>將來自解串行化裝置26的數(shù)據(jù)信號(hào)發(fā)送到存儲(chǔ)庫。時(shí)鐘產(chǎn)生器24從外部設(shè)備接收參考時(shí)鐘RCLK以產(chǎn)生內(nèi)部時(shí)鐘。在一些情況中，所述內(nèi)部時(shí)鐘具有與所述參考時(shí)鐘RCLK相同的周期和相位。在另外的情況中，所述內(nèi)部時(shí)鐘通過修改所述參考時(shí)鐘RCLK的周期或相位而產(chǎn)生。進(jìn)一步地，所述時(shí)鐘產(chǎn)生器24可以產(chǎn)生單一的內(nèi)部時(shí)鐘，或產(chǎn)生具有多種周期和相位的多個(gè)內(nèi)部時(shí)鐘。
包括在圖1所示的半導(dǎo)體存儲(chǔ)器設(shè)備中的另一端口PORT1和圖2所示的端口PORT0具有相同的結(jié)構(gòu)。
所述端口，如PORT0，的操作將在下面進(jìn)行詳細(xì)描述。
首先，將描述解串行化數(shù)據(jù)信號(hào)和通過接收總線PRX0<0:3>發(fā)送并行數(shù)據(jù)信號(hào)的過程。來自外部設(shè)備的數(shù)據(jù)信號(hào)以幀的格式通過接收襯墊RX0+和RX0-高速輸入。
所述外部信號(hào)與時(shí)鐘產(chǎn)生器24所輸出的內(nèi)部時(shí)鐘同步地通過采樣器25進(jìn)行采樣。所述采樣器25將所述被采樣的數(shù)據(jù)信號(hào)發(fā)送到解串行化裝置26。所述解串行化裝置26與內(nèi)部時(shí)鐘同步地解串行化從采樣器25中輸入的數(shù)據(jù)信號(hào)，并且將所述被解串行化的數(shù)據(jù)信號(hào)作為并行數(shù)據(jù)信號(hào)輸出到輸出單元27。所述輸出單元27通過接收總線PRX0<0:3>將所述并行數(shù)據(jù)信號(hào)發(fā)送到存儲(chǔ)庫。
接著，將描述對(duì)通過發(fā)送總線PTX0<0:3>輸出的并行數(shù)據(jù)信號(hào)進(jìn)行串行化和通過串行發(fā)送I/O襯墊TX0+和TX0-將所述串行數(shù)據(jù)信號(hào)發(fā)送到外部設(shè)備的過程。
所述并行數(shù)據(jù)信號(hào)通過發(fā)送總線PTX0<0:3>發(fā)送到輸入鎖存器23。所述輸入鎖存器23與內(nèi)部時(shí)鐘同步地鎖存所述數(shù)據(jù)信號(hào)，并且將所述被鎖存的信號(hào)發(fā)送到串行化裝置22。所述串行化裝置22與內(nèi)部時(shí)鐘同步地串行化從輸入鎖存器23發(fā)送的數(shù)據(jù)信號(hào)，并將所述被串行化的數(shù)據(jù)信號(hào)發(fā)送到驅(qū)動(dòng)器21。所述驅(qū)動(dòng)器21通過串行發(fā)送I/O襯墊TX0+和TX0-將所述被串行化的數(shù)據(jù)信號(hào)輸出到外部設(shè)備。
如上面所描述的，傳統(tǒng)的半導(dǎo)體存儲(chǔ)器設(shè)備包括在高速串行I/O接口中與外部設(shè)備執(zhí)行數(shù)據(jù)通信并且將所述數(shù)據(jù)信號(hào)轉(zhuǎn)換為串行/并行格式的端口。這樣的端口對(duì)于所述半導(dǎo)體存儲(chǔ)器設(shè)備與外部設(shè)備之間并發(fā)地執(zhí)行多個(gè)功能是必須的。相應(yīng)地，對(duì)于半導(dǎo)體存儲(chǔ)器設(shè)備和包括半導(dǎo)體存儲(chǔ)器設(shè)備的系統(tǒng)的可靠操作來說，檢測(cè)所述端口的執(zhí)行錯(cuò)誤是很重要的。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例旨在說明用于通過多個(gè)端口可靠地執(zhí)行與外部設(shè)備之間的數(shù)據(jù)通信的半導(dǎo)體存儲(chǔ)器設(shè)備。
根據(jù)本發(fā)明的一個(gè)方面，提供了一種半導(dǎo)體存儲(chǔ)器設(shè)備包括多個(gè)端口，多個(gè)存儲(chǔ)庫，全局?jǐn)?shù)據(jù)總線，測(cè)試模式確定器，測(cè)試輸入/輸出(I/O)控制器；以及多個(gè)選擇器。所述端口和外部設(shè)備執(zhí)行串行I/O數(shù)據(jù)通信。所述存儲(chǔ)庫和所述端口執(zhí)行并行I/O數(shù)據(jù)通信。所述全局?jǐn)?shù)據(jù)總線在所述存儲(chǔ)庫和所述端口之間傳輸信號(hào)。所述測(cè)試模式確定器通過產(chǎn)生響應(yīng)于測(cè)試模式控制信號(hào)的測(cè)試模式使能信號(hào)來確定所述半導(dǎo)體存儲(chǔ)器設(shè)備的操作模式。所述測(cè)試I/O控制器在端口測(cè)試模式期間響應(yīng)于所述測(cè)試模式使能信號(hào)利用所述端口傳輸和接收測(cè)試信號(hào)。每個(gè)所述選擇器從相應(yīng)端口以串行方式接收所述測(cè)試信號(hào)的輸出，并將所述測(cè)試信號(hào)反饋到相應(yīng)端口。所述操作模式包括用于測(cè)試所述端口操作的端口測(cè)試模式和用于在外部設(shè)備和所述存儲(chǔ)庫之間的數(shù)據(jù)通信的正常操作模式。
根據(jù)本發(fā)明的另一方面，提供一種半導(dǎo)體存儲(chǔ)器包括多個(gè)第一襯墊，多個(gè)第二襯墊，多個(gè)端口，多個(gè)存儲(chǔ)庫，第一和第二數(shù)據(jù)總線，測(cè)試模式確定器，測(cè)試I/O控制器，以及多個(gè)選擇器。所述第一襯墊提供串行I/O數(shù)據(jù)通信。所述第二襯墊提供并行I/O數(shù)據(jù)通信。所述端口執(zhí)行與外部設(shè)備的串行I/O數(shù)據(jù)通信。所述存儲(chǔ)庫執(zhí)行與所述端口的并行I/O數(shù)據(jù)通信。所述第一數(shù)據(jù)總線將來自所述端口的第一信號(hào)發(fā)送到所述存儲(chǔ)庫。所述第二數(shù)據(jù)總線將來自所述存儲(chǔ)庫的第二信號(hào)發(fā)送到所述端口。所述測(cè)試模式確定器響應(yīng)于測(cè)試模式控制信號(hào)產(chǎn)生測(cè)試模式使能信號(hào)和端口選擇信號(hào)。所述測(cè)試I/O控制器在端口測(cè)試模式期間響應(yīng)于所述測(cè)試模式使能信號(hào)利用所述端口傳輸和接收測(cè)試信號(hào)。每個(gè)選擇器以串行的方式接收相應(yīng)端口輸出的測(cè)試信號(hào)，并且響應(yīng)于所述端口選擇信號(hào)將所述測(cè)試信號(hào)反饋到相應(yīng)端口。


本發(fā)明的上述和其它目標(biāo)和特征將從下面聯(lián)系附圖的最佳實(shí)施例的描述中變得明顯，其中圖1是包括串行I/O接口的傳統(tǒng)半導(dǎo)體存儲(chǔ)器設(shè)備的框圖；圖2是圖1所示端口的框圖；圖3是根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備的框圖；圖4是根據(jù)本發(fā)明實(shí)施例的圖3所示的并行測(cè)試I/O控制器的框圖；圖5是圖3所示的第一選擇器的示意電路圖；圖6是圖3所示的第二選擇器的示意電路圖；圖7是圖3所示的存儲(chǔ)庫輸出驅(qū)動(dòng)器的示意電路圖；圖8是用于解釋在端口測(cè)試模式期間半導(dǎo)體存儲(chǔ)器設(shè)備操作的示意電路圖；圖9是根據(jù)本發(fā)明另一實(shí)施例的圖3所示的并行測(cè)試I/O控制器的框圖；圖10是圖9所示的選擇器的示意電路圖；圖11是根據(jù)本發(fā)明再一實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備的框圖；圖12是圖11所示的端口的框圖；以及圖13是本發(fā)明的連接到全局?jǐn)?shù)據(jù)線的鎖存器的示意電路圖。
具體實(shí)施例方式
此后，將參考附圖詳細(xì)描述根據(jù)本發(fā)明的延遲鎖定環(huán)(DLL)。
圖3是根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備的框圖。
如圖所示，所述半導(dǎo)體存儲(chǔ)器設(shè)備包括兩個(gè)端口PORT0和PORT1，四個(gè)存儲(chǔ)庫BANK0到BANK3，多個(gè)串行輸入/輸出(I/O)襯墊TX0+、TX0-、RX0+、RX0-、TX1+、TX1-、RX1+和RX1-，多個(gè)并行I/O襯墊IN<0:3>，T<0:1>和OUT<0:3>。所述半導(dǎo)體存儲(chǔ)器設(shè)備還包括測(cè)試模式確定器31和并行測(cè)試I/O控制器32。
所述串行I/O襯墊TX0+、TX0-、RX0+、RX0-、TX1+、TX1-、RX1+和RX1-用于外部設(shè)備與端口PORT0和PORT1之間的高速通信。所述串行I/O襯墊包括串行發(fā)送I/O襯墊TX0+、TX0-、TX1+和TX1-，用于把從端口PORT0和PORT1輸出的串行輸出數(shù)據(jù)信號(hào)高速地傳送到外部設(shè)備，并且包括串行接收I/O襯墊RX0+、RX0-、RX1+和RX1-，用于把來自外部設(shè)備的串行輸入數(shù)據(jù)信號(hào)高速地傳送到端口PORT0和PORT1。
所述并行I/O襯墊包括測(cè)試接收襯墊IN<0:3>，測(cè)試發(fā)送襯墊OUT<0:3>，和測(cè)試控制襯墊T<0:1>。所述測(cè)試接收襯墊IN<0:3>將來自外部測(cè)試裝置的并行測(cè)試輸入信號(hào)傳送到并行測(cè)試I/O控制器32。所述測(cè)試發(fā)送襯墊OUT<0:3>將來自并行測(cè)試I/O控制器32的并行測(cè)試輸出信號(hào)發(fā)送到外部測(cè)試裝置。所述測(cè)試控制襯墊T<0:1>將來自外部測(cè)試裝置的并行測(cè)試控制信號(hào)發(fā)送到測(cè)試模式確定器31。所述測(cè)試接收襯墊IN<0:3>和測(cè)試發(fā)送襯墊OUT<0:3>的數(shù)目可以變化。在圖3所示的情況中，通過測(cè)試接收襯墊IN<0:3>和測(cè)試發(fā)送襯墊OUT<0:3>傳送4位數(shù)據(jù)。所述測(cè)試控制襯墊T<0:1>可以用串行I/O襯墊代替。所述測(cè)試控制信號(hào)可以直接輸入到并行測(cè)試I/O控制器32，并且，在這種情況下，測(cè)試控制襯墊T<0:1>可以被移除。
測(cè)試模式確定器31響應(yīng)于測(cè)試控制信號(hào)從正常操作模式和端口測(cè)試模式中確定半導(dǎo)體存儲(chǔ)器設(shè)備的操作模式。測(cè)試模式確定器31解碼所述測(cè)試控制信號(hào)并且產(chǎn)生測(cè)試模式使能信號(hào)TMEN。此外，測(cè)試模式確定器31產(chǎn)生端口選擇信號(hào)TMEN_P0和TMEN_P1，用于從將被測(cè)試的端口PORT0和PORT1中選出目標(biāo)端口。所述測(cè)試模式使能信號(hào)TMEN在測(cè)試模式期間作為邏輯高電平被激活。在一些實(shí)施例中，所述測(cè)試模式使能信號(hào)TMEN可以通過邏輯組合所述端口選擇信號(hào)TMEN_P0和TMEN_P1而產(chǎn)生。
由測(cè)試模式使能信號(hào)TMEN激活的并行測(cè)試I/O控制器32把通過測(cè)試接收襯墊IN<0:3>輸入的測(cè)試輸入信號(hào)發(fā)送到發(fā)送總線PTX0<0:3>或PTX1<0:3>，并且通過測(cè)試發(fā)送襯墊OUT<0:3>輸出來自接收總線PRX0<0:3>或PRX1<0:3>的測(cè)試輸出信號(hào)。所述測(cè)試輸出信號(hào)響應(yīng)于所述相應(yīng)測(cè)試輸入信號(hào)由相應(yīng)存儲(chǔ)庫產(chǎn)生。所述發(fā)送總線PTX0<0:3>和PTX1<0:3>以及接收總線PRX0<0:3>或PRX1<0:3>是端口PORT0和PORT1與存儲(chǔ)庫BANK0到BANK3之間相互連接的全局總線。
圖4是根據(jù)本發(fā)明實(shí)施例的圖3所示的并行測(cè)試I/O控制器32A的框圖。
如圖所示，測(cè)試并行I/O控制器32A包括測(cè)試輸入信號(hào)發(fā)送器321A和測(cè)試輸出信號(hào)發(fā)送器322A。測(cè)試輸入信號(hào)發(fā)送器321A把通過測(cè)試接收襯墊IN<0:3>輸入的測(cè)試輸入信號(hào)發(fā)送到發(fā)送總線，如，PTX0<0:3>。測(cè)試輸出信號(hào)發(fā)送器322A把來自接收總線，如，PRX0<0:3>的測(cè)試輸出信號(hào)發(fā)送到測(cè)試發(fā)送襯墊OUT<0:3>。測(cè)試輸入信號(hào)發(fā)送器321A包括接收器3211A、對(duì)準(zhǔn)器(aligner)3212A、和驅(qū)動(dòng)器3213A。接收器3211A通過測(cè)試接收襯墊IN<0:3>接收從外部測(cè)試裝置輸入的測(cè)試輸入信號(hào)。對(duì)準(zhǔn)器(aligner)3212A與內(nèi)部時(shí)鐘ICLK同步地對(duì)準(zhǔn)來自接收器3211A的測(cè)試輸入信號(hào)。所述內(nèi)部時(shí)鐘ICLK由圖2所示的時(shí)鐘產(chǎn)生器24產(chǎn)生。所示時(shí)鐘產(chǎn)生器可以通過鎖相環(huán)(PLL)和延遲鎖定環(huán)(DLL)來實(shí)現(xiàn)。驅(qū)動(dòng)器3213A把由對(duì)準(zhǔn)器3212A對(duì)準(zhǔn)的測(cè)試輸入信號(hào)輸出到發(fā)送總線，如，PTX0<0:3>。測(cè)試輸出信號(hào)發(fā)送器322A包括接收器3221A、對(duì)準(zhǔn)器3222A和驅(qū)動(dòng)器3223A。接收器3221A通過接收總線，如，RX0<0:3>接收由端口，如，PORT0輸出的測(cè)試輸出數(shù)據(jù)。對(duì)準(zhǔn)器3222A與內(nèi)部時(shí)鐘ICLK同步地對(duì)準(zhǔn)所述測(cè)試輸出信號(hào)。驅(qū)動(dòng)器3223A把由對(duì)準(zhǔn)器3222A對(duì)準(zhǔn)的測(cè)試輸出信號(hào)輸出到測(cè)試發(fā)送襯墊OUT<0:3>。
在正常操作模式期間，端口，如PORT0，解串行化所述串行輸入數(shù)據(jù)信號(hào)，并且將被解串行化的輸入數(shù)據(jù)信號(hào)發(fā)送到接收總線，如，PRX<0:3>。此外，端口，如，PORT0，串行化通過發(fā)送總線，如，PTX0<0:3>輸入的數(shù)據(jù)信號(hào)，并且通過串行發(fā)送I/O襯墊TX0+和TX0-輸出作為串行輸出信號(hào)。在端口測(cè)試模式期間，端口，如，PORT0，串行化通過發(fā)送總線，如，PTX0<0:3>輸入的測(cè)試輸入信號(hào)，并且輸出到發(fā)送襯墊TX0+和TX0-。進(jìn)一步地，端口，如，PORT0，串行化由選擇器，如，第一選擇器33所選擇的測(cè)試發(fā)送信號(hào)TXP0和TXN0，并且輸出到接收總線，如，PRX<0:3>。
第一選擇器33響應(yīng)于測(cè)試模式使能信號(hào)TMEN來選擇一個(gè)所述串行輸入數(shù)據(jù)信號(hào)和所述測(cè)試發(fā)送信號(hào)TXP0和TXN0，并且輸出作為接收信號(hào)RXP0和RXN0。
圖5是圖3中所示的第一選擇器33的示意電路圖。
如圖所示，第一選擇器33A包括兩個(gè)反相器INV1和INV2以及四個(gè)傳輸門TG1，TG2，TG3和TG4。在端口測(cè)試模式期間，測(cè)試模式使能信號(hào)TMEN作為邏輯高電平被激活。第二和第四傳輸門TG2和TG4接通。相應(yīng)地，測(cè)試發(fā)送信號(hào)TXP0和TXN0被反饋到端口PORT0作為接收信號(hào)RXP0和RXN0。在正常操作模式期間，測(cè)試模式使能信號(hào)TMEN作為邏輯低電平被無效，并且，由此使第一和第三傳輸門TG1和TG3被接通。相應(yīng)地，所述串行輸入數(shù)據(jù)信號(hào)被反饋到端口PORT0作為接收信號(hào)RXP0和RXN0。
圖6是圖3中所示的第二選擇器34的示意電路圖。
如圖所示，配置在串行接收襯墊RX1+和RX1-與端口PORT1之間的第二選擇器34與圖5中所示的第一選擇器33A具有相似的結(jié)構(gòu)。即，第二選擇器34在端口測(cè)試模式期間將測(cè)試發(fā)送信號(hào)TXP1和TXN1發(fā)送到所述端口，并且在正常操作模式期間發(fā)送通過串行接收I/O襯墊RX1+和RX1-輸入的串行輸入數(shù)據(jù)信號(hào)。
同時(shí)，每個(gè)存儲(chǔ)庫BANK0到BANK3各自包括存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0和DRVP1。所述存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0和DRVP1被控制為在端口測(cè)試模式期間不把來自相應(yīng)存儲(chǔ)庫的數(shù)據(jù)發(fā)送到發(fā)送總線，如，PTX0<0:3>。
圖7是如圖3中所示的存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0的示意電路圖。
如圖所示，所述存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0包括四個(gè)反相器INV5到INV8、NOR門NOR、NAND門NAND、PMOS晶體管MP、和NMOS晶體管MN。在端口測(cè)試模式期間，所述存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0被阻止響應(yīng)于邏輯高電平的測(cè)試模式使能信號(hào)TMEN把來自相應(yīng)存儲(chǔ)庫的數(shù)據(jù)DOUT發(fā)送到發(fā)送總線PTX0<0:3>。同時(shí)，存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0在正常操作模式期間響應(yīng)于邏輯低電平的測(cè)試模式使能信號(hào)TMEN把所述數(shù)據(jù)DOUT發(fā)送到發(fā)送總線PTX0<0:3>。圖7所示的存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0被包括在半導(dǎo)體存儲(chǔ)器設(shè)備中的每個(gè)存儲(chǔ)庫中。包括在存儲(chǔ)庫BANK0到BANK3中的另一存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP1和存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0具有相似的結(jié)構(gòu)。
圖8是用于解釋在端口測(cè)試模式期間半導(dǎo)體存儲(chǔ)器設(shè)備操作的示意電路圖。
在圖8所示的情況中，半導(dǎo)體存儲(chǔ)器設(shè)備測(cè)試所述端口PORT0的操作。測(cè)試模式確定器31產(chǎn)生測(cè)試模式使能信號(hào)TMEN以基于通過測(cè)試控制襯墊T<0:1>輸入的測(cè)試模式控制信號(hào)來確定半導(dǎo)體存儲(chǔ)器設(shè)備的操作模式。所述測(cè)試模式使能信號(hào)TMEN具有用于端口測(cè)試模式的邏輯高電平和用于正常操作模式的邏輯低電平。
在正常操作模式中，并行測(cè)試I/O控制器32響應(yīng)于邏輯低電平的測(cè)試模式使能信號(hào)TMEN而被禁止。通過測(cè)試接收襯墊IN<0:3>輸入的并行測(cè)試輸入信號(hào)不被發(fā)送到發(fā)送總線PTX0<0:3>。第一選擇器33響應(yīng)于邏輯低電平的測(cè)試模式使能信號(hào)TMEN選擇通過串行接收I/O襯墊RX0+和RX0-輸入的串行輸入數(shù)據(jù)信號(hào)，并作為接收信號(hào)RXP0和RXN0發(fā)送到端口PORT0。端口PORT0采樣所述串行輸入數(shù)據(jù)信號(hào)，解串行化所述被采樣的輸入數(shù)據(jù)信號(hào)，并且將所述被解串行化的輸入數(shù)據(jù)信號(hào)發(fā)送到接收總線PRX0<0:3>。由于并行測(cè)試I/O控制器32被禁止，裝載在接收總線PRX0<0:3>上的輸入數(shù)據(jù)信號(hào)不被發(fā)送到測(cè)試發(fā)送襯墊OUT<0:3>，而是僅被發(fā)送到相應(yīng)的存儲(chǔ)庫輸入驅(qū)動(dòng)器RCVP0。所述被并行發(fā)送到存儲(chǔ)庫輸入驅(qū)動(dòng)器RCVP0的輸入數(shù)據(jù)信號(hào)被發(fā)送到半導(dǎo)體存儲(chǔ)器設(shè)備的核區(qū)域(core area)中的存儲(chǔ)器單元陣列。
同時(shí)，從端口，如，PORT0中輸出的所述輸入數(shù)據(jù)信號(hào)能夠通過接收總線，如，PRX0<0:3>，被發(fā)送到任意存儲(chǔ)庫BANK0到BANK3。因此，需要指定所述輸入數(shù)據(jù)信號(hào)的目標(biāo)存儲(chǔ)庫。為了這個(gè)目標(biāo)(to this end)，所述輸入數(shù)據(jù)信號(hào)包括附加的位，如，存儲(chǔ)庫數(shù)據(jù)位，用于指定相應(yīng)的目標(biāo)存儲(chǔ)庫。雖然沒有在附圖中描述，每個(gè)端口PORT0和PORT1包括用于解碼所述存儲(chǔ)庫數(shù)據(jù)位的附加電路，并且每個(gè)存儲(chǔ)庫BANK0到BANK3包括用于確定所述輸入信號(hào)數(shù)據(jù)對(duì)于相應(yīng)存儲(chǔ)庫是否是合法的存儲(chǔ)庫控制器。
返回到圖8，存儲(chǔ)在相應(yīng)存儲(chǔ)庫的存儲(chǔ)器單元陣列中的數(shù)據(jù)信號(hào)通過存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0被裝載到發(fā)送總線PTX0<0:3>。所述被裝載到發(fā)送總線PTX0<0:3>上的數(shù)據(jù)信號(hào)被發(fā)送到端口PORT0。端口PORT0串行化所述數(shù)據(jù)信號(hào)，并通過串行發(fā)送I/O襯墊TX0+和TX0-把所述串行數(shù)據(jù)信號(hào)輸出到外部設(shè)備。
在端口測(cè)試模式期間，測(cè)試模式確定器31響應(yīng)于測(cè)試模式控制信號(hào)輸出邏輯高電平的測(cè)試模式使能信號(hào)TMEN。并行測(cè)試I/O控制器32把通過測(cè)試接收襯墊IN<0:3>輸入的測(cè)試輸入信號(hào)以并行的方式發(fā)送到發(fā)送總線PTX0<0:3>。輸出驅(qū)動(dòng)器DRV0響應(yīng)于所述測(cè)試模式使能信號(hào)變?yōu)楦咦杩範(fàn)顟B(tài)。因此，來自存儲(chǔ)庫的單元區(qū)域的信號(hào)不被發(fā)送到發(fā)送總線PRX0<0:3>。
端口PORT0通過發(fā)送總線PTX0<0:3>接收并串行化所述測(cè)試輸入信號(hào)，并且通過串行發(fā)送I/O襯墊TX0+和TX0-輸出所述被串行化了的測(cè)試輸入信號(hào)。從端口PORT0輸出的所述被串行化了的測(cè)試輸入信號(hào)還被發(fā)送到第一選擇器33作為測(cè)試發(fā)送信號(hào)TXP0和TXN0。第一選擇器33響應(yīng)于邏輯高電平的測(cè)試模式使能信號(hào)TMEN選擇所述測(cè)試發(fā)送信號(hào)TXP0和TXN0，并且作為接收信號(hào)RXP0和RXN0輸出。端口PORT0解串行化所述接收信號(hào)RXP0和RXN0，并且發(fā)送到接收總線PRX0<0:3>。裝載在接收總線PRX0<0:3>上的接收信號(hào)RXP0和RXN0被輸入到并行測(cè)試I/O控制器32。并行測(cè)試I/O控制器32通過測(cè)試發(fā)送襯墊OUT<0:3>把接收信號(hào)RXP0和RXN0作為測(cè)試輸出信號(hào)輸出到外部測(cè)試裝置。接收測(cè)試輸出信號(hào)的所述外部測(cè)試裝置確定端口PORT0是否操作正確。
圖9是根據(jù)本發(fā)明另一實(shí)施例的圖3中所示的并行測(cè)試I/O控制器32B的框圖。
如圖所示，并行測(cè)試I/O控制器32B包括測(cè)試輸入信號(hào)發(fā)送器321B和測(cè)試輸出信號(hào)發(fā)送器322B。測(cè)試輸入信號(hào)發(fā)送器321B把通過測(cè)試接收襯墊IN<0:3>輸入的測(cè)試輸入信號(hào)發(fā)送到發(fā)送總線PTX0<0:3>和PTX1<0:3>。測(cè)試輸出信號(hào)發(fā)送器322B把來自接收總線PRX0<0:3>和PRX1<0:3>的測(cè)試輸出信號(hào)發(fā)送到測(cè)試發(fā)送襯墊OUT<0:3>。
測(cè)試輸入信號(hào)發(fā)送器321B包括接收器3211B、對(duì)準(zhǔn)器3212B、以及第一和第二驅(qū)動(dòng)器3213B和3214B。接收器3211B和對(duì)準(zhǔn)器3212B與圖4所示的接收器3211A和對(duì)準(zhǔn)器3212A相似。包含在測(cè)試輸入信號(hào)發(fā)送器321B中的驅(qū)動(dòng)器的數(shù)目相應(yīng)于包含在半導(dǎo)體存儲(chǔ)器設(shè)備中的端口的數(shù)目。圖3所示的半導(dǎo)體存儲(chǔ)器設(shè)備包括兩個(gè)端口PORT0和PORT1。相應(yīng)地，兩個(gè)驅(qū)動(dòng)器3213B和3214B包含在測(cè)試輸入信號(hào)發(fā)送器321B中。第一和第二驅(qū)動(dòng)器3213B和3214B分別由端口選擇信號(hào)TMEN_P0和TMEN_P1控制。端口選擇信號(hào)TMEN_P0和TMEN_P1基于通過測(cè)試控制襯墊T<0:1>輸入到測(cè)試模式確定器31的測(cè)試模式控制信號(hào)而被產(chǎn)生。在另一實(shí)施例中，端口選擇信號(hào)TMEN_P0和TMEN_P1可以利用從外部測(cè)試裝置輸入的測(cè)試信號(hào)而被產(chǎn)生。
測(cè)試輸出信號(hào)發(fā)送器322B包括驅(qū)動(dòng)器3221B、對(duì)準(zhǔn)器3222B和接收器3223B。測(cè)試輸出信號(hào)發(fā)送器322B還包括選擇器3224B。驅(qū)動(dòng)器3221B、對(duì)準(zhǔn)器3222B和接收器3223B與圖4中所示的相似。選擇器3224B響應(yīng)于端口選擇信號(hào)TMEN_P0和TMEN_P1來選擇通過接收總線PRX0<0:3>和PRX1<0:3>輸入的一個(gè)信號(hào)。例如，當(dāng)?shù)谝欢丝谶x擇信號(hào)TMEN_P0是邏輯低電平時(shí)，選擇器3224B選擇通過第一接收總線PRX0<0:3>輸入的信號(hào)。
圖10是圖9中所示的選擇器3224B的示意電路圖。
如圖所示，選擇器3224B包括兩個(gè)傳輸門TG9和TG10。第九傳輸門TG9向應(yīng)于邏輯低電平的第一端口選擇信號(hào)TMEN_P0而傳輸通過第一接收總線PRX0<0:3>輸入的信號(hào)。第十傳輸門TG10響應(yīng)于邏輯電平的第二端口選擇信號(hào)TMEN_P1而傳輸通過第二接收總線PRX1<0:3>輸入的信號(hào)。
圖11是根據(jù)本發(fā)明再一實(shí)施例的半導(dǎo)體存儲(chǔ)器設(shè)備的框圖。
相比于圖3中所示的半導(dǎo)體存儲(chǔ)器設(shè)備，圖11中所示的半導(dǎo)體存儲(chǔ)器設(shè)備通常使用串行I/O襯墊，如TX0+、TX0-、RX0+、和RX0-，來用于正常操作模式和端口測(cè)試模式。也就是說，在端口測(cè)試模式期間半導(dǎo)體存儲(chǔ)器設(shè)備使用串行發(fā)送I/O襯墊，如，TX0+和TX0-，來代替測(cè)試發(fā)送襯墊OUT<0:3>，以及使用串行接收I/O襯墊，如，RX0+和RX0-，來代替測(cè)試接收襯墊IN<0:3>。相應(yīng)地，在下面的描述中包含在半導(dǎo)體存儲(chǔ)器設(shè)備中的I/O襯墊的數(shù)目將被減少，并且端口，如，PORT0，的內(nèi)部電路將被改變。圖11中所示的其它成分例如測(cè)試模式確定器122、并行測(cè)試I/O控制器123、全局總線，如PTX0<0:n>、以及多個(gè)選擇器與圖3中所示的相似。
圖12是圖11中所示的端口PORT0的框圖。
端口，如，PORT0，在正常操作模式期間把傳輸信號(hào)輸出到串行發(fā)送I/O襯墊，如，TX0+和TX0-，并且在端口測(cè)試模式期間把測(cè)試發(fā)送信號(hào)TXP0和TXN0輸出到選擇器121。如圖12所示，端口PORT0除了包含圖2中所示的各個(gè)塊之外還包括測(cè)試輸出驅(qū)動(dòng)器138。也就是說，驅(qū)動(dòng)器131、串行化裝置132、輸入鎖存器133、時(shí)鐘產(chǎn)生器134、采樣器135、解串行化裝置136和輸出單元137與圖2中所示的那些部件相似。測(cè)試輸出驅(qū)動(dòng)器138響應(yīng)于邏輯高電平的測(cè)試模式使能信號(hào)TMEN在端口測(cè)試模式期間把來自串行化裝置132的測(cè)試發(fā)送信號(hào)TXP0和TXN0發(fā)送到選擇器121。同時(shí)，驅(qū)動(dòng)器131響應(yīng)于反相的測(cè)試模式使能信號(hào)TMENb而發(fā)送所述發(fā)送信號(hào)。所述反相的測(cè)試模式使能信號(hào)TMENb具有和測(cè)試模式使能信號(hào)TMEN相反的相位。在端口測(cè)試模式期間，驅(qū)動(dòng)器131響應(yīng)于邏輯低電平的反相測(cè)試模式使能信號(hào)變?yōu)楦咦杩範(fàn)顟B(tài)，并且不把發(fā)送信號(hào)發(fā)送到發(fā)送I/O襯墊TX0+和TX0-。圖11中所示的每個(gè)端口具有和圖12中所示的相似的結(jié)構(gòu)。
圖11中所示的半導(dǎo)體存儲(chǔ)器設(shè)備的操作將在下面進(jìn)行描述。測(cè)試模式控制信號(hào)通過測(cè)試控制襯墊T<0:3>被輸入。測(cè)試模式確定器122響應(yīng)于測(cè)試模式控制信號(hào)通過產(chǎn)生測(cè)試模式使能信號(hào)TMEN來確定半導(dǎo)體存儲(chǔ)器設(shè)備的操作模式。所述測(cè)試模式控制信號(hào)具有用于端口測(cè)試模式的邏輯高電平和用于正常操作模式的邏輯低電平。
在正常操作模式期間，并行測(cè)試I/O控制器123被邏輯低電平的測(cè)試模式使能信號(hào)TMEN禁止。相應(yīng)地，通過串行接收I/O襯墊，如RX0+和RX0-，輸入的外部信號(hào)不被發(fā)送到接收總線，如PRX0<0:n>。所述外部信號(hào)被輸入到選擇器，如選擇器121。接收外部信號(hào)和串行測(cè)試信號(hào)TXP0和TXN0的所述選擇器121響應(yīng)于邏輯低電平的第一端口選擇信號(hào)TMEN_P0選擇外部信號(hào)，并且將所述外部信號(hào)作為接收信號(hào)RXP0和RXN0發(fā)送到第一端口PORT0。所述第一端口PORT0采樣并解串行化所述接收信號(hào)RXP0和RXN0，然后，發(fā)送到接收總線PRX0<0:n>。由于并行測(cè)試I/O控制器123被禁止，裝載在接收總線PRX0<0:n>上的接收信號(hào)RXP0和RXN0不被發(fā)送到并行測(cè)試I/O控制器123，而是僅僅被發(fā)送到相應(yīng)的存儲(chǔ)庫輸入驅(qū)動(dòng)器RCVP0。所述以并行方式發(fā)送到存儲(chǔ)庫輸入驅(qū)動(dòng)器RCVP0的接收信號(hào)RXP0和RXN0被發(fā)送到半導(dǎo)體存儲(chǔ)器設(shè)備的核區(qū)域中的存儲(chǔ)器單元陣列中。同時(shí)，從端口PORT0輸出的信號(hào)能夠通過接收總線，如PRX<0:3>，被發(fā)送到任意存儲(chǔ)庫BANK0到BANK3。因此，端口PORT0為接收信號(hào)RXP0和RXN0確定目標(biāo)存儲(chǔ)庫。同時(shí)，存儲(chǔ)在相應(yīng)存儲(chǔ)庫的存儲(chǔ)器單元陣列中的數(shù)據(jù)信號(hào)通過存儲(chǔ)庫輸出驅(qū)動(dòng)器DRVP0被裝載到發(fā)送總線PTX0<0:n>。所述裝載到發(fā)送總線PTX0<0:n>上的數(shù)據(jù)信號(hào)被發(fā)送到端口PORT0。所述端口PORT0串行化所述數(shù)據(jù)信號(hào)，并且通過串行發(fā)送I/O襯墊TX0+和TX0-把所述串行數(shù)據(jù)信號(hào)輸出到外部設(shè)備。
在端口測(cè)試模式期間，測(cè)試模式確定器122響應(yīng)于測(cè)試模式控制信號(hào)來輸出邏輯高電平的測(cè)試模式使能信號(hào)TMEN。并行測(cè)試I/O控制器123把通過串行接收I/O襯墊，如，RX0+和RX0-，輸入的測(cè)試輸入信號(hào)以并行的方式發(fā)送到發(fā)送總線PTX0<0:n>。響應(yīng)于測(cè)試模式使能信號(hào)TMEN，包含在存儲(chǔ)庫中的輸出驅(qū)動(dòng)器DRV0變?yōu)楦咦杩範(fàn)顟B(tài)，并且，相應(yīng)地，不把來自存儲(chǔ)庫的數(shù)據(jù)信號(hào)發(fā)送到發(fā)送總線PTX0<0:n>。端口PORT0串行化通過發(fā)送總線PTX0<0:n>輸入的測(cè)試輸入信號(hào)，并且通過圖12中所示的測(cè)試輸出驅(qū)動(dòng)器138把所述被串行化的測(cè)試輸入信號(hào)作為測(cè)試發(fā)送信號(hào)TXP0和TXN0輸出到第一選擇器121。所述第一選擇器121接收測(cè)試發(fā)送信號(hào)TXP0和TXN0以及通過串行接收I/O襯墊RX0+和RX0-輸入的外部輸入信號(hào)，響應(yīng)于邏輯低電平的端口選擇信號(hào)來選擇測(cè)試發(fā)送信號(hào)TXP0和TXN0。端口PORT0解串行化所述接收信號(hào)RXP0和RXN0，并且發(fā)送到接收總線PRX0<0:n>。裝載在接收總線PRX0<0:n>上的所述接收信號(hào)RXP0和RXN0被輸入到并行測(cè)試I/O控制器123。并行測(cè)試I/O控制器123通過串行發(fā)送I/O襯墊TX0+和TX0-把接收信號(hào)RXP0和RXN0作為測(cè)試輸出信號(hào)輸出到外部測(cè)試裝置。接收測(cè)試輸出信號(hào)的外部測(cè)試裝置確定端口PORT0是否操作正常。
圖13是本發(fā)明的連接到全局?jǐn)?shù)據(jù)線的鎖存器的示意電路圖。所述鎖存器用于可靠的數(shù)據(jù)傳輸。
本發(fā)明的半導(dǎo)體存儲(chǔ)器設(shè)備包括多個(gè)端口，以便執(zhí)行與外部設(shè)備之間的數(shù)據(jù)通信，這就使得其可以可靠地檢測(cè)所述端口的操作錯(cuò)誤。進(jìn)一步地，所述半導(dǎo)體存儲(chǔ)器設(shè)備可以不必考慮存儲(chǔ)庫中DRAM核的故障，而能夠?qū)τ糜谵D(zhuǎn)換并行/串行數(shù)據(jù)的端口進(jìn)行測(cè)試。
本申請(qǐng)包含于2005年9月29日和2006年4月11日在韓國專利局提交的韓國專利申請(qǐng)?zhí)枮?005-90917和2006-32946的主題內(nèi)容，在此將其內(nèi)容全部引用以作參考。
雖然本發(fā)明針對(duì)特定實(shí)施例進(jìn)行描述，但是對(duì)于本領(lǐng)域技術(shù)人員來說顯而易見地可以進(jìn)行多種改變和修改而不游離于在隨后的權(quán)利要求中定義的本發(fā)明的精神和范圍。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括多個(gè)端口，被配置為執(zhí)行與外部設(shè)備之間的串行輸入/輸出(I/O)數(shù)據(jù)通信；多個(gè)存儲(chǔ)庫，被配置為執(zhí)行與所述端口之間的并行I/O數(shù)據(jù)通信；全局?jǐn)?shù)據(jù)總線，被配置為在所述存儲(chǔ)庫和所述端口之間傳輸信號(hào)；測(cè)試模式確定器，被配置為通過響應(yīng)于測(cè)試模式控制信號(hào)產(chǎn)生測(cè)試模式使能信號(hào)，來確定所述半導(dǎo)體存儲(chǔ)器的操作模式；測(cè)試I/O控制器，被配置為在端口測(cè)試模式期間，響應(yīng)于測(cè)試模式使能信號(hào)，來利用所述端口發(fā)送和接收測(cè)試信號(hào)；以及多個(gè)選擇器，其中每個(gè)選擇器被配置為接收從相應(yīng)端口串行輸出的測(cè)試信號(hào)，并且將所述測(cè)試信號(hào)反饋給所述相應(yīng)端口。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述操作模式包括用于測(cè)試所述端口的操作的端口測(cè)試模式和用于在所述外部設(shè)備和所述存儲(chǔ)庫之間的數(shù)據(jù)通信的正常操作模式。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述全局?jǐn)?shù)據(jù)總線包括第一數(shù)據(jù)總線，用于把來自所述端口的第一信號(hào)發(fā)送到所述存儲(chǔ)庫；以及第二數(shù)據(jù)總線，用于把來自所述存儲(chǔ)庫的第二信號(hào)發(fā)送到所述端口。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括多個(gè)第一襯墊，被配置為用于服務(wù)所述串行/I/O數(shù)據(jù)通信，以及多個(gè)第二襯墊，被配置為用于服務(wù)所述并行I/O數(shù)據(jù)通信。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述第一襯墊包括第一接收襯墊，用于以串行方式接收外部輸入信號(hào)，并且把所述接收到的外部輸入信號(hào)發(fā)送到所述選擇器；以及第一發(fā)送襯墊，用于以串行方式接收從所述端口輸出的輸出信號(hào)，并且把所述接收到的輸出信號(hào)輸出到所述外部設(shè)備。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口串行化通過所述第二數(shù)據(jù)總線發(fā)送的所述測(cè)試信號(hào)，并且將所述被串行化的測(cè)試信號(hào)發(fā)送到所述第一發(fā)送襯墊。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，所述選擇器接收從所述端口提供的所述被串行化的測(cè)試信號(hào)和通過所述第一接收襯墊輸入的所述外部輸入信號(hào)，響應(yīng)于所述測(cè)試模式使能信號(hào)來選擇所述被串行化的測(cè)試信號(hào)。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述第二襯墊包括第二接收襯墊，用于并行地接收所述測(cè)試信號(hào)，并且將所述接收到的測(cè)試信號(hào)發(fā)送到所述測(cè)試I/O控制器；以及第二發(fā)送襯墊，用于把從所述測(cè)試I/O控制器輸出的測(cè)試信號(hào)發(fā)送到所述外部設(shè)備。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第二接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述第二發(fā)送襯墊。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器包括測(cè)試信號(hào)輸入單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第二接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線；以及測(cè)試信號(hào)輸出單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述第二發(fā)送襯墊。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試信號(hào)輸入單元包括接收器，用于通過所述第二接收襯墊接收所述測(cè)試信號(hào)；對(duì)準(zhǔn)器，用于與內(nèi)部時(shí)鐘同步地對(duì)準(zhǔn)來自所述接收器的所述測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把來自所述對(duì)準(zhǔn)器的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘具有和外部時(shí)鐘基本相同的相位。
14.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘是通過修改外部時(shí)鐘的相位和周期而產(chǎn)生的。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試信號(hào)輸出單元包括接收器，用于通過所述第一數(shù)據(jù)總線接收所述測(cè)試信號(hào)；對(duì)準(zhǔn)器，用于與內(nèi)部時(shí)鐘同步地對(duì)準(zhǔn)來自所述接收器的所述測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把來自所述對(duì)準(zhǔn)器的所述測(cè)試信號(hào)發(fā)送到所述第二發(fā)送襯墊。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘具有與外部時(shí)鐘基本相同的相位。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘是通過修改外部時(shí)鐘的相位和周期而產(chǎn)生的。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口解串行化從一個(gè)所述選擇器中輸入的測(cè)試信號(hào)，并且把所述被解串行化的測(cè)試信號(hào)并行地發(fā)送到所述第一數(shù)據(jù)總線。
19.根據(jù)權(quán)利要求18所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口包括采樣器，用于采樣從所述選擇器輸入的測(cè)試信號(hào)；解串行化裝置，用于解串行化由所述采樣器采樣的測(cè)試信號(hào)；輸出單元，用于把所述被解串行化的測(cè)試信號(hào)發(fā)送到所述第一數(shù)據(jù)總線；鎖存器單元，用于鎖存通過所述第二數(shù)據(jù)總線并行發(fā)送的測(cè)試信號(hào)；串行化裝置，用于串行化被鎖存在所述鎖存器單元中的測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把所述被串行化的測(cè)試信號(hào)輸出到所述第一發(fā)送襯墊。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述端口還包括時(shí)鐘產(chǎn)生器，被配置為產(chǎn)生用于控制所述端口的I/O定時(shí)的內(nèi)部時(shí)鐘。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述時(shí)鐘產(chǎn)生器基于外部參考時(shí)鐘產(chǎn)生所述內(nèi)部時(shí)鐘。
22.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述存儲(chǔ)庫包括輸出驅(qū)動(dòng)器，用于在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)來阻止所述第二信號(hào)被發(fā)送到所述第二數(shù)據(jù)總線。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)而處于高阻抗?fàn)顟B(tài)。
24.根據(jù)權(quán)利要求22所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在正常操作模式期間把所述第二信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
25.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試模式控制信號(hào)通過所述第二襯墊中的一個(gè)而被輸入。
26.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試模式控制信號(hào)通過所述第一襯墊中的一個(gè)而被輸入。
27.根據(jù)權(quán)利要求4所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括第三襯墊，用于接收所述測(cè)試模式控制信號(hào)。
28.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述端口具有與所述第一數(shù)據(jù)總線所分配的相同數(shù)目的數(shù)據(jù)線。
29.根據(jù)權(quán)利要求3所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述端口具有與所述第二數(shù)據(jù)總線所分配的相同數(shù)據(jù)的數(shù)據(jù)線。
30.一種半導(dǎo)體存儲(chǔ)器，包括多個(gè)第一襯墊，被配置為提供串行輸入/輸出(I/O)數(shù)據(jù)通信；多個(gè)第二襯墊，被配置為提供并行I/O數(shù)據(jù)通信；多個(gè)端口，被配置為執(zhí)行與外部設(shè)備之間的串行I/O數(shù)據(jù)通信；多個(gè)存儲(chǔ)庫，被配置為執(zhí)行與所述端口之間的并行I/O數(shù)據(jù)通信；第一數(shù)據(jù)總線，被配置為把來自所述端口的第一信號(hào)發(fā)送到所述存儲(chǔ)庫；第二數(shù)據(jù)總線，被配置為把來自所述存儲(chǔ)庫的第二信號(hào)發(fā)送到所述端口；測(cè)試模式確定器，被配置為響應(yīng)于測(cè)試模式控制信號(hào)來產(chǎn)生測(cè)試模式使能信號(hào)和端口選擇信號(hào)；測(cè)試I/O控制器，被配置為在端口測(cè)試模式期間，響應(yīng)于測(cè)試模式使能信號(hào)來利用所述端口發(fā)送和接收測(cè)試信號(hào)；以及多個(gè)選擇器，其中每個(gè)選擇器被配置為響應(yīng)于端口選擇信號(hào)來接收從相應(yīng)端口串行輸出的測(cè)試信號(hào)，并且將所述測(cè)試信號(hào)反饋給所述相應(yīng)端口。
31.根據(jù)權(quán)利要求30所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述第一襯墊包括第一接收襯墊，用于以串行方式接收外部輸入信號(hào)，并且把所述接收到的外部輸入信號(hào)發(fā)送到所述選擇器中的一個(gè)；以及第一發(fā)送襯墊，用于以串行方式接收從所述端口輸出的輸出信號(hào)，并且把所述接收到的輸出信號(hào)輸出到所述外部設(shè)備。
32.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口串行化通過所述第二數(shù)據(jù)總線發(fā)送的所述測(cè)試信號(hào)，并且將所述被串行化的測(cè)試信號(hào)發(fā)送到所述第一發(fā)送襯墊。
33.根據(jù)權(quán)利要求32所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述選擇器接收從所述端口提供的所述測(cè)試信號(hào)和通過所述第一接收襯墊輸入的所述外部輸入信號(hào)，響應(yīng)于端口選擇信號(hào)來選擇測(cè)試信號(hào)。
34.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述第二襯墊包括第二接收襯墊，用于并行地接收所述測(cè)試信號(hào)，并且將所述接收到的測(cè)試信號(hào)發(fā)送到所述測(cè)試I/O控制器；以及第二發(fā)送襯墊，用于把從所述測(cè)試I/O控制器輸出的測(cè)試信號(hào)發(fā)送到所述外部設(shè)備。
35.根據(jù)權(quán)利要求34所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第二接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
36.根據(jù)權(quán)利要求34所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述第二發(fā)送襯墊。
37.根據(jù)權(quán)利要求34所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器包括測(cè)試信號(hào)輸入單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第二接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線；以及測(cè)試信號(hào)輸出單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述第二發(fā)送襯墊。
38.根據(jù)權(quán)利要求37所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試信號(hào)輸入單元包括接收器，用于通過所述第二接收襯墊接收所述測(cè)試信號(hào)；對(duì)準(zhǔn)器，用于對(duì)準(zhǔn)來自所述接收器的所述測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把來自所述對(duì)準(zhǔn)器的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
39.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，所述端口串行化通過所述第二數(shù)據(jù)總線從所述測(cè)試I/O控制器輸入的所述測(cè)試信號(hào)，并且把所述被串行化的測(cè)試信號(hào)發(fā)送到所述第一發(fā)送襯墊。
40.根據(jù)權(quán)利要求30所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口解串行化從一個(gè)所述選擇器中輸入的測(cè)試信號(hào)，并且把所述被解串行化的測(cè)試信號(hào)并行地發(fā)送到所述第一數(shù)據(jù)總線。
41.根據(jù)權(quán)利要求40所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口包括采樣器，用于采樣從所述一個(gè)選擇器輸入的測(cè)試信號(hào)；解串行化裝置，用于解串行化由所述采樣器采樣的測(cè)試信號(hào)；輸出單元，用于把所述被解串行化的測(cè)試信號(hào)發(fā)送到所述第一數(shù)據(jù)總線；鎖存器單元，用于鎖存通過所述第二數(shù)據(jù)總線并行發(fā)送的測(cè)試信號(hào)；串行化裝置，用于串行化被鎖存在所述鎖存器單元中的測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把所述被串行化的測(cè)試信號(hào)輸出到所述第一發(fā)送襯墊。
42.根據(jù)權(quán)利要求41所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口還包括時(shí)鐘產(chǎn)生器，被配置為產(chǎn)生用于控制所述端口的I/O定時(shí)的內(nèi)部時(shí)鐘。
43.根據(jù)權(quán)利要求42所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述時(shí)鐘產(chǎn)生器基于外部參考時(shí)鐘產(chǎn)生所述內(nèi)部時(shí)鐘。
44.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述存儲(chǔ)庫包括輸出驅(qū)動(dòng)器，用于在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)來阻止所述第二信號(hào)被發(fā)送到所述第二數(shù)據(jù)總線。
45.根據(jù)權(quán)利要求44所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)而處于高阻抗?fàn)顟B(tài)。
46.根據(jù)權(quán)利要求44所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在正常操作模式期間把所述第二信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
47.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試模式控制信號(hào)通過所述第二襯墊中的一個(gè)而被輸入。
48.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試模式控制信號(hào)通過所述第一襯墊中的一個(gè)而被輸入。
49.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，還包括第三襯墊，用于接收所述測(cè)試模式控制信號(hào)。
50.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口具有與所述第一數(shù)據(jù)總線所分配的相同數(shù)目的數(shù)據(jù)線。
51.根據(jù)權(quán)利要求31所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口具有與所述第二數(shù)據(jù)總線所分配的相同數(shù)據(jù)的數(shù)據(jù)線。
52.一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括多個(gè)襯墊，被配置為提供串行輸入/輸出(I/O)數(shù)據(jù)通信；多個(gè)端口，被配置為執(zhí)行與外部設(shè)備之間的串行I/O數(shù)據(jù)通信；多個(gè)存儲(chǔ)庫，被配置為執(zhí)行與所述端口之間的并行I/O數(shù)據(jù)通信；第一數(shù)據(jù)總線，被配置為把來自所述端口的第一信號(hào)發(fā)送到所述存儲(chǔ)庫；第二數(shù)據(jù)總線，被配置為把來自所述存儲(chǔ)庫的第二信號(hào)發(fā)送到所述端口；測(cè)試模式確定器，被配置為響應(yīng)于測(cè)試模式控制信號(hào)來產(chǎn)生測(cè)試模式使能信號(hào)；測(cè)試I/O控制器，被配置為在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述襯墊輸入的測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線，并且把通過所述第一數(shù)據(jù)總線輸入的所述測(cè)試信號(hào)發(fā)送到所述襯墊；以及多個(gè)選擇器，其中每個(gè)選擇器被配置為響應(yīng)于所述測(cè)試模式使能信號(hào)來接收從相應(yīng)端口串行輸出的測(cè)試信號(hào)，并且將所述測(cè)試信號(hào)反饋給所述相應(yīng)端口。
53.根據(jù)權(quán)利要求52所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述襯墊包括接收襯墊，用于以串行方式把外部輸入信號(hào)發(fā)送到所述選擇器中的一個(gè)；以及發(fā)送襯墊，用于把來自于所述端口的串行輸出信號(hào)發(fā)送到所述外部設(shè)備。
54.根據(jù)權(quán)利要求53所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口串行化通過所述第二數(shù)據(jù)總線輸入的所述測(cè)試信號(hào)，并且將所述被串行化的測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
55.根據(jù)權(quán)利要求54所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述選擇器接收從所述端口提供的被串行化的測(cè)試信號(hào)和通過所述接收襯墊輸入的所述外部輸入信號(hào)，響應(yīng)于所述測(cè)試模式使能信號(hào)來選擇所述被串行化的測(cè)試信號(hào)。
56.根據(jù)權(quán)利要求55所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器向應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
57.根據(jù)權(quán)利要求55所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
58.根據(jù)權(quán)利要求55所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器包括測(cè)試信號(hào)輸入單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線；以及測(cè)試信號(hào)輸出單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
59.根據(jù)權(quán)利要求58所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試信號(hào)輸入單元包括接收器，用于通過所述接收襯墊接收所述測(cè)試信號(hào)；對(duì)準(zhǔn)器，用于與內(nèi)部時(shí)鐘同步地對(duì)準(zhǔn)來自所述接收器的所述測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把來自所述對(duì)準(zhǔn)器的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
60.根據(jù)權(quán)利要求59所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘具有與外部時(shí)鐘基本相同的相位。
61.根據(jù)權(quán)利要求59所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘是通過修改外部時(shí)鐘的相位和周期而產(chǎn)生的。
62.根據(jù)權(quán)利要求58所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試信號(hào)輸出單元包括接收器，用于通過所述第一數(shù)據(jù)總線接收所述測(cè)試信號(hào)；對(duì)準(zhǔn)器，用于與內(nèi)部時(shí)鐘同步地對(duì)準(zhǔn)來自所述接收器的所述測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把來自所述對(duì)準(zhǔn)器的所述測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
63.根據(jù)權(quán)利要求62所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘具有與外部時(shí)鐘基本相同的相位。
64.根據(jù)權(quán)利要求62所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述內(nèi)部時(shí)鐘是通過修改外部時(shí)鐘的相位和周期而產(chǎn)生的。
65.根據(jù)權(quán)利要求53所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口串行化通過所述第二數(shù)據(jù)總線從所述測(cè)試I/O控制器輸入的測(cè)試信號(hào)，并且把所述被串行化的測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
66.根據(jù)權(quán)利要求52所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口解串行化從一個(gè)所述選擇器中輸入的測(cè)試信號(hào)，并且把所述被解串行化的測(cè)試信號(hào)并行地發(fā)送到所述第一數(shù)據(jù)總線。
67.根據(jù)權(quán)利要求66所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口包括采樣器，用于采樣從所述一個(gè)選擇器輸入的測(cè)試信號(hào)；解串行化裝置，用于解串行化由所述采樣器采樣的測(cè)試信號(hào)；輸出單元，用于把所述被解串行化的測(cè)試信號(hào)發(fā)送到所述第一數(shù)據(jù)總線；鎖存器單元，用于鎖存通過所述第二數(shù)據(jù)總線并行發(fā)送的測(cè)試信號(hào)；串行化裝置，用于串行化被鎖存在所述鎖存器單元中的測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把所述被串行化的測(cè)試信號(hào)輸出到所述發(fā)送襯墊。
68.根據(jù)權(quán)利要求67所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口還包括時(shí)鐘產(chǎn)生器，被配置為產(chǎn)生用于控制所述端口的I/O定時(shí)的內(nèi)部時(shí)鐘。
69.根據(jù)權(quán)利要求68所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述時(shí)鐘產(chǎn)生器基于外部參考時(shí)鐘產(chǎn)生所述內(nèi)部時(shí)鐘。
70.根據(jù)權(quán)利要求52所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述存儲(chǔ)庫包括輸出驅(qū)動(dòng)器，用于在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)來阻止所述第二信號(hào)被發(fā)送到所述第二數(shù)據(jù)總線。
71.根據(jù)權(quán)利要求70所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)而處于高阻抗?fàn)顟B(tài)。
72.根據(jù)權(quán)利要求71所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在正常操作模式期間把所述第二信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
73.根據(jù)權(quán)利要求52所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口具有與所述第一數(shù)據(jù)總線所分配的相同數(shù)目的數(shù)據(jù)線。
74.根據(jù)權(quán)利要求52所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口具有與所述第二數(shù)據(jù)總線所分配的相同數(shù)據(jù)的數(shù)據(jù)線。
75.一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括多個(gè)襯墊，被配置為提供串行輸入/輸出(I/O)數(shù)據(jù)通信；多個(gè)端口，被配置為執(zhí)行與外部設(shè)備之間的串行I/O數(shù)據(jù)通信；多個(gè)存儲(chǔ)庫，被配置為執(zhí)行與所述端口之間的并行I/O數(shù)據(jù)通信；第一數(shù)據(jù)總線，被配置為把來自所述端口的第一信號(hào)發(fā)送到所述存儲(chǔ)庫；第二數(shù)據(jù)總線，被配置為把來自所述存儲(chǔ)庫的第二信號(hào)發(fā)送到所述端口；測(cè)試模式確定器，被配置為響應(yīng)于測(cè)試模式控制信號(hào)而產(chǎn)生測(cè)試模式使能信號(hào)和端口選擇信號(hào)；測(cè)試I/O控制器，被配置為在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述襯墊輸入的測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線，并且把通過所述第一數(shù)據(jù)總線輸入的所述測(cè)試信號(hào)發(fā)送到所述襯墊；以及多個(gè)選擇器，其中每個(gè)選擇器被配置為響應(yīng)于端口選擇信號(hào)來接收從相應(yīng)端口串行輸出的測(cè)試信號(hào)，并且將所述測(cè)試信號(hào)反饋給所述相應(yīng)端口。
76.根據(jù)權(quán)利要求75所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述襯墊包括接收襯墊，用于以串行方式把外部輸入信號(hào)發(fā)送到所述選擇器中的一個(gè)；以及發(fā)送襯墊，用于把來自于所述端口的串行輸出信號(hào)發(fā)送到所述外部設(shè)備。
77.根據(jù)權(quán)利要求76所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口串行化通過所述第二數(shù)據(jù)總線輸入的所述測(cè)試信號(hào)，并且將所述被串行化的測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
78.根據(jù)權(quán)利要求77所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，所述選擇器接收從所述端口提供的所述被串行化的測(cè)試信號(hào)和通過所述接收襯墊輸入的所述外部輸入信號(hào)，響應(yīng)于所述端口選擇信號(hào)來選擇所述被串行化的測(cè)試信號(hào)。
79.根據(jù)權(quán)利要求78所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
80.根據(jù)權(quán)利要求79所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
81.根據(jù)權(quán)利要求78所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試I/O控制器包括測(cè)試信號(hào)輸入單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述接收襯墊輸入的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線；以及測(cè)試信號(hào)輸出單元，用于響應(yīng)于所述測(cè)試模式使能信號(hào)來把通過所述第一數(shù)據(jù)總線而來自所述端口的所述測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
82.根據(jù)權(quán)利要求81所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試信號(hào)輸入單元包括接收器，用于通過所述接收襯墊接收所述測(cè)試信號(hào)；對(duì)準(zhǔn)器，用于對(duì)準(zhǔn)來自所述接收器的所述測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把來自所述對(duì)準(zhǔn)器的所述測(cè)試信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
83.根據(jù)權(quán)利要求81所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述測(cè)試信號(hào)輸出單元包括接收器，用于通過所述第一數(shù)據(jù)總線接收所述測(cè)試信號(hào)；對(duì)準(zhǔn)器，用于對(duì)準(zhǔn)來自所述接收器的所述測(cè)試信號(hào)；以及驅(qū)動(dòng)器，用于把來自所述對(duì)準(zhǔn)器的所述測(cè)試信號(hào)發(fā)送到所述發(fā)送襯墊。
84.根據(jù)權(quán)利要求76所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口串行化通過所述第二數(shù)據(jù)總線從所述測(cè)試I/O控制器輸入的所述測(cè)試信號(hào)，并且把所述被串行化的測(cè)試信號(hào)在正常操作模式期間發(fā)送到所述發(fā)送襯墊以及在端口測(cè)試模式期間發(fā)送到所述選擇器。
85.根據(jù)權(quán)利要求76所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中在端口測(cè)試模式期間，每個(gè)所述端口解串行化從一個(gè)所述選擇器中輸入的測(cè)試信號(hào)，并且把所述被解串行化的測(cè)試信號(hào)并行地發(fā)送到所述第一數(shù)據(jù)總線。
86.根據(jù)權(quán)利要求85所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口包括采樣器，用于采樣從所述一個(gè)選擇器輸入的測(cè)試信號(hào)；解串行化裝置，用于解串行化由所述采樣器采樣的測(cè)試信號(hào)；輸出單元，用于把所述被解串行化的測(cè)試信號(hào)發(fā)送到所述第一數(shù)據(jù)總線；鎖存器單元，用于鎖存通過所述第二數(shù)據(jù)總線并行發(fā)送的測(cè)試信號(hào)；串行化裝置，用于串行化被鎖存在所述鎖存器單元中的測(cè)試信號(hào)；驅(qū)動(dòng)器，用于在所述正常操作模式期間把所述被串行化的測(cè)試信號(hào)輸出到所述發(fā)送襯墊；以及測(cè)試驅(qū)動(dòng)器，用于在端口測(cè)試模式期間把所述被串行化的測(cè)試信號(hào)輸出到所述選擇器。
87.根據(jù)權(quán)利要求86所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中每個(gè)所述端口還包括時(shí)鐘產(chǎn)生器，被配置為產(chǎn)生用于控制所述端口的I/O定時(shí)的內(nèi)部時(shí)鐘。
88.根據(jù)權(quán)利要求87所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述時(shí)鐘產(chǎn)生器基于外部參考時(shí)鐘產(chǎn)生所述內(nèi)部時(shí)鐘。
89.根據(jù)權(quán)利要求75所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述存儲(chǔ)庫包括輸出驅(qū)動(dòng)器，用于在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)來阻止所述第二信號(hào)被發(fā)送到所述第二數(shù)據(jù)總線。
90.根據(jù)權(quán)利要求89所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在端口測(cè)試模式期間，響應(yīng)于所述測(cè)試模式使能信號(hào)而處于高阻抗?fàn)顟B(tài)。
91.根據(jù)權(quán)利要求90所述的半導(dǎo)體存儲(chǔ)器設(shè)備，其中所述輸出驅(qū)動(dòng)器在所述正常操作模式期間把所述第二信號(hào)發(fā)送到所述第二數(shù)據(jù)總線。
全文摘要
一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括多個(gè)端口，被配置為執(zhí)行與外部設(shè)備之間的串行輸入/輸出(I/O)數(shù)據(jù)通信；多個(gè)存儲(chǔ)庫，被配置為執(zhí)行與所述端口之間的并行I/O數(shù)據(jù)通信；一全局?jǐn)?shù)據(jù)總線，被配置為在所述存儲(chǔ)庫和所述端口之間傳輸信號(hào)；測(cè)試模式確定器，被配置為通過響應(yīng)于一測(cè)試模式控制信號(hào)產(chǎn)生一測(cè)試模式使能信號(hào)，來確定所述半導(dǎo)體存儲(chǔ)器設(shè)備的操作模式；測(cè)試I/O控制器，被配置為在端口測(cè)試模式期間，響應(yīng)于測(cè)試模式使能信號(hào)，來利用所述端口發(fā)送和接收測(cè)試信號(hào)；以及多個(gè)選擇器，每個(gè)選擇器被配置為接收從相應(yīng)端口串行輸出的測(cè)試信號(hào)，并且將所述測(cè)試信號(hào)反饋給所述相應(yīng)端口。
文檔編號(hào)G11C8/16GK1983452SQ200610171918
公開日2007年6月20日 申請(qǐng)日期2006年9月29日 優(yōu)先權(quán)日2005年9月29日
發(fā)明者都昌鎬, 李在真 申請(qǐng)人:海力士半導(dǎo)體有限公司