專利名稱：半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及執(zhí)行用于保持存儲(chǔ)單元陣列的數(shù)據(jù)的刷新動(dòng)作的半導(dǎo)體存儲(chǔ)裝置，特別涉及使用開(kāi)關(guān)機(jī)構(gòu)適宜地切換控制位線的連接狀態(tài)而進(jìn)行刷新動(dòng)作的半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
作為DRAM等半導(dǎo)體存儲(chǔ)裝置的一般性構(gòu)成，可知有將存儲(chǔ)單元陣列分成多個(gè)組、進(jìn)而將各組分割配置成多個(gè)單位塊的構(gòu)成。在各個(gè)單位塊中，由在多條字線和多條位線的交點(diǎn)形成的存儲(chǔ)單元存儲(chǔ)保持?jǐn)?shù)據(jù)。在現(xiàn)有的DRAM中，例如在單位塊的兩側(cè)配置有由多個(gè)讀出放大器構(gòu)成的讀出放大器列。另外，還提出了一種在單位塊和讀出放大器列之間設(shè)有開(kāi)關(guān)的構(gòu)成(例如參照特開(kāi)2004-103657號(hào)公報(bào))。
另一方面，為了保持DRAM中存儲(chǔ)的數(shù)據(jù)，需要以預(yù)定的時(shí)間間隔執(zhí)行刷新動(dòng)作。刷新動(dòng)作的控制如下進(jìn)行在進(jìn)行了單位塊內(nèi)的多條位線的預(yù)充電后，將作為刷新對(duì)象選擇的字線激活，將從該選擇字線上的存儲(chǔ)單元經(jīng)由位線讀出的數(shù)據(jù)、用上述讀出放大器列放大并再寫(xiě)入到存儲(chǔ)單元中。對(duì)于攜帶用途的DRAM等，非常需要降低電力消耗，特別是充分控制待機(jī)時(shí)的自刷新動(dòng)作的電流消耗成為課題。為此，人們希望能夠在自刷新動(dòng)作時(shí)降低DRAM的電流，并且延長(zhǎng)自刷新的間隔。
但是，由于在各個(gè)單位塊中所包含的位線上形成了多個(gè)存儲(chǔ)單元，因而位線的容量增加，自刷新時(shí)所需要的充放電電流增加。另外，因位線的容量而不能增加讀出放大器的讀出裕度，因而不能足夠長(zhǎng)地設(shè)定自刷新的間隔。因該原因而不可避免自刷新動(dòng)作時(shí)的電流消耗增加。另一方面，為了降低自刷新時(shí)的電流，可以將單位塊自身構(gòu)成為小尺寸而減少位線的容量。但是，如果采用將整體的存儲(chǔ)單元陣列分割成多個(gè)單位塊的構(gòu)成，就需要多設(shè)置讀出放大器列。從而，整體的電路規(guī)模增加，由此而導(dǎo)致芯片面積增加就成為問(wèn)題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種半導(dǎo)體存儲(chǔ)裝置，其不會(huì)因半導(dǎo)體存儲(chǔ)裝置的電路規(guī)模的增加而增加芯片面積的耗費(fèi)(overhead)，能夠在刷新動(dòng)作時(shí)抑制位線的充放電電流，且能夠延長(zhǎng)刷新間隔，能夠降低刷新電流。
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置的方式，具有一個(gè)或多個(gè)單位塊，由配置在存儲(chǔ)單元陣列的、在多條字線和多條位線的交點(diǎn)形成的多個(gè)存儲(chǔ)單元構(gòu)成；第一讀出放大器列，配置在上述多條位線的一端側(cè)，包括經(jīng)由屬于上述單位塊的上述多條位線、對(duì)上述存儲(chǔ)單元的數(shù)據(jù)進(jìn)行放大的多個(gè)讀出放大器；第二讀出放大器列，配置在上述多條位線的另一端側(cè)，包括經(jīng)由屬于上述單位塊的上述多條位線、對(duì)上述存儲(chǔ)單元的數(shù)據(jù)進(jìn)行放大的多個(gè)讀出放大器；第一開(kāi)關(guān)機(jī)構(gòu)，對(duì)上述多條位線的一端和上述第一讀出放大器列之間的連接狀態(tài)進(jìn)行切換；第二開(kāi)關(guān)機(jī)構(gòu)，對(duì)上述多條位線的另一端和上述第二讀出放大器列之間的連接狀態(tài)進(jìn)行切換；第三開(kāi)關(guān)機(jī)構(gòu)，配置在上述多條位線的延伸方向的大致中央部，將上述多條位線切換成在其一端和另一端之間連接的狀態(tài)或斷開(kāi)的狀態(tài)的任何一種；和刷新控制機(jī)構(gòu)，以如下方式進(jìn)行控制在上述單位塊的刷新動(dòng)作時(shí)，作為由上述第三開(kāi)關(guān)機(jī)構(gòu)將上述多條位線斷開(kāi)的狀態(tài)，將上述單位塊分割成上述多條位線的一端側(cè)的第一區(qū)域和上述多條位線的另一端側(cè)的第二區(qū)域，當(dāng)刷新對(duì)象的選擇字線屬于上述第一區(qū)域時(shí)，用上述第一開(kāi)關(guān)機(jī)構(gòu)和上述第一讀出放大器列進(jìn)行上述刷新動(dòng)作，并且當(dāng)上述選擇字線屬于上述第二區(qū)域時(shí)，用上述第二開(kāi)關(guān)機(jī)構(gòu)和上述第二讀出放大器列進(jìn)行上述刷新動(dòng)作。
根據(jù)本發(fā)明的方式，構(gòu)成為在單位塊的兩側(cè)配置第一、第二讀出放大器列，能夠分別用第一、第二開(kāi)關(guān)機(jī)構(gòu)進(jìn)行切換，并能夠用第三開(kāi)關(guān)機(jī)構(gòu)將單位塊在中央部進(jìn)行分割。進(jìn)行刷新動(dòng)作時(shí)，如下進(jìn)行控制作為用第三開(kāi)關(guān)機(jī)構(gòu)將單位塊分割成了兩個(gè)區(qū)域的狀態(tài)，用位于選擇字線所屬區(qū)域一側(cè)的讀出放大器列對(duì)多條位線進(jìn)行刷新。從而，刷新動(dòng)作時(shí)和各個(gè)讀出放大器列連接的位線，和在單位塊中所占的長(zhǎng)度相比，大概變成一半的長(zhǎng)度，所以與此相應(yīng)地能夠?qū)⑽痪€的容量減半。從而，可減少位線的充放電電流，并且可增加讀出放大器中的讀出裕度，延長(zhǎng)刷新的間隔。此時(shí)，只需在芯片上設(shè)置第三開(kāi)關(guān)機(jī)構(gòu)，不需要增加大電路規(guī)模的讀出放大器列，所以不會(huì)增加芯片面積的耗費(fèi)，能夠有效降低刷新電流。
在本發(fā)明中，優(yōu)選的是，上述刷新控制機(jī)構(gòu)，以如下方式進(jìn)行控制在進(jìn)行了上述多條位線的預(yù)充電動(dòng)作后，用上述第一或第二讀出放大器列將上述多條位線按半數(shù)分成2個(gè)刷新周期，進(jìn)行上述刷新動(dòng)作。
在本發(fā)明中，優(yōu)選的是，上述存儲(chǔ)單元陣列，通過(guò)共有讀出放大器方式構(gòu)成，該共有讀出放大器方式為夾著上述第一或第二讀出放大器列而鄰接的上述單位塊共有該讀出放大器列。
在本發(fā)明中，優(yōu)選的是，上述第一、第二、第三開(kāi)關(guān)機(jī)構(gòu)，由將進(jìn)行各自的接通/斷開(kāi)控制的選擇控制線和柵極連接的晶體管開(kāi)關(guān)構(gòu)成。
在本發(fā)明中，優(yōu)選的是，上述第一讀出放大器列和上述第二讀出放大器列中所包含的各個(gè)上述讀出放大器，具有輸入由2條上述位線構(gòu)成的位線對(duì)的兩個(gè)輸入端子，且只在上述單位塊中任意的上述字線上的與上述位線對(duì)的兩個(gè)交點(diǎn)中的一個(gè)上形成上述存儲(chǔ)單元。
在本發(fā)明中，優(yōu)選的是，以1/4間距單元陣列方式構(gòu)成上述存儲(chǔ)單元陣列，上述第一和第二開(kāi)關(guān)機(jī)構(gòu)被構(gòu)成為可相對(duì)于上述各個(gè)讀出放大器的上述兩個(gè)輸入端子，分別切換鄰接的4條1組的位線中的第奇數(shù)個(gè)位線對(duì)的連接狀態(tài)和第偶數(shù)個(gè)位線對(duì)的連接狀態(tài)。
在本發(fā)明中，優(yōu)選的是，以1/2間距單元陣列方式構(gòu)成上述存儲(chǔ)單元陣列，上述第一和第二開(kāi)關(guān)機(jī)構(gòu)被構(gòu)成為可相對(duì)于上述各個(gè)讀出放大器的上述兩個(gè)輸入端子，分別切換鄰接的4條1組的位線中、由在一側(cè)鄰接的2條位線構(gòu)成的位線對(duì)的連接狀態(tài)和由在另一側(cè)鄰接的2條上述位線構(gòu)成的位線對(duì)的連接狀態(tài)。
在本發(fā)明中，優(yōu)選的是，上述刷新控制機(jī)構(gòu)，以如下方式進(jìn)行控制以上述第一區(qū)域的選擇字線和上述第二區(qū)域的選擇字線雙方為刷新對(duì)象，在同一時(shí)序下進(jìn)行使用了上述第一開(kāi)關(guān)機(jī)構(gòu)和上述第一讀出放大器列的刷新動(dòng)作、和使用了上述第二開(kāi)關(guān)機(jī)構(gòu)和上述第二讀出放大器列的刷新動(dòng)作。
在本發(fā)明中，優(yōu)選的是，上述第一和第二區(qū)域，為屬于上述單位塊的上述多條字線中半數(shù)的字線所屬的區(qū)域。
在本發(fā)明中，優(yōu)選的是，上述刷新控制機(jī)構(gòu)，為了在待機(jī)時(shí)保持?jǐn)?shù)據(jù)，以預(yù)定的間隔執(zhí)行控制自刷新動(dòng)作。
如上所述，根據(jù)本發(fā)明，在半導(dǎo)體存儲(chǔ)裝置中構(gòu)成為在單位塊的兩側(cè)配置讀出放大器列、并將該單位塊在中央部斷開(kāi)，并進(jìn)行控制，以使其在進(jìn)行刷新動(dòng)作時(shí)，用選擇字線所屬區(qū)域一側(cè)的讀出放大器列對(duì)各位線進(jìn)行刷新。根據(jù)該構(gòu)成，在刷新時(shí)和各個(gè)讀出放大器連接的位線的長(zhǎng)度大概變成一半。從而，位線的容量減半，能夠減少其充放電電流，并且可增加讀出放大器的讀出裕度，延長(zhǎng)刷新的間隔。這些效果相輔相成，既可避免因讀出放大器列等的電路規(guī)模增加而導(dǎo)致芯片面積增加，又能夠大幅度地降低刷新電流。


通過(guò)參照結(jié)合了附圖的以下說(shuō)明可以進(jìn)一步充分地了解本發(fā)明的上述及其他目的和特征，其中通過(guò)舉例的方式闡述了一個(gè)實(shí)施例。
圖1是表示本實(shí)施方式的DRAM的柵網(wǎng)的構(gòu)成中、鄰接配置的柵網(wǎng)(mat)不共有讀出放大器并采用了1/4間距單元陣列方式的構(gòu)成的圖。
圖2是表示本實(shí)施方式的DRAM的柵網(wǎng)的構(gòu)成中、鄰接配置的柵網(wǎng)不共有讀出放大器并采用了1/2間距單元陣列方式的構(gòu)成的圖。
圖3是表示本實(shí)施方式的DRAM的柵網(wǎng)的構(gòu)成中、采用了共有讀出放大器方式和1/4間距單元陣列方式的構(gòu)成的圖。
圖4是表示本實(shí)施方式的DRAM的柵網(wǎng)的構(gòu)成中、采用了共有讀出放大器方式和1/2間距單元陣列方式的構(gòu)成的圖。
圖5是表示和圖1或圖3的1/4間距單元陣列方式相對(duì)應(yīng)的開(kāi)關(guān)控制部的第一布局例的圖。
圖6是表示和圖1或圖3的1/4間距單元陣列方式相對(duì)應(yīng)的開(kāi)關(guān)控制部的第二布局例的圖。
圖7是表示和圖2或圖4的1/2間距單元陣列方式相對(duì)應(yīng)的開(kāi)關(guān)控制部的布局例的圖。
圖8是表示圖1～圖4的構(gòu)成中的中央的開(kāi)關(guān)控制部的布局例的圖。
圖9是本實(shí)施方式的DRAM中的刷新動(dòng)作時(shí)的信號(hào)波形圖。
圖10是表示本實(shí)施方式的DRAM中的刷新動(dòng)作時(shí)的開(kāi)關(guān)控制狀態(tài)的圖。
圖11是本實(shí)施方式的DRAM在刷新動(dòng)作之前進(jìn)行預(yù)充電動(dòng)作時(shí)的連接狀態(tài)圖。
圖12是本實(shí)施方式的DRAM的刷新動(dòng)作中前半部分的刷新周期的連接狀態(tài)圖。
圖13是本實(shí)施方式的DRAM的刷新動(dòng)作中后半部分的刷新周期的連接狀態(tài)圖。
具體實(shí)施例方式
參照

本發(fā)明的優(yōu)選實(shí)施方式。下面，說(shuō)明對(duì)作為半導(dǎo)體存儲(chǔ)裝置的DRAM適用本發(fā)明時(shí)的方式。首先參照?qǐng)D1～圖4說(shuō)明本實(shí)施方式的DRAM中的主要部分構(gòu)成。
在圖1～圖4中，均就作為將本實(shí)施方式的DRAM的存儲(chǔ)單元陣列分割了的單位塊的柵網(wǎng)10及其周邊部分，分別表示了4種不同的構(gòu)成。圖1和圖2是鄰接的柵網(wǎng)10不共有讀出放大器的構(gòu)成，圖3和圖4是采用了鄰接的柵網(wǎng)共有讀出放大器的共有讀出放大器方式的構(gòu)成。另外，圖1和圖3是稱為1/4間距單元陣列方式的構(gòu)成，圖2和圖4是稱為1/2間距單元陣列方式的構(gòu)成。這些1/4間距單元陣列方式和1/2間距單元陣列方式的詳細(xì)內(nèi)容在后面講述。
首先，就圖1的構(gòu)成進(jìn)行說(shuō)明。另外，關(guān)于柵網(wǎng)10及其周邊部分，圖1和圖3的構(gòu)成基本上共通，所以關(guān)于圖3的構(gòu)成也用以下的說(shuō)明來(lái)代替。在圖1中，在多條字線WL和與其垂直的多條位線BL所屬的范圍構(gòu)成柵網(wǎng)10。在圖1～圖4中，為了便于說(shuō)明，表示了在一個(gè)柵網(wǎng)10上包括16條字線WL和16條位線BL的例子，但是一般可以排列m條字線WL和n條位線BL，來(lái)構(gòu)成所希望大小的柵網(wǎng)10。
在此，圖1所示的柵網(wǎng)10，夾著后述的開(kāi)關(guān)控制部12C被劃分為兩個(gè)區(qū)域10L、10R。即，由8條字線WL構(gòu)成的一個(gè)區(qū)域10L(圖中左側(cè))、和由8條字線WL構(gòu)成的另一個(gè)區(qū)域10R(圖中右側(cè))。關(guān)于該兩個(gè)區(qū)域10L、10R和開(kāi)關(guān)控制部12C的作用及功能在后面講述。
在柵網(wǎng)10的內(nèi)部，在字線WL和位線BL的所有交點(diǎn)中相當(dāng)于半數(shù)的交點(diǎn)處形成了存儲(chǔ)單元MC。即，當(dāng)因m條字線WL和n條位線BL而存在m×n個(gè)交點(diǎn)時(shí)，可形成m×n/2個(gè)存儲(chǔ)單元MC，在整個(gè)柵網(wǎng)10上可存儲(chǔ)m×n/2位的信息。各個(gè)存儲(chǔ)單元MC包括1個(gè)MOS晶體管和1個(gè)電容器，根據(jù)累積電荷存儲(chǔ)保持1位的信息。在柵網(wǎng)10中，形成存儲(chǔ)單元MC的交點(diǎn)和不形成存儲(chǔ)單元MC的交點(diǎn)，按照預(yù)定的圖形成為規(guī)則的配置。
字線WL和位線BL中的存儲(chǔ)單元MC的配置，為每隔4條反復(fù)相同圖形的配置。在此，如圖1所示，分別可區(qū)分地標(biāo)記了與4種圖形相對(duì)應(yīng)的字線WL0、WL1、WL2、WL3；及與4種圖形相對(duì)應(yīng)的位線BL0、BL1、BL2、BL3。例如，對(duì)于4條位線BL中位于圖1的最上部的位線BL0，成為形成存儲(chǔ)單元MC的2個(gè)交點(diǎn)和不形成存儲(chǔ)單元MC的2個(gè)交點(diǎn)反復(fù)的圖形。另外，位于第二條的位線BL1，成為位線BL0的圖形向右側(cè)進(jìn)行一個(gè)移位的配置，下面，位于第三條、第四條的各位線BL2、BL3也成為圖形依次各進(jìn)行一個(gè)移位的配置。關(guān)于字線WL也一樣，成為按照字線WL0～WL3的順序、圖形各進(jìn)行一個(gè)移位的配置。
如此，圖1的構(gòu)成，是4條字線WL配置成為反復(fù)單位(1個(gè)間距)進(jìn)行配置、而鄰接的位線BL相對(duì)于上述1個(gè)間距錯(cuò)開(kāi)了僅1/4的配置，所以稱之為1/4間距單元陣列方式。另外，如圖1所示，柵網(wǎng)10中的存儲(chǔ)單元MC的配置，在兩個(gè)區(qū)域10L、10R形成為相同的圖形。
另一方面，在柵網(wǎng)10的周?chē)O(shè)有分別由預(yù)定數(shù)量的讀出放大器SA構(gòu)成的2個(gè)讀出放大器列11L、11R；5條選擇控制線SL0～SL4；和由多個(gè)晶體管開(kāi)關(guān)構(gòu)成的開(kāi)關(guān)控制部12L、12R、12C，其通過(guò)該選擇控制線SL0～SL4切換控制接通/斷開(kāi)。其中，在柵網(wǎng)10的區(qū)域10L一側(cè)(圖中左側(cè))配置有一個(gè)讀出放大器列11L；選擇控制線SL0、SL1；和包含預(yù)定數(shù)量的晶體管開(kāi)關(guān)TS0、TS1的開(kāi)關(guān)控制部12L，在柵網(wǎng)10的區(qū)域10R一側(cè)(圖中右側(cè))配置有一個(gè)讀出放大器列11R；選擇控制線SL2、SL3；和包含預(yù)定數(shù)量的晶體管開(kāi)關(guān)TS2、TS4的開(kāi)關(guān)控制部12R。另外，在柵網(wǎng)10的中央部配置有選擇控制線SL4；和包含預(yù)定數(shù)量的晶體管開(kāi)關(guān)TS4、TS5的開(kāi)關(guān)控制部12C。如此，柵網(wǎng)10及其周?chē)?，成為圖1的左右對(duì)稱的配置。
在圖1的左側(cè)，開(kāi)關(guān)控制部12L(第一開(kāi)關(guān)機(jī)構(gòu))，被配置在讀出放大器列11L(第一讀出放大器列)中所包含的各個(gè)讀出放大器SA、和區(qū)域10L(第一區(qū)域)的位線BL的一端之間。另外，在圖1的右側(cè)，開(kāi)關(guān)控制部12R(第二開(kāi)關(guān)機(jī)構(gòu))，被配置在讀出放大器列11R(第二讀出放大器列)中所包含的各個(gè)讀出放大器SA、和區(qū)域10R(第二區(qū)域)的位線BL的另一端之間。此時(shí)處于以下?tīng)顟B(tài)晶體管開(kāi)關(guān)TS0或晶體管開(kāi)關(guān)TS1和圖1左側(cè)的讀出放大器列11L連接，并且晶體管開(kāi)關(guān)TS2或晶體管開(kāi)關(guān)TS3和圖1右側(cè)的讀出放大器列11R連接。
中央的開(kāi)關(guān)控制部12C(第三開(kāi)關(guān)機(jī)構(gòu))，被配置在與兩側(cè)的各區(qū)域10L、10R相互對(duì)應(yīng)的位線BL之間。從而，在4條1組的位線BL之中，第奇數(shù)條的位線BL0、BL2經(jīng)由晶體管開(kāi)關(guān)TS4連接在兩側(cè)的晶體管開(kāi)關(guān)TS1和TS2之間，并且第偶數(shù)條的位線BL1、BL3經(jīng)由晶體管開(kāi)關(guān)TS5連接在兩側(cè)的晶體管開(kāi)關(guān)TS0和TS3之間。
讀出放大器列11L、11R中所包含的讀出放大器SA，均具有兩個(gè)輸入端子。左側(cè)的讀出放大器列11L的各讀出放大器SA，其兩個(gè)輸入端子均和兩邊的晶體管開(kāi)關(guān)TS0、TS1連接，右側(cè)的讀出放大器列11R的各讀出放大器SA，其兩個(gè)輸入端子均和兩邊的晶體管開(kāi)關(guān)TS2、TS3連接。從而，在讀出放大器列11L、11R中所包含的所有讀出放大器SA上，能夠選擇性地連接4條1組的位線BL。
在選擇控制線SL0～SL4上，分別施加不同的控制信號(hào)。在兩側(cè)的開(kāi)關(guān)控制部12L、12R中所包含的晶體管開(kāi)關(guān)TS0～TS3的各柵極上，按該順序施加選擇控制線SL0～SL3，根據(jù)各自的控制信號(hào)進(jìn)行接通/斷開(kāi)控制。另外，在中央的開(kāi)關(guān)控制部12C中所包含的晶體管開(kāi)關(guān)TS4、TS5的各柵極上，同時(shí)施加選擇控制線SL4，根據(jù)共同的控制信號(hào)同時(shí)進(jìn)行接通/斷開(kāi)控制。各個(gè)晶體管開(kāi)關(guān)TS0～TS5均被控制為在通過(guò)選擇控制線SL0～SL4施加的控制信號(hào)為高時(shí)變?yōu)榻油?，在同樣的控制信?hào)為低時(shí)變?yōu)閿嚅_(kāi)。
下面，說(shuō)明圖2的構(gòu)成。在圖2中，也和圖1一樣，在包括多條字線WL和多條位線BL的范圍形成了柵網(wǎng)20。另外，在字線WL和位線BL的所有交點(diǎn)中相當(dāng)于半數(shù)的交點(diǎn)處形成存儲(chǔ)單元MC這一點(diǎn)，和圖1相同，但存儲(chǔ)單元MC的配置不同。即，圖2的構(gòu)成，為4條字線WL成為反復(fù)單位(1個(gè)間距)進(jìn)行配置、而鄰接的位線BL相對(duì)于上述1個(gè)間距錯(cuò)開(kāi)了1/2進(jìn)行配置，所以稱之為1/2間距單元陣列方式。
柵網(wǎng)20和圖1的柵網(wǎng)10一樣，被劃分為分別由8條字線WL構(gòu)成的兩個(gè)區(qū)域20L、20R。在柵網(wǎng)20的周?chē)?，設(shè)有分別由預(yù)定數(shù)量的讀出放大器SA構(gòu)成的2個(gè)讀出放大器列21L、21R；5條選擇控制線SL0～SL4；和由多個(gè)晶體管開(kāi)關(guān)構(gòu)成的開(kāi)關(guān)控制部22L、22R、22C，其通過(guò)該選擇控制線SL0～SL4切換控制接通/斷開(kāi)。此時(shí)，圖2中的各構(gòu)成要素和圖1相同，但形成反映了柵網(wǎng)20的存儲(chǔ)單元MC的配置的不同的與圖1不同的連接。
具體而言，4條1組的位線BL中，鄰接的位線BL0、BL1經(jīng)由晶體管開(kāi)關(guān)TS4、TS5連接在兩側(cè)的晶體管開(kāi)關(guān)TS1、TS2之間，并且鄰接的位線BL2、BL3經(jīng)由晶體管開(kāi)關(guān)TS4、TS5連接在兩側(cè)的晶體管開(kāi)關(guān)TS0、TS3之間。并且，左側(cè)的讀出放大器列21L的各讀出放大器SA，其兩個(gè)輸入端子均和兩邊的晶體管開(kāi)關(guān)TS0、TS1連接，右側(cè)的讀出放大器列21R的各讀出放大器SA，其兩個(gè)輸入端子均和兩邊的晶體管開(kāi)關(guān)TS2、TS3連接。
如此，對(duì)圖2的構(gòu)成和圖1的構(gòu)成進(jìn)行比較，和讀出放大器SA的兩個(gè)輸入端子連接的位線BL的組合不同。對(duì)于圖2的構(gòu)成，在讀出放大器SA的兩個(gè)輸入端子上，連接由位線BL0、BL2構(gòu)成的位線對(duì)或由位線BL1、BL3構(gòu)成的位線對(duì)的任何一個(gè)。以這種組合構(gòu)成位線對(duì)時(shí)，也和圖1的情況一樣，在選擇了任意的字線WL時(shí)，只在讀出放大器SA的一個(gè)輸入端子上連接存儲(chǔ)單元MC。
下面，就圖3和圖4的采用了共有讀出放大器方式的構(gòu)成進(jìn)行說(shuō)明?；旧蠄D3中的各構(gòu)成要素和圖1共通，圖4中的各構(gòu)成要素和圖2共通。此時(shí)的差異在于兩個(gè)讀出放大器列11L、11R被鄰接的兩個(gè)柵網(wǎng)10共有這一點(diǎn)。例如，圖3中的左側(cè)的讀出放大器列11L，除了右側(cè)的兩個(gè)輸入端子以外，還具有左側(cè)的兩個(gè)輸入端子，在左側(cè)經(jīng)由位于未圖示的另外的柵網(wǎng)10右側(cè)的開(kāi)關(guān)控制部12R進(jìn)行連接。即，在圖3所示的構(gòu)成的兩側(cè)，成為反復(fù)同樣構(gòu)成的圖形。這一點(diǎn)對(duì)于圖4也一樣。通過(guò)如此進(jìn)行構(gòu)成，能夠?qū)ψx出放大器列11L或11R(21L或21R)的兩側(cè)的開(kāi)關(guān)控制部12L、12R(22L、22R)適宜地進(jìn)行控制，鄰接配置的兩個(gè)柵網(wǎng)10(20)可斷開(kāi)使用兩者之間的一個(gè)讀出放大器列11L或11R(21L或21R)。
下面，說(shuō)明在半導(dǎo)體芯片上構(gòu)成本實(shí)施方式時(shí)的開(kāi)關(guān)控制部12L、12R、12C的布局例。圖5表示和圖1或圖3的1/4間距單元陣列方式相對(duì)應(yīng)的開(kāi)關(guān)控制部12L的第一布局例。在圖5的布局中，開(kāi)關(guān)控制部12L中包含和圖1左側(cè)的讀出放大器列11L中所包含的2個(gè)讀出放大器SA連接的晶體管開(kāi)關(guān)TS0、TS1及其周邊部。成對(duì)的晶體管開(kāi)關(guān)TS0、TS1由一體型的MOS晶體管構(gòu)成。在圖5所示的范圍內(nèi)，和MOS晶體管相對(duì)應(yīng)而形成的矩形狀的4個(gè)擴(kuò)散層31被配置成一列，一共可構(gòu)成4組成對(duì)的晶體管開(kāi)關(guān)TS0、TS1。
在各個(gè)擴(kuò)散層31中，平行配置的2條選擇控制線SL0、SL1成為柵電極，并形成選擇控制線SL0、SL1之間的源極S和其兩側(cè)的兩個(gè)漏極D。在擴(kuò)散層31的源極S上，經(jīng)由接點(diǎn)33連接有和讀出放大器SA的一個(gè)輸入端子連接的配線32。在擴(kuò)散層31的一個(gè)漏極D上，經(jīng)由接點(diǎn)34連接有第奇數(shù)條的位線BL0、BL2。另外，在擴(kuò)散層31的另一個(gè)漏極D上，經(jīng)由接點(diǎn)35連接有第偶數(shù)條的位線BL1、BL3。如上所述，每隔1條而配置的2條位線BL，構(gòu)成和一個(gè)讀出放大器SA連接的位線對(duì)。
在圖5的布局中，各個(gè)擴(kuò)散層31需要形成為能夠以2條位線BL大小的間隔進(jìn)行配置的尺寸。因此，雖然能夠縮小整體的布局面積，但是取決于擴(kuò)散層31的尺寸的MOS晶體管的溝道寬度卻受到制約。
圖6表示和圖1或圖3的1/4間距單元陣列方式相對(duì)應(yīng)的開(kāi)關(guān)控制部12L的第二布局例。在圖6的布局中，在開(kāi)關(guān)控制部12L中，作為和圖5相同的構(gòu)成要素，包括4個(gè)擴(kuò)散層41(41a、41b)和構(gòu)成4組成對(duì)的晶體管開(kāi)關(guān)TS0、TS1的MOS晶體管，但是和圖5相比，在擴(kuò)散層41的形狀和配置上有差異。即，各個(gè)擴(kuò)散層41不是配置成一列，而是兩個(gè)擴(kuò)散層41a和兩個(gè)擴(kuò)散層41b形成在相互錯(cuò)開(kāi)的位置，成為兩列的配置。
選擇控制線SL0、SL1成為一個(gè)擴(kuò)散層41a的柵電極和另一個(gè)擴(kuò)散層41b的柵電極，所以分別各平行配置2條，共4條。在各個(gè)擴(kuò)散層41a、41b上，形成選擇控制線SL0、SL1之間的源極S和其兩側(cè)的兩個(gè)漏極D。在擴(kuò)散層41a、41b的源極S上，經(jīng)由接點(diǎn)43連接有和讀出放大器SA的一個(gè)輸入端子連接的配線42。在擴(kuò)散層41a、41b的一個(gè)漏極D上，經(jīng)由接點(diǎn)44連接有第奇數(shù)條的位線BL0、BL2。另外，在擴(kuò)散層41a、41b的另一個(gè)漏極D上，經(jīng)由接點(diǎn)45連接有第偶數(shù)條的位線BL1、BL3。如此，圖6中的位線對(duì)以和圖5相同的組合構(gòu)成。
但是，在圖6的布局中，和圖5的布局不同，可形成為能夠?qū)⒏鱾€(gè)擴(kuò)散層41a、41b以每隔4條位線BL的間隔而配置的尺寸。擴(kuò)散層41a、41b的配置變成了兩列，相應(yīng)地在位線BL的延伸方向所需要的尺寸增加，整體的布局面積增加，但是，能夠充分地增加MOS晶體管的溝道寬度。從而，能夠?qū)﹂_(kāi)關(guān)控制部12L的MOS晶體管提供充分的電流，是一種在動(dòng)作速度方面也有利的構(gòu)成。
圖7表示和圖2或圖4的1/2間距單元陣列方式相對(duì)應(yīng)的開(kāi)關(guān)控制部22L的布局例。在圖7的布局中，開(kāi)關(guān)控制部22L之中包含和圖2的左側(cè)的讀出放大器列21L中所包含的兩個(gè)讀出放大器SA連接的晶體管開(kāi)關(guān)TS0、TS1及其周邊部。此時(shí)，和MOS晶體管相對(duì)應(yīng)的擴(kuò)散層51a、51b的形狀和配置以及選擇控制線SL0、SL1的構(gòu)成，和圖6的布局共通。
在各個(gè)擴(kuò)散層51a、51b中，選擇控制線SL0、SL1成為柵電極，并形成選擇控制線SL0、SL1之間的源極S和其兩側(cè)的兩個(gè)漏極D。在擴(kuò)散層51a、51b的源極S上，經(jīng)由接點(diǎn)53連接有和讀出放大器SA的一個(gè)輸入端子連接的配線52。在擴(kuò)散層51a、51b的兩側(cè)的兩個(gè)漏極D上，分別經(jīng)由接點(diǎn)54、55連接有位線BL，該2條位線BL處于相互每隔1條而配置的關(guān)系。如此，圖7的布局反映了圖2的構(gòu)成，實(shí)現(xiàn)了鄰接的2條位線BL構(gòu)成位線對(duì)的布局。
另外，在圖7的布局中，雖然整體的布局面積增加，但是關(guān)于能夠增加MOS晶體管的溝道寬這一點(diǎn)，和圖6的布局相同。
下面，圖8表示圖1～圖4的構(gòu)成中的中央的開(kāi)關(guān)控制部12C(22C)的布局例。關(guān)于開(kāi)關(guān)控制部12C(22C)，1/4間距單元陣列方式和1/2間距單元陣列方式中為相同的布局。在圖8的布局中，包含開(kāi)關(guān)控制部12C中的兩個(gè)晶體管開(kāi)關(guān)TS4、TS5及其周邊部。晶體管開(kāi)關(guān)TS4、TS5分別由獨(dú)立的MOS晶體管構(gòu)成。在圖8所示的范圍中，與晶體管開(kāi)關(guān)TS4的MOS晶體管相對(duì)應(yīng)的矩形狀的擴(kuò)散層61a、和與晶體管開(kāi)關(guān)TS5的MOS晶體管相對(duì)應(yīng)的矩形狀的擴(kuò)散層61b并列配置，一共配置了8個(gè)擴(kuò)散層61a、61b。
如圖8所示，選擇控制線SL4被配置成2條并列，一個(gè)成為擴(kuò)散層61a的柵電極，另一個(gè)成為擴(kuò)散層61b的柵電極。在擴(kuò)散層61a中，在選擇控制線SL4的兩側(cè)的源極漏極區(qū)域設(shè)有接點(diǎn)62a、63a。經(jīng)由一個(gè)接點(diǎn)62a連接朝著左側(cè)的開(kāi)關(guān)控制部12L的第奇數(shù)條的位線BL0、BL2，并且經(jīng)由另一個(gè)接點(diǎn)63a連接朝著右側(cè)的開(kāi)關(guān)控制部12R的第奇數(shù)條的位線BL0、BL2。另外，在擴(kuò)散層61b中，在選擇控制線SL4的兩側(cè)的源極漏極區(qū)域設(shè)有接點(diǎn)62b、63b。經(jīng)由一個(gè)接點(diǎn)62b連接朝著左側(cè)的開(kāi)關(guān)控制部12L的第偶數(shù)條的位線BL1、BL3，并且經(jīng)由另一個(gè)接點(diǎn)63b連接朝著右側(cè)的開(kāi)關(guān)控制部12R的第偶數(shù)條的位線BL1、BL3。
在圖8的布局中，各個(gè)擴(kuò)散層61a、61b被形成為能夠以2條位線BL的間隔進(jìn)行配置的尺寸，所以MOS晶體管的溝道寬度的制約和圖5的布局一樣。
接下來(lái)，參照?qǐng)D9～圖13說(shuō)明本實(shí)施方式的DRAM的刷新動(dòng)作。下面，以采用了1/4間距方式的圖1的構(gòu)成的DRAM為前提，說(shuō)明為了數(shù)據(jù)保持而以預(yù)定的時(shí)間間隔進(jìn)行刷新時(shí)的控制流程。圖9是本實(shí)施方式的DRAM中的刷新動(dòng)作時(shí)的信號(hào)波形圖，圖10是表示刷新動(dòng)作時(shí)的開(kāi)關(guān)控制狀態(tài)的圖，圖11～圖13是根據(jù)刷新動(dòng)作時(shí)的開(kāi)關(guān)控制而變化的連接狀態(tài)圖。
在此，本實(shí)施方式的DRAM中的正常動(dòng)作，為和一般性構(gòu)成的DRAM相同的動(dòng)作。即，由選擇控制線SL4將中央的開(kāi)關(guān)控制部12C的2個(gè)晶體管開(kāi)關(guān)TS4、TS5控制成接通，使之成為柵網(wǎng)10的兩個(gè)區(qū)域10L、10R的位線BL和位線BL之間相互連接的狀態(tài)。同時(shí)將左右的開(kāi)關(guān)控制部12L、12R上的晶體管開(kāi)關(guān)TS0～TS3中的、例如晶體管開(kāi)關(guān)TS1、TS3控制成斷開(kāi)。從而，柵網(wǎng)10的任意的存儲(chǔ)單元MC的讀出或?qū)懭雱?dòng)作，能夠以和沒(méi)有開(kāi)關(guān)控制部12C和晶體管開(kāi)關(guān)TS1、TS3的現(xiàn)有的構(gòu)成相同的控制來(lái)進(jìn)行。
與之相對(duì)，本實(shí)施方式的DRAM的刷新動(dòng)作，能夠以和現(xiàn)有的構(gòu)成不同的控制來(lái)進(jìn)行。在本實(shí)施方式中，由開(kāi)關(guān)控制部12C使之成為將柵網(wǎng)10分割成兩個(gè)區(qū)域10L、10R的狀態(tài)，對(duì)各區(qū)域10L、10R分別執(zhí)行刷新動(dòng)作。在此，以在圖1的構(gòu)成中對(duì)柵網(wǎng)10的左側(cè)區(qū)域10L進(jìn)行的刷新動(dòng)作為例進(jìn)行說(shuō)明。下面，根據(jù)圖9的信號(hào)波形圖，順次說(shuō)明和時(shí)間經(jīng)過(guò)相對(duì)應(yīng)的刷新動(dòng)作的推移。
首先發(fā)出刷新指令，根據(jù)行地址，選擇柵網(wǎng)10的區(qū)域10L中所包含的預(yù)定的字線WL作為刷新對(duì)象。另外，刷新對(duì)象的選擇字線WL是否包含在區(qū)域10L和區(qū)域10R的任意一方，可通過(guò)參照行地址中的1位來(lái)進(jìn)行判別。然后，在圖9的初始時(shí)刻，進(jìn)行刷新動(dòng)作之前的預(yù)充電動(dòng)作。此時(shí)，在將選擇控制線SL4從高切換到低的時(shí)刻，選擇控制線SL0、SL1同時(shí)變成了高的狀態(tài)(時(shí)序t0)。如圖10所示，在時(shí)序t0的開(kāi)關(guān)控制的狀態(tài)為，左側(cè)的開(kāi)關(guān)控制部12L的晶體管開(kāi)關(guān)TS0、TS1均被控制成接通，而中央的開(kāi)關(guān)控制部12C的晶體管開(kāi)關(guān)TS4、TS5均被控制成斷開(kāi)。
另外，在圖10中沒(méi)有表示右側(cè)的開(kāi)關(guān)控制部12R的晶體管開(kāi)關(guān)TS2、TS3的狀態(tài)。在本實(shí)施方式中，雖然不作為刷新對(duì)象的一側(cè)的開(kāi)關(guān)控制的狀態(tài)沒(méi)有特別制約，但在圖11～圖13的連接狀態(tài)圖中，為方便起見(jiàn)，表示了晶體管開(kāi)關(guān)TS2、TS3均被控制成斷開(kāi)的狀態(tài)。
在時(shí)序t0的連接狀態(tài)如圖11所示。在圖11中，示意性地表示了包含以下各部的電路部分柵網(wǎng)10的兩個(gè)區(qū)域10L、10R；其周?chē)淖x出放大器列11L、11R；和開(kāi)關(guān)控制部12L、12R、12C。左側(cè)的開(kāi)關(guān)控制部12L被控制成相對(duì)于左側(cè)的讀出放大器列11L的各讀出放大器SA，在一個(gè)輸入端子上連接2條位線BL0、BL1，在另一個(gè)輸入端子上連接2條位線BL2、BL3。并且，中央的開(kāi)關(guān)控制部12C被控制成將柵網(wǎng)10的兩個(gè)區(qū)域10L、10R的位線BL相互之間斷開(kāi)。從而，在區(qū)域10L中所包含的所有的位線BL，變成只有其一端和左側(cè)的讀出放大器列11L的任何一個(gè)讀出放大器SA連接的狀態(tài)。
在該狀態(tài)下，對(duì)區(qū)域10的所有的位線BL一起進(jìn)行預(yù)充電，由各個(gè)讀出放大器SA附帶的預(yù)充電補(bǔ)償電路(未圖示)、通過(guò)開(kāi)關(guān)控制部12L供給預(yù)充電電位。該預(yù)充電電位例如為電源電壓和接地電壓的中間電位。此時(shí)，如圖9所示，在時(shí)序t0從預(yù)充電補(bǔ)償電路輸出的位線補(bǔ)償信號(hào)為高。其后，將位線補(bǔ)償信號(hào)切換為低，從而預(yù)充電動(dòng)作結(jié)束。
接著，對(duì)在區(qū)域10L選擇的字線WL進(jìn)行的刷新動(dòng)作，分2個(gè)周期執(zhí)行。首先如圖9所示，在預(yù)充電動(dòng)作結(jié)束了的時(shí)刻將選擇控制線SL0從高切換到低，開(kāi)始前半部分的刷新動(dòng)作(時(shí)序t1)。如圖10所示，在時(shí)序t1的開(kāi)關(guān)控制的狀態(tài)被控制為晶體管開(kāi)關(guān)TS0為斷開(kāi)，且晶體管開(kāi)關(guān)TS1為接通。另外，中央的開(kāi)關(guān)控制部12C的晶體管開(kāi)關(guān)TS4、TS5保持?jǐn)嚅_(kāi)的狀態(tài)。
在時(shí)序t1，從圖11的連接狀態(tài)轉(zhuǎn)變?yōu)閳D12的連接狀態(tài)。在圖12中，可知柵網(wǎng)10中的刷新對(duì)象的字線WL包含在左側(cè)的區(qū)域10L中。開(kāi)關(guān)控制部12L被控制為相對(duì)于讀出放大器列11L的各讀出放大器SA，連接第奇數(shù)條的位線BL0、BL2作為位線對(duì)。中央的開(kāi)關(guān)控制部12C和圖11一樣，保持著將兩個(gè)區(qū)域10L、10R的位線BL相互之間斷開(kāi)的狀態(tài)。從而，區(qū)域10L中的半數(shù)的位線BL，成為只有其一端和讀出放大器SA連接的狀態(tài)。
在該狀態(tài)下，如圖9所示，作為刷新對(duì)象選擇的字線WL上升為高而被激活。該字線WL上的存儲(chǔ)單元MC之中，位于第奇數(shù)條的位線BL0、BL2上的存儲(chǔ)單元MC，其數(shù)據(jù)按每個(gè)位線對(duì)被左側(cè)的讀出放大器列11L讀出。此時(shí)，如圖9所示，位線對(duì)的信號(hào)電平由讀出放大器SA從當(dāng)初的微小電平進(jìn)行放大。其后，由各個(gè)讀出放大器SA讀出的數(shù)據(jù)被再寫(xiě)入到原來(lái)的存儲(chǔ)單元MC中。
接著，如圖9所示，先暫時(shí)將選擇控制線SL1從高切換到低，使之為將左側(cè)的讀出放大器列11L從區(qū)域10L斷開(kāi)的狀態(tài)，使位線補(bǔ)償信號(hào)在預(yù)定期間為高。這是為了將預(yù)充電電位供給到讀出放大器列11L的輸入端子側(cè)的配線，防止在后半部分的刷新周期時(shí)經(jīng)由位線BL而讀出的數(shù)據(jù)被破壞。
其后，將選擇控制線SL0從低切換到高，開(kāi)始后半部分的刷新動(dòng)作(時(shí)序t2)。如圖10所示，在時(shí)序t2的開(kāi)關(guān)控制的狀態(tài)被控制為晶體管開(kāi)關(guān)TS0為接通，且晶體管開(kāi)關(guān)TS1為斷開(kāi)。和時(shí)序t1狀態(tài)相反。另外，中央的開(kāi)關(guān)控制部12C的晶體管開(kāi)關(guān)TS4、TS5保持?jǐn)嚅_(kāi)的狀態(tài)。
在時(shí)序t2，從圖12的連接狀態(tài)轉(zhuǎn)變?yōu)閳D13的連接狀態(tài)。在圖13中，開(kāi)關(guān)控制部12L被控制為相對(duì)于讀出放大器列11L的各讀出放大器SA，連接第偶數(shù)條的位線BL1、BL3作為位線對(duì)。中央的開(kāi)關(guān)控制部12C和圖11一樣，保持著將兩個(gè)區(qū)域10L、10R的位線BL相互之間斷開(kāi)的狀態(tài)。從而，在區(qū)域10L中，在前半部分的刷新周期連接著的半數(shù)的位線BL被斷開(kāi)，另一方面，在前半部分的刷新周期未連接的剩余的半數(shù)的位線BL，成為只有其一端和讀出放大器SA連接的狀態(tài)。
在該狀態(tài)下，如圖9所示，保持著高的狀態(tài)的字線WL的存儲(chǔ)單元MC之中，位于第偶數(shù)條的位線BL1、BL3上的存儲(chǔ)單元MC，其數(shù)據(jù)按每個(gè)位線對(duì)被左側(cè)的讀出放大器列11L讀出。此時(shí)也和前半部分的刷新周期一樣，位線對(duì)的信號(hào)電平由讀出放大器SA從當(dāng)初的微小水平進(jìn)行放大后，由各個(gè)讀出放大器SA讀出的數(shù)據(jù)被再寫(xiě)入到原來(lái)的存儲(chǔ)單元MC中。其后，被選擇的字線WL下降為低，刷新動(dòng)作結(jié)束。之后，進(jìn)行控制，使位線補(bǔ)償信號(hào)和選擇控制線SL1變成高，對(duì)讀出放大器SA側(cè)的位線對(duì)和區(qū)域10L側(cè)的位線對(duì)供給預(yù)充電電位，恢復(fù)到當(dāng)初的狀態(tài)。
另外，上述一系列的動(dòng)作，在柵網(wǎng)10的右側(cè)區(qū)域10R中所包含的字線WL被選擇時(shí)也可同樣適用。此時(shí)，將左側(cè)的讀出放大器列11L和開(kāi)關(guān)控制部12L與右側(cè)的讀出放大器列11R和開(kāi)關(guān)控制部12R的作用對(duì)調(diào)，設(shè)想對(duì)稱的動(dòng)作即可。
如上所述，通過(guò)以2個(gè)周期進(jìn)行刷新動(dòng)作，能夠?qū)崿F(xiàn)降低刷新動(dòng)作時(shí)的電流消耗的效果。在本實(shí)施方式中，采用在刷新動(dòng)作時(shí)用中央的開(kāi)關(guān)控制部12C將位線BL斷開(kāi)、分離成兩個(gè)區(qū)域10L、10R的構(gòu)成，所以和通常的構(gòu)成相比，位線BL的長(zhǎng)度變成一半。從而，各條位線BL的容量減半，所以經(jīng)由位線BL流動(dòng)的向存儲(chǔ)單元MC的充放電電流也減半。另外，位線BL的容量減半后，由讀出放大器SA讀出的信號(hào)電平增加，所以能夠增加讀出放大器SA中的讀出裕度，結(jié)果就能夠延長(zhǎng)刷新動(dòng)作的間隔。這些效果相輔相成，能夠降低DRAM中的自刷新電流。
此時(shí)，從一開(kāi)始就將柵網(wǎng)10的尺寸構(gòu)成為一半時(shí)，位線BL的長(zhǎng)度也變成一半，其容量也能夠減半。但是，在該構(gòu)成中，柵網(wǎng)10的數(shù)量變成兩倍，所以讀出放大器列也需要設(shè)置兩倍。一般讀出放大器列的電路規(guī)模比較大，所以芯片面積的耗費(fèi)就會(huì)大幅度地增加。對(duì)此，根據(jù)本實(shí)施方式的構(gòu)成，只需設(shè)置中央的開(kāi)關(guān)控制部12C即可，作為電路規(guī)模，和增加讀出放大器列的情況相比，變得足夠小，所以既能夠減少控制芯片面積的耗費(fèi)，又能夠?qū)崿F(xiàn)上述的效果。
以本實(shí)施方式的構(gòu)成為基礎(chǔ)的刷新動(dòng)作，對(duì)在DRAM待機(jī)時(shí)以預(yù)定的間隔進(jìn)行的自刷新效果特別大。通常，對(duì)于安裝在移動(dòng)通信用途的設(shè)備中的DRAM，電流消耗取決于用于數(shù)據(jù)保持的自刷新所需要的電流。從而，采用本實(shí)施方式的構(gòu)成，通過(guò)實(shí)現(xiàn)位線BL的充放電電流的降低和自刷新間隔的延長(zhǎng)，在DRAM待機(jī)時(shí)能夠大幅度降低電流消耗。
在此，關(guān)于DRAM正常動(dòng)作時(shí)的自動(dòng)刷新，除了某種程度降低電流消耗的效果以外，從不同的觀點(diǎn)，可期待有關(guān)存取性能的效果。即，在刷新動(dòng)作時(shí)，由開(kāi)關(guān)控制部12C將各條位線BL進(jìn)行分離，所以還能夠在區(qū)域10L和區(qū)域10R分別選擇各1條共計(jì)2條的字線WL，在兩個(gè)區(qū)域10L、10R同時(shí)進(jìn)行和上述同樣的刷新動(dòng)作。此時(shí)，假設(shè)柵網(wǎng)10有m條字線，則一共執(zhí)行m/2個(gè)的刷新動(dòng)作即可，所以不會(huì)增加位線BL的充放電電流，而能夠降低伴隨刷新動(dòng)作的占用率。
另外，關(guān)于本實(shí)施方式的DRAM，說(shuō)明了開(kāi)關(guān)控制部12C配置在柵網(wǎng)10的中央部、可將其分割成分別包括相同數(shù)量的字線WL的兩個(gè)區(qū)域10L、10R的構(gòu)成，但是也可以是在柵網(wǎng)10中的各位線BL的延伸方向的大致中央附近配置開(kāi)關(guān)控制部12C、可將其分割成字線WL的條數(shù)稍有不同的兩個(gè)區(qū)域10L、10R的構(gòu)成。
另外，關(guān)于本實(shí)施方式的DRAM，說(shuō)明了包括多個(gè)適用圖1～圖4的構(gòu)成的柵網(wǎng)10的構(gòu)成，但是圖1～圖4所示的構(gòu)成在適用于整體的存儲(chǔ)單元陣列的情況，或者適用于多個(gè)單位塊中的一個(gè)單位塊中的情況，也能夠?qū)崿F(xiàn)。
以上，根據(jù)本實(shí)施方式具體說(shuō)明了本發(fā)明的內(nèi)容，但本發(fā)明并非限定于上述的實(shí)施方式，可在不脫離其宗旨的范圍內(nèi)進(jìn)行各種變更。在本實(shí)施方式中，例示了例如共有讀出放大器方式、1/4間距單元陣列方式、1/2間距單元陣列方式、或讀出放大器列11及開(kāi)關(guān)控制部12C的各種構(gòu)成，但并不限于該方式和構(gòu)成，本發(fā)明可廣泛適用于包括開(kāi)位線單元陣列方式等的多種半導(dǎo)體存儲(chǔ)裝置。
本發(fā)明不限于上述實(shí)施方式，可在不脫離其范圍的情況下進(jìn)行各種變形或變更。
本申請(qǐng)基于2005年3月31日提交的日本專利申請(qǐng)No.2005-104310，其全部?jī)?nèi)容均合并在其中。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有一個(gè)或多個(gè)單位塊，由配置在存儲(chǔ)單元陣列的、在多條字線和多條位線的交點(diǎn)形成的多個(gè)存儲(chǔ)單元構(gòu)成；第一讀出放大器列，配置在上述多條位線的一端側(cè)，包括經(jīng)由屬于上述單位塊的上述多條位線、對(duì)上述存儲(chǔ)單元的數(shù)據(jù)進(jìn)行放大的多個(gè)讀出放大器；第二讀出放大器列，配置在上述多條位線的另一端側(cè)，包括經(jīng)由屬于上述單位塊的上述多條位線、對(duì)上述存儲(chǔ)單元的數(shù)據(jù)進(jìn)行放大的多個(gè)讀出放大器；第一開(kāi)關(guān)機(jī)構(gòu)，對(duì)上述多條位線的一端和上述第一讀出放大器列之間的連接狀態(tài)進(jìn)行切換；第二開(kāi)關(guān)機(jī)構(gòu)，對(duì)上述多條位線的另一端和上述第二讀出放大器列之間的連接狀態(tài)進(jìn)行切換；第三開(kāi)關(guān)機(jī)構(gòu)，配置在上述多條位線的延伸方向的大致中央部，將上述多條位線切換成在其一端和另一端之間連接的狀態(tài)或斷開(kāi)的狀態(tài)的任何一種；和刷新控制機(jī)構(gòu)，以如下方式進(jìn)行控制在上述單位塊的刷新動(dòng)作時(shí)，作為由上述第三開(kāi)關(guān)機(jī)構(gòu)將上述多條位線斷開(kāi)的狀態(tài)，將上述單位塊分割成上述多條位線的一端側(cè)的第一區(qū)域和上述多條位線的另一端側(cè)的第二區(qū)域，當(dāng)刷新對(duì)象的選擇字線屬于上述第一區(qū)域時(shí)，用上述第一開(kāi)關(guān)機(jī)構(gòu)和上述第一讀出放大器列進(jìn)行上述刷新動(dòng)作，并且當(dāng)上述選擇字線屬于上述第二區(qū)域時(shí)，用上述第二開(kāi)關(guān)機(jī)構(gòu)和上述第二讀出放大器列進(jìn)行上述刷新動(dòng)作。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述刷新控制機(jī)構(gòu)，以如下方式進(jìn)行控制在進(jìn)行了上述多條位線的預(yù)充電動(dòng)作后，用上述第一或第二讀出放大器列將上述多條位線按半數(shù)分成2個(gè)刷新周期，進(jìn)行上述刷新動(dòng)作。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述存儲(chǔ)單元陣列，通過(guò)共有讀出放大器方式構(gòu)成，該共有讀出放大器方式為夾著上述第一或第二讀出放大器列而鄰接的上述單位塊共有該讀出放大器列。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述第一、第二、第三開(kāi)關(guān)機(jī)構(gòu)，由將進(jìn)行各自的接通/斷開(kāi)控制的選擇控制線和柵極連接的晶體管開(kāi)關(guān)構(gòu)成。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述第一讀出放大器列和上述第二讀出放大器列中所包含的各個(gè)上述讀出放大器，具有輸入由2條上述位線構(gòu)成的位線對(duì)的兩個(gè)輸入端子，且只在上述單位塊中任意的上述字線上的與上述位線對(duì)的兩個(gè)交點(diǎn)中的一個(gè)上形成上述存儲(chǔ)單元。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述存儲(chǔ)單元陣列以1/4間距單元陣列方式構(gòu)成，上述第一和第二開(kāi)關(guān)機(jī)構(gòu)被構(gòu)成為可相對(duì)于上述各個(gè)讀出放大器的上述兩個(gè)輸入端子，分別切換鄰接的4條1組的位線中的第奇數(shù)個(gè)位線對(duì)的連接狀態(tài)和第偶數(shù)個(gè)位線對(duì)的連接狀態(tài)。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述存儲(chǔ)單元陣列以1/2間距單元陣列方式構(gòu)成，上述第一和第二開(kāi)關(guān)機(jī)構(gòu)被構(gòu)成為可相對(duì)于上述各個(gè)讀出放大器的上述兩個(gè)輸入端子，分別切換鄰接的4條1組的位線中、由在一側(cè)鄰接的2條位線構(gòu)成的位線對(duì)的連接狀態(tài)和由在另一側(cè)鄰接的2條上述位線構(gòu)成的位線對(duì)的連接狀態(tài)。
8.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述刷新控制機(jī)構(gòu)，以如下方式進(jìn)行控制以上述第一區(qū)域的選擇字線和上述第二區(qū)域的選擇字線雙方為刷新對(duì)象，在同一時(shí)序下進(jìn)行使用了上述第一開(kāi)關(guān)機(jī)構(gòu)和上述第一讀出放大器列的刷新動(dòng)作、和使用了上述第二開(kāi)關(guān)機(jī)構(gòu)和上述第二讀出放大器列的刷新動(dòng)作。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述第一和第二區(qū)域，為屬于上述單位塊的上述多條字線中半數(shù)的字線所屬的區(qū)域。
10.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，上述刷新控制機(jī)構(gòu)，為了在待機(jī)時(shí)保持?jǐn)?shù)據(jù)，以預(yù)定的間隔執(zhí)行控制自刷新動(dòng)作。
全文摘要
本發(fā)明的半導(dǎo)體存儲(chǔ)裝置具有由多個(gè)存儲(chǔ)單元構(gòu)成的一個(gè)或多個(gè)單位塊；第一讀出放大器列，配置在多條位線的一端側(cè)；第二讀出放大器列，配置在多條位線的另一端側(cè)；第一開(kāi)關(guān)機(jī)構(gòu)，切換多條位線的一端和第一讀出放大器列之間的連接狀態(tài)；第二開(kāi)關(guān)機(jī)構(gòu)，切換多條位線的另一端和第二讀出放大器列之間的連接狀態(tài)；第三開(kāi)關(guān)機(jī)構(gòu)，配置在多條位線的延伸方向的大致中央部，將多條位線切換成連接狀態(tài)或斷開(kāi)狀態(tài)；和刷新控制機(jī)構(gòu)，在單位塊的刷新動(dòng)作時(shí)，作為多條位線斷開(kāi)的狀態(tài)將單位塊分割成第一區(qū)域和第二區(qū)域，選擇字線屬于第一區(qū)域時(shí)用第一開(kāi)關(guān)機(jī)構(gòu)和第一讀出放大器列，選擇字線屬于第二區(qū)域時(shí)用第二開(kāi)關(guān)機(jī)構(gòu)和第二讀出放大器列。
文檔編號(hào)G11C11/401GK1841552SQ20061007385
公開(kāi)日2006年10月4日 申請(qǐng)日期2006年3月31日 優(yōu)先權(quán)日2005年3月31日
發(fā)明者梶谷一彥 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社