專利名稱：非易失性半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種非易失性半導(dǎo)體存儲器，特別涉及具有用于選擇存儲器件和控制寫電流的選擇器的非易失性半導(dǎo)體存儲器。
背景技術(shù)：
作為非易失性半導(dǎo)體存儲器之一的閃存目前已經(jīng)被廣泛地使用。目前的可電氣地重寫數(shù)據(jù)的存儲器，諸如閃存，具有大容量，并且相應(yīng)地已經(jīng)開發(fā)了存儲單元的較小半導(dǎo)體器件。盡管目前的存儲器容量增加了，但存儲器產(chǎn)品的輸入/輸出端數(shù)量與以前保持相同。因此，大容量存儲器通常具有用于選擇存儲器件的分級選擇器，由此以較少數(shù)量的輸入/輸出端實現(xiàn)了存儲器面積的有效利用。作為數(shù)據(jù)重寫單位的扇區(qū)包括多個存儲器件。每個存儲器件將數(shù)據(jù)存儲為注入到存儲器件的電荷。
在日本未審專利申請公開No.H04-74391中描述了現(xiàn)有存儲器的例子。圖13示出了該存儲器的平面布圖的模型圖。該存儲器包括作為高階選擇器的Y10選擇器13100到Y(jié)1m選擇器1310m(它們在此統(tǒng)稱為Y1選擇器1310)，和用于控制Y1選擇器1310的Y10DEC 13110到Y(jié)1mDEC 1311m(它們在此統(tǒng)稱為Y1DEC 1311)。每個Y1選擇器1310具有n個單元。各單元具有相同的結(jié)構(gòu)。例如，第n單元1305n具有作為低階選擇器的Y2n選擇器1312n、用于控制Y2n選擇器1312n的譯碼器Y2nDEC 1313n、扇區(qū)1314n和用于控制扇區(qū)中的各存儲器件的譯碼器XnDEC 1315n。存儲器的容量取決于選擇器Y1選擇器1310、譯碼器Y1DEC 1311以及單元的數(shù)量。
該存儲器還包括焊盤1301，用于進行與外部器件的連接；輸入/輸出電路1302，其具有輸入/輸出緩存器；輸入/輸出控制器1303，用于控制輸入/輸出電路1302和內(nèi)部器件之間的信號；以及內(nèi)部升壓器1304，用于生成內(nèi)部使用的升高電壓。該存儲器還包括一組寫電路1306，其包括WC0到WC15，用于將寫電壓提供到存儲器件；以及一組讀出放大器1307，其包括SA0到SA15，用于讀取存儲的數(shù)據(jù)。每個單元通過布線1308連接到寫電路組1306和讀出放大器組1307。
當(dāng)讀取存儲的數(shù)據(jù)時，讀出放大器1307讀取存儲在存儲器件中的數(shù)據(jù)。然后，該數(shù)據(jù)通過輸入/輸出控制器1303、輸入/輸出電路1302以及焊盤1301被提供到外部。
當(dāng)將數(shù)據(jù)寫入到存儲器件0n時，根據(jù)從外部通過焊盤1301、輸入/輸出電路1302和輸入/輸出控制器1303輸入的輸入信號，寫電路組1306將寫電壓和寫控制電流提供到要寫入數(shù)據(jù)的存儲器件。此外，根據(jù)該輸入信號，譯碼器Y10DEC 13110選擇預(yù)定的Y10選擇器13100，譯碼器Y2nDEC 1313n選擇Y2n選擇器1312n中的預(yù)定選擇器。此外，根據(jù)該輸入信號，譯碼器XnDEC 1315n選擇Cn扇區(qū)1314n中的預(yù)定存儲器件。來自寫電路組1306的寫電壓和寫控制電流通過所選Y10選擇器13100和Y2n選擇器1312n被提供到Cn扇區(qū)1314n中的所選存儲器件。根據(jù)由上述操作提供的寫電壓和寫控制電流，存儲器件將電子積累在單元晶體管的存儲節(jié)點中，由此存儲了數(shù)據(jù)。
圖14是當(dāng)向存儲器件存儲數(shù)據(jù)時數(shù)據(jù)存儲電路的電路圖。圖14所示的數(shù)據(jù)存儲電路包括寫電路WC0、作為所選Y10選擇器的晶體管QY1、作為所選Y2n選擇器的晶體管QY2、以及所選存儲器件QX。寫電路WC0具有寫門QW1和控制晶體管QK。寫門QW1的柵極端被提供有電壓VR，源極端被提供有寫控制電壓VPDD，漏極端被連接到控制晶體管QK的漏極端?？刂凭w管QK的柵極端被提供有控制電壓VPGD。電壓VPGD確定控制晶體管QK的寫控制電流IL。控制晶體管QK源極端作為寫電路WC0的輸出。
為了便于布圖，寫電路WC0的輸出和下一級中的晶體管QY1的漏極端通過長布線長度來連接，因此在其間存在布線電阻R。因而，在圖14所示的電路圖中放置了布線電阻器R。
從Y10DEC 13110為晶體管QY1的柵極端提供電壓VPPG。晶體管QY1的漏極端作為單元的輸入端。晶體管QY1的源極端連接到下一級中的晶體管QY2的漏極端。
從Y2nDEC 13130為晶體管QY2的柵極端提供電壓VPPG。晶體管QY2的源極端連接到下一級中的存儲器件QX的漏極端。晶體管QY2和存儲器件QX的源極端之間的電壓作為寫電壓VD。
從XnDEC 1315n為存儲器件QX的柵極端提供電壓VPPG，其源極端被提供有電壓CS，該電壓CS是在寫入、擦除和讀取的每個模式中的預(yù)定電壓。當(dāng)寫入數(shù)據(jù)時，根據(jù)寫電壓VD，從寫電路WC0為存儲器件QX提供寫控制電流IL。電流IL使電子積累在存儲器件QX的存儲節(jié)點中，從而存儲了數(shù)據(jù)。
圖15示出了電流IL和電壓VD之間的關(guān)系。例如，在圖13所示的布圖中，當(dāng)從寫電路WC15向單元mn寫入數(shù)據(jù)時，寫控制電流IL和寫電壓VD之間的關(guān)系用圖15中的實線所示的寫電流曲線a來表示。該電流曲線的起始點A處的電壓是從控制電壓VPGD減去控制晶體管QK的閾值電壓VT以及布線電阻R和電流IL的乘積得到的結(jié)果的值。由于寫電路WC15和單元mn之間的距離短，所以布線電阻R很小。因而，在起始點A處的電壓基本上可以用VPGD-VT來表示。當(dāng)從寫電路WC15向單元0n寫入數(shù)據(jù)時，寫控制電流IL和寫電壓VD之間的關(guān)系用圖15中的虛線所示的寫電流曲線b來表示。由于寫電路WC15和單元0n之間的距離長，所以布線電阻R很大，并且電流曲線b的斜率小于電流曲線a的斜率。寫電壓VD的起始點B用VPGD-VT-R*IL來表示。因而，在電流曲線的起始點處的電壓隨著寫電路到單元的距離增加而降低。例如，如果寫電路和單元mn用鋁線來布線，該鋁線為5μm寬、100μm長、具有每單位面積0.07Ω/□的電阻，布線電阻R近似為(100μm/5μm)*0.07Ω/□＝1.4Ω。另一方面，寫電路和單元0n以5μm的寬度和10,000μm的長度來布線，布線電阻R近似為(10,000μm/5μm)*0.07Ω/□＝140Ω。
在圖15中，用點劃線所示的圖線圖表示存儲器件QX的電流-電壓特性。當(dāng)將數(shù)據(jù)存儲到存儲器件QX中時，在存儲器件QX的寫電流特性和電流-電壓特性的圖線中的交點處的電壓需要高于寫下限電壓。如果在交點處的電壓較高，則寫速度較高。
由于在現(xiàn)有存儲器中寫電路設(shè)置存儲器件的寫電壓，所以提供給存儲器件的實際寫電壓具有這樣的電平，即從由寫電路設(shè)置的電平減去由于布線電阻引起的電壓降。布線電阻根據(jù)芯片上從寫電路到存儲器件的長度或者存儲器件的位置而變化。因而，寫電壓根據(jù)芯片上的布圖而變化，并且因此寫速度相應(yīng)地變化。如果發(fā)生器件的制造差異，諸如閾值電壓和形狀差異，在存儲器件的寫電流特性和電流-電壓特性的曲線中的交點處的電壓下降得比寫下限電壓低，這能夠引起寫故障。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供一種非易失性半導(dǎo)體存儲器，其包括多個存儲器件，用于存儲數(shù)據(jù)；寫電路，用于提供用于數(shù)據(jù)寫入的高電壓；多個選擇器，其連接在寫電路和多個存儲器件之間，用于從多個存儲器件中選擇一個存儲器件；以及控制電路，用于從多個選擇器中選擇一個選擇器、將控制電壓輸入到所選的選擇器的控制端、并根據(jù)控制電壓設(shè)置存儲器件的寫電壓。
本發(fā)明通過使用從控制電路輸出的電壓，來控制選擇器的柵極電壓，其中該控制電路用于從多個選擇器中選擇一個選擇器。這允許選擇器控制輸入到存儲器件中的寫控制電流。這也允許選擇器確定輸入到存儲器件的寫電壓。因此，由于根據(jù)選擇器的控制電壓來確定寫電壓，所以能夠消除由于寫電路和選擇器之間的布線電阻而發(fā)生電壓降的影響。這使得能夠抑制由于芯片的布圖引起的輸入到存儲器件的寫電壓的變化。結(jié)果，能夠以高精度控制寫電壓，從而抑制了向存儲器件寫入的數(shù)據(jù)寫速度的變化。


從結(jié)合附圖的下面描述中，本發(fā)明的上述和其他目的、優(yōu)點和特征將更加明顯，其中圖1是根據(jù)第一實施例的存儲器的平面布圖的模型圖；圖2是根據(jù)第一實施例的存儲器功能電路的電路圖；圖3是根據(jù)第一實施例的寫電路的電路圖；圖4是根據(jù)第一實施例的Y1DEC的電路圖；圖5是根據(jù)第一實施例的Y2DEC的電路圖；圖6是根據(jù)第一實施例的在數(shù)據(jù)寫入中變?yōu)閷?dǎo)通的器件的電路圖；圖7是示出了根據(jù)第一實施例的存儲器件的電流-電壓特性和寫電流曲線的圖；圖8是根據(jù)第二實施例的存儲器的平面布圖的模型圖；圖9是根據(jù)第二實施例的存儲器功能電路的電路圖；圖10是根據(jù)第二實施例的Y1DEC的電路圖；圖11是根據(jù)第二實施例的Y2DEC的電路圖；圖12是根據(jù)第二實施例的在數(shù)據(jù)寫入中變?yōu)閷?dǎo)通的器件的電路圖；圖13是根據(jù)現(xiàn)有技術(shù)的存儲器的平面布圖的模型圖；圖14是根據(jù)現(xiàn)有技術(shù)的在數(shù)據(jù)寫入中變?yōu)閷?dǎo)通的器件的電路圖；以及圖15是示出了根據(jù)現(xiàn)有技術(shù)的存儲器件的電流-電壓特性和寫電流曲線的圖。
具體實施例方式
現(xiàn)在，將參考說明性的實施例在此描述本發(fā)明。本領(lǐng)域技術(shù)人員將認(rèn)識到，利用本發(fā)明的教導(dǎo)，能夠?qū)崿F(xiàn)很多替代實施例，并且本發(fā)明不限于為了解釋的目的而說明的實施例。
第一實施例圖1示出了根據(jù)本發(fā)明的第一實施例的存儲器的平面布圖的模型圖。該存儲器包括Y10選擇器1100到Y(jié)1m選擇器110m(在此統(tǒng)稱為Y1選擇器110)，其作為高階選擇器；以及Y10DEC 1100到Y(jié)1m111m(在此統(tǒng)稱為Y1DEC 111)，用于利用從地址信號譯碼的信號來控制Y1選擇器110。Y1選擇器110中的每個具有多個單元。各單元具有相同的結(jié)構(gòu)。例如，第n單元105n具有作為低階選擇器的Y2n選擇器112n；譯碼器Y2nDEC 113n，用于利用從地址信號譯碼的信號來控制Y2n選擇器112n；包括多個存儲器件的扇區(qū)114n；以及用于控制存儲器件的譯碼器XnDEC 115n。存儲器的容量取決于選擇器Y1選擇器110、譯碼器Y1DEC 111和單元的數(shù)量。
該存儲器還包括用于進行外部連接的焊盤101；具有輸入/輸出緩存器的輸入輸出電路102；用于控制輸入/輸出電路102和外部器件之間的信號的輸入/輸出控制器103；以及內(nèi)部升壓器104，用于生成內(nèi)部使用的升高電壓。該存儲器還包括一組寫電路106，其包括WC0到WC 15，用于將寫電壓提供到存儲器件；以及一組讀出放大器107，其包括SA0到SA15，用于讀取存儲的數(shù)據(jù)。每個單元通過布線108連接到寫電路組106和讀出放大器組107。
存儲功能電路包括一個寫電路WC0、一個讀出放大器SA0、Y10選擇器1100、Y10DEC 1110以及與Y10選擇器1100相連接的多個單元105。圖2示出了存儲功能電路200。
存儲功能電路200包括連接到寫電路WC0和讀出放大器SA0的Y10選擇器1100；控制Y10選擇器1100的Y10DEC 1110；連接到Y(jié)10選擇器1100的Y20選擇器1120到Y(jié)2n選擇器112n(統(tǒng)稱為Y2選擇器112)；分別控制相應(yīng)的Y2選擇器112的Y20DEC 1130到Y(jié)2nDEC113n(統(tǒng)稱為Y2DEC 113)；分別連接到每個Y2選擇器的C0扇區(qū)1140到Cn扇區(qū)114n(統(tǒng)稱為C扇區(qū)114)；以及用于控制相應(yīng)扇區(qū)的X0DEC1150到XnDEC 115n(統(tǒng)稱作XDEC 115)。
根據(jù)來自輸入緩存器(未示出)的數(shù)據(jù)信號Din0，寫電路WC0提供用于將數(shù)據(jù)寫入到扇區(qū)中的存儲器件(例如，M000到M07n、M700到M77n等)的寫控制電壓VPDD和寫控制電流IL。將在后面詳細描述寫電路WC0。讀出放大器SA0讀取存儲在存儲器件中的數(shù)據(jù)，并且將其傳輸?shù)竭B接在后續(xù)級中的輸出緩存器(未示出)。
Y10選擇器1100具有多個高階選擇晶體管(例如，QY0到QY7)。該多個高階選擇晶體管的漏極分別連接到寫電路WC0。該多個高階選擇晶體管的柵極分別被提供有從相應(yīng)的Y10DEC 1100輸出的高階選擇控制信號。高階選擇控制信號激活多個高階選擇晶體管之一。高階選擇控制信號是由Y10DEC 1100根據(jù)輸入到Y(jié)10DEC 1100的地址信號Adj和控制電壓VP(包括升高電壓VPPG和電源電壓VCC)產(chǎn)生的。
存儲功能電路200包括連接到一個Y10選擇器1100的n個低階選擇器Y20選擇器1120到Y(jié)2n選擇器112n。由于每個低階選擇器的連接相同，所以在此詳細描述Y20選擇器1120。
Y20選擇器1120具有多個低階選擇晶體管。例如，8個低階選擇晶體管連接到一個高階選擇晶體管。低階選擇晶體管的漏極連接到高階選擇晶體管的源極。表示每個低階選擇晶體管的參考標(biāo)號是這樣的，即第二位表示高階選擇晶體管的參考標(biāo)號，第一位表示低階選擇晶體管的參考標(biāo)號。例如，連接到第0高階選擇晶體管QY0的第0到第7低階選擇晶體管的參考標(biāo)號分別是QY00到QY07。
低階選擇晶體管的柵極被提供有從Y20DEC 1130輸出的低階選擇控制信號。例如，連接到第0到第7高階選擇晶體管的第0低階選擇晶體管(QY00到QY70)通過Y20DEC 1130的布線Y00被提供有相同的低階選擇控制信號。低階選擇控制信號激活連接到Y(jié)20DEC 1130的多條控制布線(例如Y00到Y(jié)07)之一。低階選擇控制信號是由Y20DEC1130根據(jù)輸入到Y(jié)20DEC 1130的地址信號Adi和控制電壓VP(包括升高電壓VPPG和電源電壓VCC)產(chǎn)生的。
存儲功能電路200具有對應(yīng)于每個Y2選擇器的扇區(qū)。例如，C0扇區(qū)1140連接到Y(jié)20選擇器1120。由于每個扇區(qū)的連接相同，所以在此詳細描述C0扇區(qū)1140。
C0扇區(qū)1140包括多個存儲器件。每個存儲器件的漏極連接到相應(yīng)的低階選擇晶體管的源極。例如，n個存儲器件M000到M00n連接到低階選擇晶體管QY00的源極。表示每個存儲器件的參考標(biāo)號是這樣的，即第三位和第二位表示對應(yīng)的低階選擇晶體管的參考標(biāo)號，第一位表示存儲器件的參考標(biāo)號。例如，連接到低階選擇晶體管QY00的第0到第n存儲器件的參考標(biāo)號分別是M000到M00n。此外，每個存儲器件的柵極被提供有從X0DEC 1150輸出的存儲器件控制信號。例如，分別連接到Y(jié)20選擇器1120的低階選擇晶體管的第0存儲器件(M000到M070、M700到M770等)通過X0DEC 1150的存儲器件選擇信號布線X00被提供有相同的存儲器件控制信號。存儲器件控制信號激活連接到X0DEC 1150的多條控制布線(例如，X00到X0n)之一。存儲器件控制信號是由X0DEC 1150根據(jù)輸入到X0DEC 1150的地址信號Adk和控制電壓VXPS來生成的。存儲器件的源極分別被提供有電壓CS。電壓CS是在存儲器操作的寫入、擦除和讀取的每個模式中提供的預(yù)定電壓。
下面詳細說明寫電路WC0。圖3示出了寫電路WC0的內(nèi)部電路。圖3所示的寫電路300具有寫信號生成器301。寫信號生成器301接收寫數(shù)據(jù)Din0和寫控制電壓VPDD，并輸出寫信號SB0。寫信號生成器301包括反相器310、高電壓開關(guān)311、PMOS晶體管QW1以及NMOS晶體管QW2。
反相器310將輸入的反相進行輸出。反相器310被提供有寫數(shù)據(jù)Din0，并且反相器310的輸出被提供到高電壓開關(guān)311。高電壓開關(guān)311根據(jù)反相器310的輸出和寫數(shù)據(jù)Din0輸出高電平(例如，輸入寫控制電壓VPDD)或者低電平(例如，地電壓)。高電壓開關(guān)311的輸出連接到PMOS晶體管QW1的柵極。PMOS晶體管QW1的源極被提供有寫控制電壓VPDD，并且漏極連接到NMOS晶體管QW2的漏極。輸出信號SB0從PMOS晶體管QW1和NMOS晶體管QW2之間的節(jié)點輸出。NMOS晶體管QW2的柵極被提供有寫數(shù)據(jù)Din0，并且源極連接到地。
當(dāng)向PMOS晶體管QW1的柵極提供高電平信號時，PMOS晶體管QW1截止，當(dāng)向其柵極提供低電平信號時，其導(dǎo)通。當(dāng)向NMOS晶體管QW2的柵極提供高于閾值電壓的電壓時，NMOS晶體管QW2導(dǎo)通，當(dāng)向其柵極提供低電平信號時，其截止。反相器310和高電壓開關(guān)311控制晶體管QW1和QW2的柵極電壓，使得當(dāng)PMOS晶體管QW1導(dǎo)通時NMOS晶體管QW2截止，并且當(dāng)PMOS晶體管QW1截止時NMOS晶體管QW2導(dǎo)通。
總之，寫電路WC0根據(jù)寫數(shù)據(jù)Din0輸出低電平信號或者寫控制電壓VPDD。此外，由于輸出被連接到提供給寫電路WC0的寫控制電壓VPDD，所以當(dāng)其輸出寫控制電壓VPDD時，寫電路WC0還輸出寫控制電流IL。
下面詳細描述Y10DEC 1110的內(nèi)部。圖4示出了表示Y10DEC 1110的電路圖。圖4所示的Y10DEC 400包括下降電壓生成器401、供給電壓選擇器402和高階選擇控制信號生成器410到417。Y10DEC 400被提供有升高電壓VPPG和電源電壓VCC。
下降電壓生成器401包括電阻器4010和R3、放大器4011和晶體管QY4010。電阻器4010連接在升高電壓VPPG和地之間，放大器4011的正輸入端連接到電阻器4010的分壓電阻器，它們是R1和R2。放大器4011的輸出連接到晶體管QY4010的柵極。晶體管QY4010的源極被提供有控制電壓VPPG，電阻器R3連接在晶體管QY4010的源極和地之間。晶體管QY4010和電阻器R3之間的節(jié)點連接到放大器4011的負輸入端，并且其作為下降電壓生成器401的輸出。
總之，下降電壓生成器401輸出電壓VPGD，其經(jīng)由放大器4011的緩沖器、晶體管QY4010和電阻器R3從根據(jù)電阻器R1和R2的比產(chǎn)生的控制電壓VPPG下降。
供給電壓選擇器402包括晶體管QY4021和QY4022。晶體管QY4022的柵極被提供有選擇信號PG，晶體管QY4021的柵極被提供有選擇信號NPG，其是選擇信號PG的反相。晶體管QY4021的源極連接到下降電壓生成器401的輸出，漏極連接到晶體管QY4022的漏極。晶體管QY4022的源極被提供有電源電壓VCC。晶體管QY4021和QY4022之間的節(jié)點作為供給電壓選擇器402的輸出?？傊?，供給電壓選擇器402根據(jù)選擇信號PG和NPG輸出從下降電壓生成器401輸出的下降電壓VPGD或者電源電壓VCC。
譯碼器Y10DEC 400具有與被控制的高階選擇晶體管相同數(shù)量的高階選擇控制信號生成器。由于在本實施例中高階選擇晶體管的數(shù)量是8，所以高階選擇控制信號生成器的數(shù)量也是8。高階選擇控制信號生成器具有相同的電路結(jié)構(gòu)，在此將詳細描述高階選擇控制信號生成器410。
高階選擇控制信號生成器410包括ADYa 4100、反相器4101和4102、高電壓開關(guān)4103、PMOS晶體管QY401、NMOS晶體管QY402。
ADYa 4100根據(jù)輸入地址信號Adj輸出高電平或者低電平信號。然后該信號通過與ADYa 4100串聯(lián)連接的反相器4101和4102輸入到高電壓開關(guān)4103。
被提供有來自ADYa 4100的信號的反相器4101的輸出連接到高電壓開關(guān)4103和晶體管QY402的柵極。高電壓開關(guān)4103根據(jù)反相器4102的輸出和反相器4101的輸出來輸出從供給電壓選擇器402提供的電壓或者地電壓。高電壓開關(guān)4103的輸出連接到PMOS晶體管QY401的柵極。
PMOS晶體管QY401的源極連接到供給電壓選擇器402的輸出，漏極連接到NMOS晶體管QY402的漏極。NMOS晶體管QY402的源極連接到地。PMOS晶體管QY401和NMOS晶體管QY402之間的節(jié)點作為高階選擇控制信號生成器410的輸出，通過其輸出高階選擇控制信號。
當(dāng)向PMOS晶體管QY401的柵極提供高電平信號時，PMOS晶體管QY401截止，當(dāng)向其柵極提供低電平信號時其導(dǎo)通。當(dāng)向NMOS晶體管QY402的柵極提供高于閾值電壓的電壓時，NMOS晶體管QY402導(dǎo)通，當(dāng)向其柵極提供低電平信號時其截止。反相器4102和高電壓開關(guān)4103控制晶體管QY401和QY402的柵極電壓，使得當(dāng)PMOS晶體管QY401導(dǎo)通時NMOS晶體管QY402截止，當(dāng)PMOS晶體管QY401截止時NMOS晶體管QY402導(dǎo)通?？傊唠A選擇控制信號生成器410根據(jù)地址信號Adj輸出低電平信號或者從供給電壓選擇器402輸出的電壓。
下面詳細描述Y20DEC 1130的內(nèi)部。圖5示出了表示Y20DEC 1130的電路圖。圖5所示的Y20DEC 500包括供給電壓選擇器501和低階選擇控制信號生成器510到517。Y20DEC 500被提供有升高電壓VPPG和電源電壓VCC。
供給電壓選擇器501包括晶體管QY5010和QY5011。晶體管QY5011的柵極被提供有選擇信號PG，晶體管QY5010的柵極被提供有選擇信號NPG，其是選擇信號PG的反相。晶體管QY5010的源極被提供有升高電壓VPPG，漏極連接到晶體管QY5011的漏極。晶體管QY5011的源極被提供有電源電壓VCC。晶體管QY5010和QY5011之間的節(jié)點作為供給電壓選擇器501的輸出?？傊?，供給電壓選擇器501根據(jù)選擇信號PG和NPG輸出升高電壓VPPG或者電源電壓VCC。
譯碼器Y20DEC 500具有與要整體被控制的低階選擇晶體管組相同數(shù)量的低階選擇控制信號生成器。由于在本實施例中低階選擇晶體管的數(shù)量是8，所以低階選擇控制信號生成器的數(shù)量也是8。低階選擇控制信號生成器具有相同的電路結(jié)構(gòu)，在此詳細描述低階選擇控制信號生成器510。
低階選擇控制信號生成器510包括ADYb 5100、反相器5101和5102、高電壓開關(guān)5103、PMOS晶體管QY501和NMOS晶體管QY502。
ADYb 5100根據(jù)輸入地址信號Adi來輸出高電平或者低電平的信號。然后該信號通過與ADYb 5100串聯(lián)連接的反相器5101和5102輸入到高電壓開關(guān)5103。
被提供有來自ADYb 5100的信號的反相器5101的輸出連接到高電壓開關(guān)5103和晶體管QY502的柵極。高電壓開關(guān)5103根據(jù)反相器5102的輸出和反相器5101的輸出來輸出從供給電壓選擇器501提供的電壓或者地電壓。高電壓開關(guān)5103的輸出連接到PMOS晶體管QY501的柵極。
PMOS晶體管QY501的源極連接到供給電壓選擇器501的輸出，漏極連接到NMOS晶體管QY502的漏極。NMOS晶體管QY502的源極連接到地。PMOS晶體管QY501和NMOS晶體管QY502之間的節(jié)點作為低階選擇控制信號生成器510的輸出，低階選擇控制信號通過其輸出。
當(dāng)向PMOS晶體管QY501的柵極提供高電平信號時，PMOS晶體管QY501截止，當(dāng)向其柵極提供低電平信號時其導(dǎo)通。當(dāng)向NMOS晶體管QY502的柵極提供高于閾值電壓的電壓時，NMOS晶體管QY502導(dǎo)通，當(dāng)向其柵極提供低電平信號時其截止。反相器5102和高電壓開關(guān)5103控制晶體管QY501和QY502的柵極電壓，使得當(dāng)PMOS晶體管QY501導(dǎo)通時NMOS晶體管QY502截止，當(dāng)PMOS晶體管QY501截止時NMOS晶體管QY502導(dǎo)通。總之，低階選擇控制信號生成器510根據(jù)地址信號Adi輸出低電平信號或者從供給電壓選擇器501輸出的電壓。
在此描述例如當(dāng)存儲功能電路200讀取存儲在C0扇區(qū)1140的存儲器件M000中的數(shù)據(jù)時的操作。首先，根據(jù)表示第0地址的地址信號Adk，X0DEC 1150向存儲器件選擇信號布線X00提供用于激活第0存儲器件的信號。存儲器件M000由此進入數(shù)據(jù)讀取狀態(tài)。然后，連接到存儲器件M000的低階選擇晶體管QY00被設(shè)置為導(dǎo)通狀態(tài)。根據(jù)表示第0地址的地址信號Adi，通過從Y20DEC 1130向低階選擇控制信號布線Y00提供用于激活第0低階選擇晶體管的信號，來導(dǎo)通低階選擇晶體管QY00。此外，連接到低階選擇晶體管QY00的高階選擇晶體管QY0被設(shè)置為導(dǎo)通狀態(tài)。根據(jù)表示第0地址的地址信號Adj，通過從Y10DEC 1110向高階選擇控制信號布線Y0提供用于激活第0高階選擇晶體管QY0的信號，來導(dǎo)通高階選擇晶體管QY0。高階選擇晶體管QY0被連接到讀出放大器SA0。
由此讀出放大器SA0到存儲器件M000是導(dǎo)通的。因而，讀出放大器SA0讀取存儲在存儲器件M000中的數(shù)據(jù)，并且將該數(shù)據(jù)傳輸?shù)竭B接在后續(xù)級中的模塊。
在此描述例如當(dāng)存儲器將數(shù)據(jù)存儲到C0扇區(qū)1140的存儲器件M000中時的操作。首先，根據(jù)表示第0地址的地址信號Adk，X0DEC1150向存儲器件選擇信號布線X00提供用于激活第0存儲器件的信號。存儲器件M000由此進入數(shù)據(jù)寫入狀態(tài)。然后，連接到存儲器件M000的低階選擇晶體管QY00被設(shè)置為導(dǎo)通狀態(tài)。根據(jù)表示第0地址的地址信號Adi，通過從Y20DEC 1130向低階選擇控制信號布線Y00提供用于激活第0低階選擇晶體管的信號，來導(dǎo)通低階選擇晶體管QY00。此外，連接到低階選擇晶體管QY00的高階選擇晶體管QY0被設(shè)置為導(dǎo)通狀態(tài)。根據(jù)表示第0地址的地址信號Adj，通過從Y10DEC 1110向高階選擇控制信號布線Y0提供用于激活第0高階選擇晶體管QY0的信號，來導(dǎo)通高階選擇晶體管QY0。高階選擇晶體管QY0被連接到寫電路WC0。
由此寫電路WC0到存儲器件M000是導(dǎo)通的。因而，存儲器件M000的漏極電壓變?yōu)閷戨妷篤D并且寫控制電流IL提供于此。存儲器件M000通過寫電壓VD和寫控制電流IL來存儲數(shù)據(jù)。
圖6示出了在數(shù)據(jù)寫入中變?yōu)閷?dǎo)通的器件的電路圖。下文中將參考圖6的電路圖來詳細描述寫操作。由于寫電路WC0的晶體管QW1的柵極接地，所以晶體管QW1導(dǎo)通并且通過其漏極輸出寫控制電壓VPDD和寫控制電流IL。盡管在布圖中，晶體管QW1的漏極通過布線連接到Y(jié)10選擇器1100，但是在圖6所示的電路中，布線電阻器R連接在晶體管QW1和高階選擇晶體管QY0之間。由于在寫操作中寫控制電流IL流動，所以在布線電阻器R中發(fā)生R*IL的電壓降。因而在高階選擇晶體管的漏極處的電壓是VPDD-R*IL的值。
提供到高階選擇晶體管QY0的柵極的高階選擇控制信號是從Y10DEC 1110中的升高電壓VPPG產(chǎn)生的下降電壓VPGD。如果存儲器件的電流-電壓特性是這樣的，即寫電壓VD遠遠高于負阻生成點，則流過存儲器件的大電流能夠引起存儲器件的惡化。此外，考慮到寫入的變化，不能夠使用存儲器件的電流-電壓特性中發(fā)生快速返回(snap-back)的這樣的幾乎不可控制的區(qū)域。因而，下降電壓VPGD需要是低于負阻生成點的電壓。另一方面，如果寫電壓VD太低，則不能夠執(zhí)行寫入。因此，寫電壓VD需要在低于升高電壓VPPG且等于或者高于允許溝道熱電子注入到存儲器件中的電壓的預(yù)定范圍內(nèi)。這將在后面參考圖7進行詳細描述。在本實施例中，下降電壓VPGD是低于高階選擇晶體管QY0的漏極電壓(VPDD-R*IL)的升高電壓。因而，高階選擇晶體管QY0具有電阻r，并且寫控制電流IL根據(jù)電阻r來確定。高階選擇晶體管QY0的源極電壓是從提供到柵極的下降電壓VPGD中減去晶體管閾值電壓VT的值。因而，高階選擇晶體管QY0的源極電壓是VPGD-VT的值。
連接到高階選擇晶體管QY0的低階選擇晶體管QY00的柵極被提供有來自Y20DEC 1130的升高電壓VPPG。升高電壓VPPG是使低階選擇晶體管QY00足以導(dǎo)通的電壓，使得晶體管的電阻r足夠低。因此，低階選擇晶體管QY00的源極的源極電壓是VPGD-VT的值，其與漏極電壓相同。因此，通過提供到高階選擇晶體管QY0的柵極的下降電壓VPGD來設(shè)置存儲器件M000的寫電壓VD。
從X0DEC 1150向存儲器件M000的柵極提供升高電壓VPPG。由此，存儲器件M000變?yōu)閷?dǎo)通并且通過在寫入中提供的寫電壓VD和寫控制電流IL在存儲節(jié)點(例如，浮柵)中積累電子。
圖7是示出了寫控制電流IL和寫電壓VD之間的關(guān)系的圖線。圖7中的點劃線表示存儲器件的電流-電壓特性。虛線表示流入到遠離寫電路的單元0n中的寫電流曲線b，實線表示流入到接近寫電路的單元mn中的寫電流曲線a。圖線的斜率由于從寫電路到要寫入數(shù)據(jù)的單元的距離不同而不同，這是因為當(dāng)單元較遠時布線電阻較大。
當(dāng)向存儲器件存儲數(shù)據(jù)時，根據(jù)器件的電流-電壓特性來提供寫控制電流IL。當(dāng)位于器件的電流-電壓特性和寫電流曲線的交點處的寫電壓VD高于寫下限電壓時，存儲器件存儲數(shù)據(jù)。存儲器件中的寫速度隨著寫電壓VD升高而升高。
根據(jù)本實施例的非易失性半導(dǎo)體存儲器通過從Y10選擇器到Y(jié)1m選擇器(它們分別被稱作高階選擇器)的選擇器來控制寫電壓VD和寫控制電流IL，由此抑制了由于布圖引起的寫控制電流IL的電流曲線的變化。因此，即使在由于從寫電路到高階選擇器的布線電阻引起從寫電路提供到每個選擇器的寫控制電壓發(fā)生變化的情況中，也能夠通過在高階選擇器中進行寫控制電流IL的控制和寫電壓VD的設(shè)置，使用不受布線電阻R影響的下降電壓和閾值電壓來控制寫電壓VD。由此，芯片中的寫電壓VD是恒定的，不論寫單元的位置如何。因此，在本實施例的非易失性半導(dǎo)體存儲器中，存儲器件的寫速度的變化僅由布線電阻R的差異導(dǎo)致的寫控制電流IL的變化引起。
現(xiàn)有的非易失性半導(dǎo)體存儲器通過使用寫電路的控制晶體管來控制寫電壓和寫控制電流。因此，即使在寫電路中寫控制電壓是恒定的，存儲器件的寫電壓VD是從寫控制電壓減去由于布線電阻R引起的壓降的值。因而，取決于芯片中的存儲器件的位置的布線電阻R的變化引起存儲器件的寫電壓VD的變化。寫曲線的斜率和寫電壓的起始點因而隨著芯片中要寫入數(shù)據(jù)的單元的位置而改變。因此，在現(xiàn)有的非易失性半導(dǎo)體存儲器中，寫速度的變化極大地受到芯片中的單元的位置影響。
此外，本實施例的非易失性半導(dǎo)體存儲器因為寫入變化小而適合用作在一個存儲器件中存儲多個數(shù)據(jù)的多級存儲器。多級存儲器具有用于存儲器件的多個柵極電壓設(shè)置，并且用每個設(shè)置存儲數(shù)據(jù)。因而，要求對應(yīng)于柵極電壓設(shè)置的寫電壓和寫控制電流的精確性。由于本實施例的非易失性半導(dǎo)體存儲器通過使用高階選擇器來控制寫電壓和寫控制電流，因此能夠獲得多級存儲器等所需的足夠的精確控制。
此外，第一實施例的非易失性半導(dǎo)體存儲器通過使用具有少量晶體管的高階選擇器來控制寫電壓和寫控制電流。為了通過晶體管的柵極電壓來控制晶體管的電阻，需要增加晶體管的大小以增強可控制性。使用小晶體管導(dǎo)致小的可控制范圍。本實施例即使在使用微存儲器件的情況下也能夠增加高階選擇晶體管的尺寸，由此實現(xiàn)具有高精度的高度集成存儲器。
此外，由于第一實施例的非易失性半導(dǎo)體存儲器允許設(shè)計大尺寸的高階選擇晶體管，因此能夠使用大的寫控制電流。因此，本實施例能夠?qū)崿F(xiàn)具有高寫速度和高精度的非易失性半導(dǎo)體存儲器。
第二實施例圖8示出了根據(jù)本發(fā)明的第二實施例的存儲器的平面布圖的模型圖。第二實施例的存儲器以與第一實施例的存儲器基本相同的方式來操作。但是，它們的不同之處在于，盡管第一實施例的存儲器通過使用控制高階選擇器(例如Y10選擇器到Y(jié)1m選擇器)的電壓來控制寫電壓和寫控制電流，但是第二實施例的存儲器通過使用控制偶數(shù)低階選擇器(例如Y20選擇器到Y(jié)2n選擇器)和奇數(shù)低階選擇器(例如Y20選擇器E到Y(jié)2n選擇器E)的電壓來控制寫電壓和寫控制電流。此外，由于其通過使用低階選擇器來控制寫電壓和寫控制電流，因此第二實施例的低階選擇器的尺寸比第一實施例的低階選擇器的尺寸大。因此，盡管在第一實施例的存儲器中，每個單元具有一級低階選擇器，但是在第二實施例的存儲器中，每個單元具有位于扇區(qū)的上部和下部中的低階選擇器。
由于根據(jù)第二實施例的存儲器的操作與根據(jù)第一實施例的存儲器的操作基本相同，所以在此不進行詳細描述。下面的描述詳細說明第二實施例的存儲器和第一實施例的存儲器之間不同的高階選擇器、低階選擇器以及選擇器的控制。
一個寫電路WC0、一個讀出放大器SA0、Y10選擇器8100、Y10DEC8110以及連接到Y(jié)10選擇器8100的多個單元805作為根據(jù)第二實施例的存儲功能電路。圖9示出了存儲功能電路900的電路圖。
在存儲功能電路900中，以與第一實施例相同的方式來表示寫電路WC0、讀出放大器SA0以及扇區(qū)中的存儲器件(例如M000到M07n、M700到M77n等)，并且在此不再詳細描述。
Y10選擇器8100具有多個高階選擇晶體管(例如QY0到QY7)。該多個高階選擇晶體管的漏極分別連接到寫電路。該多個高階選擇晶體管的柵極分別被提供有從相應(yīng)的Y10DEC 8110輸出的高階選擇控制信號。高階選擇控制信號激活多個高階選擇晶體管之一。高階選擇控制信號由Y10DEC 8110根據(jù)輸入到Y(jié)10DEC 8110的地址信號Adj和控制電壓VP(包括升高電壓VPPG和電源電壓VCC)產(chǎn)生。
存儲功能電路900包括連接到一個Y10選擇器8100的n個低階偶數(shù)選擇器Y20選擇器8120到Y(jié)2n選擇器812n和低階奇數(shù)選擇器Y20選擇器_E 812e0到Y(jié)2n選擇器_E 812en。由于每個低階選擇器的連接相同，所以在此詳細描述Y20選擇器8120和Y20選擇器_E 812e0。
選擇器Y20選擇器_E 8120具有多個低階選擇晶體管。例如，四個低階選擇晶體管連接到一個高階選擇晶體管。該低階選擇晶體管是偶數(shù)的低階選擇晶體管。此外，選擇器Y20選擇器_E 812e0具有多個低階選擇晶體管。例如，四個低階選擇晶體管連接到一個高階選擇晶體管。該低階選擇晶體管是奇數(shù)的低階選擇晶體管。多個低階選擇晶體管分別連接到相應(yīng)的高階選擇晶體管的源極。表示每個低階選擇晶體管的參考標(biāo)號是這樣的，即第二位表示相應(yīng)的高階選擇晶體管的參考標(biāo)號而第一位表示低階選擇晶體管的參考標(biāo)號。例如，連接到第0高階選擇晶體管QY0的第0到第7低階選擇晶體管的參考標(biāo)號分別為QY00到QY07。因而，Y20選擇器8120具有低階選擇晶體管QY00、QY02、QY04和QY06，Y20選擇器_E 812e0具有低階選擇晶體管QY01、QY03、QY05和QY07。
Y20選擇器8120的低階選擇晶體管的柵極被提供有從Y20DEC8130輸出的低階選擇控制信號。例如，連接到第0到第7高階選擇晶體管的第0低階選擇晶體管(QY00到QY70)通過Y20DEC 8130的布線Y00被提供有相同的低階選擇控制信號。
Y20選擇器_E 812e0的低階選擇晶體管的柵極被提供有從Y20DEC_E 813e0輸出的低階選擇控制信號。例如，連接到0到第7高階選擇晶體管的第1低階選擇晶體管(QY01到QY71)通過Y20DEC_E813e0的布線Y01被提供有相同的低階選擇控制信號。
低階選擇控制信號激活連接到Y(jié)20DEC 8130和Y20DEC_E 813e0的多條控制布線(例如Y00到Y(jié)07)之一。低階選擇控制信號是由Y20DEC 8130和Y20DEC_E 813e0根據(jù)輸入到Y(jié)20DEC 8130和Y20DEC_E 813e0的地址信號Adi和控制電壓VP(包括升高電壓VPPG和電源電壓VCC)產(chǎn)生的。
存儲器具有對應(yīng)于每個Y2選擇器的一個扇區(qū)。例如，C0扇區(qū)1140連接到Y(jié)20選擇器1120。
下面詳細描述Y10DEC 8110的內(nèi)部。圖10示出了表示Y10DEC8110的電路圖。圖10所示的Y10DEC 1000包括供給電壓選擇器1001和高階選擇控制信號生成器1010到1017。Y10DEC 8110被提供有升高電壓VPPG和電源電壓VCC。
供給電壓選擇器1001包括晶體管QY10010和QY10011。晶體管QY10011的柵極被提供有選擇信號PG，晶體管QY10010的柵極被提供有與選擇信號PG反相的選擇信號NPG。晶體管QY10010的源極被提供有升高電壓VPPG，漏極被連接到晶體管QY10011的漏極。晶體管QY10011的源極被提供有電源電壓VCC。在晶體管QY10010和QY10011之間的節(jié)點作為供給電壓選擇器1001的輸出?？傊?，供給電壓選擇器1001根據(jù)選擇信號PG和NPG輸出升高電壓VPPG或者電源電壓VCC。
譯碼器Y10DEC 1000具有與高階選擇晶體管相同數(shù)量的高階選擇控制信號生成器。由于在本實施例中高階選擇晶體管的數(shù)量為8，所以高階選擇控制信號生成器的數(shù)量也是8。高階選擇控制信號生成器具有相同的電路結(jié)構(gòu)，在此詳細描述高階選擇控制信號生成器1010。
高階選擇控制信號生成器1010包括ADYa 10100、反相器10101和10102、高電壓開關(guān)10103、PMOS晶體管QY1001和NMOS晶體管QY1002。
ADYa 10100根據(jù)輸入地址信號Adj來輸出高電平或者低電平的信號。然后，該信號通過與ADYa 10100串聯(lián)連接的反相器10101和10102輸入到高電壓開關(guān)10103。
被提供有來自ADYa 10100的信號的反相器10101的輸出連接到高電壓開關(guān)10103和晶體管QY1002的柵極。高電壓開關(guān)10103根據(jù)反相器10102的輸出和反相器10101的輸出來輸出從供給電壓選擇器1001提供的電壓或者地電壓。高電壓開關(guān)10103的輸出連接到PMOS晶體管QY1001的柵極。
PMOS晶體管QY1001的源極連接到供給電壓選擇器1002的輸出，漏極連接到NMOS晶體管QY1002的漏極。NMOS晶體管QY1002的源極連接到地。PMOS晶體管QY1001和NMOS晶體管QY1002之間的節(jié)點作為高階選擇控制信號生成器1010的輸出，通過其輸出高階選擇控制信號。
當(dāng)高電平信號被提供到PMOS晶體管QY1001的柵極時，PMOS晶體管QY1001截止，當(dāng)?shù)碗娖叫盘柋惶峁┑狡鋿艠O時，其導(dǎo)通。當(dāng)高于閾值電壓的電壓被提供到NMOS晶體管QY1002的柵極時，NMOS晶體管QY1002導(dǎo)通，當(dāng)?shù)碗娖叫盘柋惶峁┑狡鋿艠O時，其截止。反相器10102和高電壓開關(guān)10103控制晶體管QY1001和QY1002的柵極電壓，從而當(dāng)PMOS晶體管QY1001導(dǎo)通時NMOS晶體管QY1002截止，當(dāng)PMOS晶體管QY1001截止時NMOS晶體管QY1002導(dǎo)通?？傊?，高階選擇控制信號生成器1010根據(jù)地址信號Adj輸出低電平信號或者從供給電壓選擇器1001輸出的電壓。
由于Y20DEC 8130和Y20DEC_E 813e0具有相同的內(nèi)部電路，僅是連接到輸出的低階選擇器不同，因此下面的描述僅詳細描述Y20DEC8130。
下面詳細說明Y20DEC 8130的內(nèi)部。圖11示出了表示Y20DEC8130的電路圖。圖11所示的Y20DEC 1100包括下降電壓生成器1101、供給電壓選擇器1102和低階選擇控制信號生成器1110到1116。Y20DEC 8130被提供有升高電壓VPPG和電源電壓VCC。
下降電壓生成器1101包括電阻器11010和R3、放大器11011和晶體管QY11010。電阻器11010連接在升高電壓VPPG和地電壓之間，并且放大器11011的正輸入端連接到電阻器11010的分壓電阻器，它們是R1和R2。放大器11011的輸出連接到晶體管QY11010的柵極。晶體管QY11010的源極被提供有控制電壓VPPG，電阻器R3連接在晶體管QY11010的源極和地之間。晶體管QY11010和電阻器R3之間的節(jié)點連接到放大器11011的負輸入端，并且其作為下降電壓生成器1101的輸出。
總之，下降電壓生成器1101輸出一電壓，其經(jīng)由放大器11011的緩沖器、晶體管QY11010和電阻器R3從根據(jù)電阻器R1和R2的比產(chǎn)生的控制電壓VPPG下降。
供給電壓選擇器1002包括晶體管QY11021和QY11022。晶體管QY11022的柵極被提供有選擇信號PG，晶體管QY11021的柵極被提供有選擇信號NPG，其是選擇信號PG的反相。晶體管QY11021的源極連接到下降電壓生成器1101的輸出，漏極連接到晶體管QY11022的漏極。晶體管QY11022的源極被提供有電源電壓VCC。晶體管QY11021和QY11022之間的節(jié)點作為供給電壓選擇器1102的輸出?？傊?，供給電壓選擇器1102根據(jù)選擇信號PG和NPG輸出從下降電壓生成器1101輸出的下降電壓VPGD或者電源電壓VCC。
譯碼器Y20DEC 1100具有與要整體被控制的低階選擇晶體管相同數(shù)量的低階選擇控制信號生成器。在本實施例中，Y20選擇器8120包括奇數(shù)的低階選擇晶體管組，Y20選擇器_E 812e0包括偶數(shù)的低階選擇晶體管組?？傊?，由于Y20選擇器8120控制8個低階選擇晶體管組中的4個，所以低階選擇控制信號生成器的數(shù)量是4。低階選擇控制信號生成器具有相同的電路結(jié)構(gòu)，在此將詳細描述低階選擇控制信號生成器1110。
低階選擇控制信號生成器1110包括ADYb 11100、反相器11101和11102、高電壓開關(guān)11103、PMOS晶體管QY1101、NMOS晶體管QY1102。
ADYb 11100根據(jù)輸入地址信號Adi來輸出高電平或者低電平信號。然后該信號通過與ADYb 11100串聯(lián)連接的反相器11101和11102輸入到高電壓開關(guān)11103。
被提供有來自ADYb 11100的信號的反相器11101的輸出連接到高電壓開關(guān)11103和晶體管QY1102的柵極。高電壓開關(guān)11103根據(jù)反相器11102的輸出和反相器11101的輸出來輸出從供給電壓選擇器1102提供的電壓或者地電壓。高電壓開關(guān)11103的輸出連接到PMOS晶體管QY1101的柵極。
PMOS晶體管QY1101的源極連接到供給電壓選擇器1102的輸出，漏極連接到NMOS晶體管QY1102的漏極。NMOS晶體管QY1102的源極連接到地。PMOS晶體管QY1101和NMOS晶體管QY1102之間的節(jié)點作為低階選擇控制信號生成器1110的輸出，通過其輸出低階選擇控制信號。
當(dāng)向PMOS晶體管QY1101的柵極提供高電平信號時，PMOS晶體管QY1101截止，當(dāng)向其柵極提供低電平信號時其導(dǎo)通。當(dāng)向NMOS晶體管QY1102的柵極提供高于閾值電壓的電壓時，NMOS晶體管QY1102導(dǎo)通，當(dāng)向其柵極提供低電平信號其截止。反相器11102和高電壓開關(guān)11103控制晶體管QY1101和QY1102的柵極電壓，從而當(dāng)PMOS晶體管QY1101導(dǎo)通時NMOS晶體管QY1102截止，當(dāng)PMOS晶體管QY1101截止時NMOS晶體管QY1102導(dǎo)通?？傊碗A選擇控制信號生成器1110根據(jù)地址信號Adi輸出低電平信號或者從供給電壓選擇器1102輸出的電壓。
如前所述，盡管在根據(jù)第一實施例的存儲器中，在數(shù)據(jù)寫入中，控制高階選擇器的Y10DEC 1110使用下降電壓作為有效信號。另一方面，在根據(jù)第二實施例的存儲器中，控制低階選擇器的Y20DEC 8130和Y20DEC_E 813e0使用下降電壓作為有效信號。
圖12示出了在向根據(jù)第二實施例的存儲器件M000寫入數(shù)據(jù)中變?yōu)閷?dǎo)通的器件的電路圖。下文中將參考圖12的電路圖來詳細描述寫操作。由于寫電路WC0的晶體管QW1的柵極接地，所以晶體管QW1導(dǎo)通并且通過其漏極輸出寫控制電壓VPDD和寫控制電流IL。盡管在布圖中，晶體管QW1的漏極通過布線連接到Y(jié)10選擇器8100，但是在圖12所示的電路中，布線電阻器R連接在晶體管QW1和高階選擇晶體管QY0之間。由于在寫操作中寫控制電流IL流動，所以在布線電阻器R中發(fā)生R*IL的電壓降。因而在高階選擇晶體管的漏極處的電壓是VPDD-R*IL的值。
提供到高階選擇晶體管QY0的柵極的高階選擇控制信號是在Y10DEC 8110中產(chǎn)生的升高電壓VPPG。升高電壓VPPG是使高階選擇晶體管QY0足以導(dǎo)通的電壓，使得在導(dǎo)通狀態(tài)中的晶體管的電阻r足夠低的電壓。因此，高階選擇晶體管的源極的源極電壓是VPDD-R*IL的值。
從Y20DEC 8130向連接到高階選擇晶體管QY0的低階選擇晶體管QY00的柵極提供從升高電壓VPPG產(chǎn)生的下降電壓VPGD。如果存儲器件的電流-電壓特性是這樣的，即寫電壓VD遠遠高于負阻生成點，流過存儲器件的大電流引起存儲器件的惡化。此外，考慮到寫入的變化，不能夠使用存儲器件的電流-電壓特性中發(fā)生快速返回的這樣的幾乎不可控制的區(qū)域。因而，下降電壓VPGD需要是低于存儲器件的負阻生成點的電壓。另一方面，如果寫電壓VD太低，則不能夠執(zhí)行寫入。因此，寫電壓VD需要在低于升高電壓VPPG且等于或高于允許溝道熱電子注入到存儲器件中的電壓的預(yù)定范圍內(nèi)。在本實施例中，下降電壓VPGD是低于低階選擇晶體管QY00的漏極電壓(VPDD-R*IL)的升高電壓。因而，低階選擇晶體管QY00具有電阻r，并且寫控制電流IL根據(jù)電阻r來確定。低階選擇晶體管QY00的源極電壓是從提供到柵極的下降電壓VPGD中減去晶體管閾值電壓VT的值。因而，低階選擇晶體管QY00的源極電壓是VPGD-VT的值。因此，通過提供到低階選擇晶體管QY00的柵極的下降電壓VPGD來設(shè)置存儲器件M000的寫電壓VD。
從X0DEC 1150向存儲器件M000的柵極提供升高電壓VPPG。由此，存儲器件M000變?yōu)閷?dǎo)通并且通過寫電壓VD和寫控制電流IL在存儲節(jié)點(例如，浮柵)中積累電子。
根據(jù)本實施例的非易失性半導(dǎo)體存儲器通過從Y20選擇器到Y(jié)2n選擇器(分別被稱作低階選擇器)的選擇器來控制寫電壓VD和寫控制電流IL，由此抑制了由于布圖引起的寫電壓VD的變化。確定接近存儲器件的位置的寫電壓降低了從用于確定寫電壓的選擇器到存儲器件的布線的影響。因而能夠為存儲器件提供具有比第一實施例高的精度的寫電壓。
在第二實施例的存儲器中，與第一實施例相比，能夠通過接近存儲器件的選擇器來控制寫電壓和寫控制電流。由此，根據(jù)第二實施例的存儲器能消除從寫電路到高階選擇器的布線電阻和從高階選擇器到低階選擇器的布線電阻的影響。由此，能夠進一步抑制芯片中的布圖引起的寫速度變化。
由于第二實施例的存儲器通過低階選擇器來控制寫電壓和寫控制電流，所以每個低階選擇器的晶體管尺寸大。因此，在布圖中的低階選擇器的面積大。但是，由于能夠控制接近存儲器件的位置中的寫電壓和寫控制電流，所以本實施例的存儲器有效地用作需要高寫入精度的存儲器(例如，多級存儲器)等。
本發(fā)明不限于上述實施例，而是能夠以多種方式變化。本發(fā)明的目的在于通過用于選擇存儲器件的選擇器來控制寫電壓和寫控制電流。例如，盡管上述實施例控制了高階選擇器或者低階選擇器中的柵極電壓，但是既控制高階選擇器也控制低階選擇器中的柵極電壓也是可行的。如果選擇器具有多級結(jié)構(gòu)，可以控制選擇器的任一級中的柵極電壓。此外，如果在考慮選擇器和存儲器件的位置的情況下，對每個選擇器控制用于控制選擇器的下降電壓VPGD，或者在考慮選擇器和存儲器件的位置的情況下來確定選擇器的晶體管大小，則能夠降低由于布線電阻引起的電流曲線的斜率的變化。由此，能夠?qū)崿F(xiàn)具有比上述實施例更小的變化和更高的可控制性的非易失性半導(dǎo)體存儲器。
盡管第二實施例通過分別與之對應(yīng)的譯碼器來控制偶數(shù)低階選擇器和奇數(shù)低階選擇器，但是通過一個譯碼器來控制低階選擇器也是可行的。
顯然，本發(fā)明不限于上述實施例，而是可以在不偏離本發(fā)明的范圍和精神的情況下進行修改和變化。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲器，其包括用于存儲數(shù)據(jù)的多個存儲器件；用于提供用于數(shù)據(jù)寫入的高電壓的寫電路；連接在所述寫電路和所述多個存儲器件之間的多個選擇器，用于從所述多個存儲器件中選擇一個存儲器件；以及控制電路，用于從所述多個選擇器中選擇一個選擇器、將控制電壓輸入到所選選擇器的控制端、以及根據(jù)所述控制電壓設(shè)置存儲器件的寫電壓。
2.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器，其中根據(jù)輸入到選擇器的控制電壓和所述選擇器的閾值電壓來設(shè)置存儲器件的漏極電壓。
3.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器，其中每個選擇器包括連接到后續(xù)級中的多個選擇器的高階選擇器和連接到后續(xù)級中的多個存儲器件的低階選擇器。
4.根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲器，包括第一控制電路，用于控制高階選擇器的柵極電壓和控制流入存儲器件中的電流。
5.根據(jù)權(quán)利要求3的非易失性半導(dǎo)體存儲器，包括第二控制電路，用于控制低階選擇器的柵極電壓和控制流入存儲器件中的電流。
6.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器，包括能夠在一個器件中存儲多個數(shù)據(jù)的存儲器件，其中由所述控制電路來控制電流。
7.一種非易失性半導(dǎo)體存儲器，其包括用于接收升高電壓并輸出寫電壓的寫電路；用于存儲數(shù)據(jù)的多個存儲器件；以及連接在所述寫電路和所述多個存儲器件之間的多個選擇器，用于從所述多個存儲器件中選擇一個存儲器件，其中，在數(shù)據(jù)寫入中，低于寫電壓的電壓被提供到從所述多個選擇器中選擇的選擇器的控制端，并且該電壓通過所選選擇器被提供到存儲器件的漏極，以便從存儲器件中選擇一個存儲器件。
8.一種非易失性半導(dǎo)體存儲器，其包括用于存儲數(shù)據(jù)的多個存儲器件；用于提供用于數(shù)據(jù)寫入的高電壓的寫電路；連接在所述寫電路和所述多個存儲器件之間的第一和第二選擇器，在數(shù)據(jù)寫入中，從第一和第二選擇器中選擇多個選擇器，從而從所述多個存儲器件中選擇一個存儲器件；以及控制電路，用于控制所選存儲器件的漏極電壓以使其恒定，不論所述多個存儲器件和寫電路之間的距離如何。
全文摘要
一種非易失性半導(dǎo)體存儲器，包括用于存儲數(shù)據(jù)的多個存儲器件；用于提供用于數(shù)據(jù)寫入的高電壓的寫電路；連接在所述寫電路和所述多個存儲器件之間的多個選擇器，用于從所述多個存儲器件中選擇一個存儲器件；以及控制電路，用于從所述多個選擇器中選擇一個選擇器、將控制電壓輸入到所選選擇器的控制端、以及根據(jù)所述控制電壓設(shè)置存儲器件的寫電壓。
文檔編號G11C16/06GK1841562SQ20061007385
公開日2006年10月4日 申請日期2006年3月31日 優(yōu)先權(quán)日2005年3月31日
發(fā)明者橋本潔和, 菅原寬 申請人:恩益禧電子股份有限公司