專利名稱：具有第一、第二、和第三值的占空比檢測器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有第一、第二和第三值的占空比檢測器。
背景技術(shù)：
許多數(shù)字電路接收時(shí)鐘信號來運(yùn)行。接收時(shí)鐘信號來運(yùn)行的一種電路類型是存儲電路，例如動態(tài)隨機(jī)存取存儲器(DRAM)、同步動態(tài)隨機(jī)存取存儲器(SDRAM)或雙數(shù)據(jù)速率同步動態(tài)隨機(jī)存取存儲器(DDR-SDRAM)。在以高頻運(yùn)行的存儲電路中，重要的是具有大約50％占空比的時(shí)鐘信號。這為存儲電路在用于傳送數(shù)據(jù)的時(shí)鐘周期的高電平階段(highlevel phase)和低電平階段(low level phase)提供近似等量的時(shí)間，例如將上升沿?cái)?shù)據(jù)鎖存到存儲電路以及鎖存來自存儲電路的下降沿?cái)?shù)據(jù)。
通常，時(shí)鐘信號由例如晶體振蕩器的振蕩器和時(shí)鐘電路提供。振蕩器和時(shí)鐘電路通常提供不具有50％占空比的時(shí)鐘信號。例如，時(shí)鐘信號可以具有45％占空比，其中高電平階段是一個(gè)時(shí)鐘周期的45％而低電平階段是時(shí)鐘周期剩下的55％。為了校正或改變時(shí)鐘信號的占空比，占空比檢測器能夠指示時(shí)鐘信號的占空比，并且占空比檢測器的輸出能夠被提供給將時(shí)鐘信號校正為具有大約50％占空比的時(shí)電路。
由于這些和其他原因需要本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)方面提供一種包括第一電路的占空比檢測器，配置為接收包括第一電平和第二電平的時(shí)鐘周期。該第一電路配置為獲得基于第一電平長度的第一值并獲得基于第二電平長度的第二和第三值。將第一值與第二以及第三值相比較以確定時(shí)鐘周期的占空比范圍。
附圖簡述

圖1是說明根據(jù)本發(fā)明的電子系統(tǒng)的一個(gè)實(shí)施例的方框圖。
圖2是說明根據(jù)本發(fā)明的占空比檢測器的一個(gè)實(shí)施例的方框圖。
圖3是說明階段長度(phase length)檢測電路的一個(gè)實(shí)施例的圖。
圖4是說明比較器電路的一個(gè)實(shí)施例的圖。
圖5是說明根據(jù)本發(fā)明的占空比檢測器的一個(gè)實(shí)施例的操作的時(shí)序圖。
詳細(xì)描述在下面的詳細(xì)描述中，對附圖進(jìn)行參考，附圖構(gòu)成本文的一部分，在附圖中示出可實(shí)現(xiàn)本發(fā)明的具體實(shí)施例。在這點(diǎn)上，參考所描述的附圖的方向來使用例如“上”、“下”、“前”、“后”、“前向的”、“背向的”等的方向術(shù)語。由于本發(fā)明實(shí)施例的組成部分能夠在多個(gè)不同的方向，因此使用方向術(shù)語的目的在于說明而決不是限制。應(yīng)當(dāng)理解，可以采用其他的實(shí)施例，并且可以改變結(jié)構(gòu)或邏輯而不脫離本發(fā)明的范圍。因此，下面的詳細(xì)描述并不是用于限定，并且本發(fā)明的范圍由所附權(quán)利要求來定義。
圖1是說明根據(jù)本發(fā)明的電子系統(tǒng)20的一個(gè)實(shí)施例的方框圖。電子系統(tǒng)20包括主機(jī)22和存儲電路24。主機(jī)22經(jīng)由存儲通信路徑26電耦合到存儲電路24。主機(jī)22可以是任何適合的電子主機(jī)，例如包括微處理器或微控制器的計(jì)算機(jī)系統(tǒng)。存儲電路24可以是任何適合的存儲器，例如采用時(shí)鐘信號來運(yùn)行的存儲器。在一個(gè)實(shí)施例中，存儲電路24包括隨機(jī)存取存儲器，例如動態(tài)隨機(jī)存取存儲器(DRAM)、同步動態(tài)隨機(jī)存取存儲器(SDRAM)或雙數(shù)據(jù)速率同步動態(tài)隨機(jī)存取存儲器(DDR-SDRAM)。
存儲電路24包括在30接收時(shí)鐘信號CLK和在32接收反相時(shí)鐘信號bCLK的占空比檢測器28。在30的時(shí)鐘信號CLK是在32的反相時(shí)鐘信號bCLK的倒置。在一個(gè)實(shí)施例中，占空比檢測器28在30接收來自主機(jī)22經(jīng)由存儲通信路徑26的時(shí)鐘信號CLK和/或在32接收來自主機(jī)22經(jīng)由存儲通信路徑26的反相時(shí)鐘信號bCLK。在其他實(shí)施例中，占空比檢測器28在30接收來自任何適合設(shè)備(例如存儲電路24或適合的外部存儲電路24的一部分的專用時(shí)鐘電路)的時(shí)鐘信號CLK和/或在32接收來自任何適合設(shè)備(例如存儲電路24或適合的外部存儲電路24的一部分的專用時(shí)鐘電路)的反相時(shí)鐘信號bCLK。
占空比檢測器28提供在34的OUTPUT1和在36的OUTPUT2的兩個(gè)輸出信號來指示在30的時(shí)鐘信號CLK的占空比范圍。占空比檢測器28提供在34的OUTPUT1和在36的OUTPUT2的兩個(gè)輸出信號來指示在30的時(shí)鐘信號CLK的占空比是否在占空比范圍內(nèi)、大于占空比范圍或小于占空比范圍。占空比檢測器28將在34的OUTPUT1和在36的OUTPUT2的兩個(gè)輸出信號提供給在30的時(shí)鐘信號CLK和在32的反相時(shí)鐘信號bCLK的源。諸如作為存儲電路24或外部存儲電路24的一部分的主機(jī)22或?qū)Ｓ脮r(shí)鐘電路的源校正在30的時(shí)鐘信號CLK和在32的反相時(shí)鐘信號bCLK，以使占空比在占空比范圍內(nèi)。在一個(gè)實(shí)施例中，占空比范圍集中在50％占空比。
圖2是說明根據(jù)本發(fā)明的占空比檢測器28的一個(gè)實(shí)施例的方框圖。占空比檢測器28包括階段長度檢測電路52和比較器電路54。階段長度檢測電路52經(jīng)由比較器通信路徑56電耦合到比較器電路54。
階段長度檢測電路52在58接收時(shí)鐘信號CLK并在60接收反相時(shí)鐘信號bCLK，并且通過比較器通信路徑56提供三個(gè)值給比較器電路54。在58的時(shí)鐘信號CLK是在60的反相時(shí)鐘信號bCLK的倒置。三個(gè)值中的一個(gè)表示在58的時(shí)鐘信號CLK的一個(gè)階段的長度而三個(gè)值中的其他兩個(gè)表示在58的時(shí)鐘信號CLK的其他階段。
比較器電路54接收三個(gè)值并將表示在58的時(shí)鐘信號CLK的一個(gè)階段的長度的一個(gè)值與其他兩個(gè)值中的每一個(gè)作比較。比較器電路54提供在62的OUTPUT1和在64的OUTPUT2的輸出信號，以指示在58的時(shí)鐘信號CLK的占空比范圍。
圖3是說明階段長度檢測電路52的一個(gè)實(shí)施例的圖。階段長度檢測電路52在102接收時(shí)鐘信號CLK并在104和106接收反相時(shí)鐘信號bCLK。在102的時(shí)鐘信號CLK是在104和106的反相時(shí)鐘信號bCLK的倒置。階段長度檢測電路52提供108處的電壓值VA、110處的電壓值VB和112處的電壓值VC給比較器電路，例如比較器電路54(圖2所示的)。
階段長度檢測電路52包括第一階段長度檢測器114、第二階段長度檢測器116和第三階段長度檢測器118。第一階段長度檢測器114在102接收時(shí)鐘信號CLK，并提供表示在102的時(shí)鐘信號CLK的高電平階段長度的在108處的電壓值VA。第二階段長度檢測器116在104接收反相時(shí)鐘信號bCLK，并提供一個(gè)表示在104的反相時(shí)鐘信號bCLK的高電平階段長度(這是在102的時(shí)鐘信號CLK的低電平階段長度)的在110處的電壓值VB。第三階段長度檢測器118在106接收反相時(shí)鐘信號bCLK，并提供另一個(gè)表示在106的反相時(shí)鐘信號bCLK的高電平階段長度(這是在102的時(shí)鐘信號CLK的低電平階段長度)的在112處的電壓值VC。在其它實(shí)施例中，第一階段長度檢測器114能夠接收反相時(shí)鐘信號bCLK，而第二和第三階段長度檢測器116和118能夠接收時(shí)鐘信號CLK。
第一階段長度檢測器114包括位于120的第一電容器C1、第一開關(guān)晶體管122、第一偏置晶體管124、第一邏輯門126和第一復(fù)位晶體管128。第一開關(guān)晶體管122和第一偏置晶體管124是N-溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，而第一復(fù)位晶體管128是P-溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。此外，第一邏輯門126是與門。在其他實(shí)施例中，第一開關(guān)晶體管122、第一偏置晶體管124和第一復(fù)位晶體管128可以是任何適合類型的晶體管，第一邏輯門126可以是任何適合的邏輯門。
第一復(fù)位晶體管128的漏源極通道的一端在130電耦合到電源VCC，并且第一復(fù)位晶體管128的漏源極通道的另一端在108電耦合到第一開關(guān)晶體管122的漏源極通道的一端和位于120的第一電容器C1的一端。第一開關(guān)晶體管122的漏源極通道的另一端在132電耦合到第一偏置晶體管124的漏源極通道的一端。第一偏置晶體管124的漏源極通道的另一端在134電耦合到基準(zhǔn)例如地，并且位于120的第一電容器C1的另一端在134電耦合到基準(zhǔn)。
第一邏輯門126在102接收時(shí)鐘信號CLK并在136接收選通信號GATE1。第一邏輯門126的輸出在138電耦合到第一開關(guān)晶體管122的柵極。此外，第一復(fù)位晶體管128的柵極在140接收低態(tài)有效復(fù)位信號bRESET，并且第一偏置晶體管124的柵極在142接收偏置電壓VBIAS。
在102的時(shí)鐘信號CLK和在136的選通信號GATE1被提供給第一邏輯門126。如果在136的選通信號GATE1是低邏輯電平，則第一邏輯門126的輸出是處于使第一開關(guān)晶體管122截止的低邏輯電平。第一開關(guān)晶體管122截止時(shí)，在140提供處于低電壓電平的復(fù)位信號bRESET，以使第一復(fù)位晶體管128導(dǎo)通并將位于120的第一電容器C1充電到高電壓電平。在140復(fù)位信號bRESET被轉(zhuǎn)換為高電壓電平，從而使第一復(fù)位晶體管128截至并停止向位于120的第一電容器C1充電。此外，偏置電壓VBIAS在142被提供給第一偏置晶體管124的柵極，以便向第一偏置晶體管124加偏壓從而導(dǎo)通電流。
為在102的時(shí)鐘信號CLK的一個(gè)或多個(gè)高電平階段提供在136的處于高邏輯電平的選通信號GATE1。在136的選通信號GATE1處于高邏輯電平時(shí)，第一邏輯門126的輸出按照102的時(shí)鐘信號CLK。如果在102的時(shí)鐘信號CLK處于高邏輯電平，則第一邏輯門126的輸出處于高邏輯電平從而使第一開關(guān)晶體管122導(dǎo)通，并且電流通過第一開關(guān)晶體管122和第一偏置晶體管124流向在134的基準(zhǔn)。位于120的第一電容器C1在第一開關(guān)晶體管122導(dǎo)通時(shí)放電，并且在108的電壓值VA表示在102的時(shí)鐘信號CLK的高電平階段的長度。
第二階段長度檢測器116包括位于144的第二電容器C2、第二開關(guān)晶體管146、第二偏置晶體管148、第二邏輯門150和第二復(fù)位晶體管152。第二開關(guān)晶體管146和第二偏置晶體管148是NMOS晶體管而第二復(fù)位晶體管152是PMOS晶體管。此外，第二邏輯門150是與門。在其他實(shí)施例中，第二開關(guān)晶體管146、第二偏置晶體管148和第二復(fù)位晶體管152可以是任何適合類型的晶體管，第二邏輯門150可以是任何適合的邏輯門。
第二復(fù)位晶體管152的漏源極通道的一端在130電耦合到電源VCC，并且第二復(fù)位晶體管152的漏源極通道的另一端在110電耦合到第二開關(guān)晶體管146的漏源極通道的一端和位于144的第二電容器C2的一端。第二開關(guān)晶體管146的漏源極通道的另一端在154電耦合到第二偏置晶體管148的漏源極通道的一端。第二偏置晶體管148的漏源極通道的另一端在134電耦合到基準(zhǔn)，并且位于144的第二電容器C2的另一端在134電耦合到基準(zhǔn)。
第二邏輯門150在104接收反相時(shí)鐘信號bCLK并在156接收選通信號GATE2。第二邏輯門150的輸出在158電耦合到第二開關(guān)晶體管146的柵極。此外，第二復(fù)位晶體管152的柵極在140接收低態(tài)有效復(fù)位信號bRESET，第二偏置晶體管148的柵極在142接收偏置電壓VBIAS。
在104的反相時(shí)鐘信號bCLK和在156的選通信號GATE2被提供給第二邏輯門150。如果在156的選通信號GATE2處于低邏輯電平，則第二邏輯門150的輸出是使第二開關(guān)晶體管146截止的低邏輯電平。第二開關(guān)晶體管146截止時(shí)，在140提供處于低電壓電平的復(fù)位信號bRESET，以使第二復(fù)位晶體管152導(dǎo)通并將位于144的第二電容器C2充電到高電壓電平。在140的復(fù)位信號bRESET被轉(zhuǎn)換為高電壓電平，從而使第二復(fù)位晶體管152截止并停止向位于144的第二電容器C2充電。此外，偏置電壓VBIAS在142被提供給第二偏置晶體管148的柵極，以便向第二偏置晶體管148加偏壓從而導(dǎo)通電流。
為在104的反相時(shí)鐘信號bCLK的一個(gè)或多個(gè)高電平階段提供在156的處于高邏輯電平的選通信號GATE2。在156的選通信號GATE2處于高邏輯電平時(shí)，第二邏輯門150的輸出按照104的反相時(shí)鐘信號bCLK。如果在104的反相時(shí)鐘信號bCLK處于高邏輯電平，則第二邏輯門150的輸出處于高邏輯電平從而使第二開關(guān)晶體管146導(dǎo)通。電流通過第二開關(guān)晶體管146和第二偏置晶體管148流向在134的基準(zhǔn)。位于144的第二電容器C2在第二開關(guān)晶體管146導(dǎo)通時(shí)放電，并且在110的電壓值VB表示在104的反相時(shí)鐘信號bCLK的高電平階段(這是在102的時(shí)鐘信號CLK的低電平階段)的長度。
第三階段長度檢測器118包括位于160的第三電容器C3、第三開關(guān)晶體管162、第三偏置晶體管164、第三邏輯門166和第三復(fù)位晶體管168。第三開關(guān)晶體管162和第三偏置晶體管164是NMOS晶體管而第三復(fù)位晶體管168是PMOS晶體管。此外，第三邏輯門166是與門。在其他實(shí)施例中，第三開關(guān)晶體管162、第三偏置晶體管164和第三復(fù)位晶體管168可以是任何適合類型的晶體管，第三邏輯門166可以是任何適合的邏輯門。
第三復(fù)位晶體管168的漏源極通道的一端在130電耦合到電源VCC，并且第三復(fù)位晶體管168的漏源極通道的另一端在112電耦合到第三開關(guān)晶體管162的漏源極通道的一端和位于160的第三電容器C3的一端。第三開關(guān)晶體管162的漏源極通道的另一端在170電耦合到第三偏置晶體管164的漏源極通道的一端。第三偏置晶體管164的漏源極通道的另一端在134電耦合到基準(zhǔn)，并且位于160的第三電容器C3的另一端在134電耦合到基準(zhǔn)。
第三邏輯門166在106接收反相時(shí)鐘信號bCLK并在172接收選通信號GATE2。第三邏輯門166的輸出在174電耦合到第三開關(guān)晶體管162的柵極。此外，第三復(fù)位晶體管168的柵極在140接收低態(tài)有效復(fù)位信號bRESET，并且第三偏置晶體管164的柵極在142接收偏置電壓VBIAS。
在106的反相時(shí)鐘信號bCLK和在172的選通信號GATE2被提供給第三邏輯門166。如果在172的選通信號GATE2是低邏輯電平，則第三邏輯門166的輸出是處于使第三開關(guān)晶體管162截止的低邏輯電平。第三開關(guān)晶體管162截止時(shí)，在140提供處于低電壓電平的復(fù)位信號bRESET，以使第三復(fù)位晶體管168導(dǎo)通并將位于160的第三電容器C3充電到高電壓電平。在140的復(fù)位信號bRESET被轉(zhuǎn)換為高電壓電平，從而使第三復(fù)位晶體管168截止并停止對位于160的第三電容器C3充電。此外，偏置電壓VBIAS在142被提供給第三偏置晶體管164的柵極，以便向第三偏置晶體管164加偏壓從而導(dǎo)通電流。
為在106的反相時(shí)鐘信號bCLK的一個(gè)或多個(gè)高電平階段提供在172的處于高邏輯電平的選通信號。在172的選通信號GATE2處于高邏輯電平時(shí)，第三邏輯門166的輸出按照106的反相時(shí)鐘信號bCLK。如果在106的反相時(shí)鐘信號bCLK處于高邏輯電平，則第三邏輯門166的輸出處于高邏輯電平以使第三開關(guān)晶體管162導(dǎo)通，并且電流通過第三開關(guān)晶體管162和第三偏置晶體管164流向在134的基準(zhǔn)。位于160的第三電容器C3在第三開關(guān)晶體管162導(dǎo)通時(shí)放電，并且在112的電壓值VC表示在106的反相時(shí)鐘信號bCLK的高電平階段(這是在102的時(shí)鐘信號的低電平階段)的長度。
在階段長度檢測電路52中，包括位于120的第一電容器C1、位于144的第二電容器C2和位于160的第三電容器C3的電容器的每一個(gè)具有與其他電容器不同的電容值。位于120的第一電容器C1具有介于位于144的第二電容器C2的電容值和位于160的第三電容器C3的電容值中間的電容值。位于120的第一電容器C1具有的電容值是CV，位于144的第二電容器C2具有的電容值是CV的(1-X)倍并且位于160的第三電容器C3具有的電容值是CV的(1+X)倍，其中X是電容值CV的百分比，例如4％。電容值CV可以在任何適合的電容值范圍中，例如皮法范圍或毫微法范圍。在其他實(shí)施例中，位于120的第一電容器C1可以具有與位于144的第二電容器C2的電容值和位于160的第三電容器C3的電容值有關(guān)的任何適合的電容值。
在運(yùn)行中，階段長度檢測電路52在102接收時(shí)鐘信號CLK并在104和106接收反相時(shí)鐘信號bCLK。此外，階段長度檢測電路52在142接收偏置電壓VBIAS來將每個(gè)偏置晶體管偏置到相同的偏置電壓電平，偏置晶體管包括第一偏置晶體管124、第二偏置晶體管148和第三偏置晶體管164。因此，向每個(gè)偏置晶體管加偏壓來導(dǎo)通等量電流。
在136提供處于低邏輯電平的選通信號GATE1并在156和172提供處于低邏輯電平的選通信號GATE2以使每個(gè)開關(guān)晶體管導(dǎo)通，開關(guān)晶體管包括第一開關(guān)晶體管122、第二開關(guān)晶體管146和第三開關(guān)晶體管162。每個(gè)開關(guān)晶體管都截止時(shí)，在140提供處于低電壓電平的低態(tài)有效復(fù)位信號bRESET，以使復(fù)位晶體管導(dǎo)通，復(fù)位晶體管包括第一復(fù)位晶體管128、第二復(fù)位晶體管152和第三復(fù)位晶體管168。每個(gè)復(fù)位晶體管都導(dǎo)通時(shí)，包括位于120的第一電容器C1、位于144的第二電容器C2和位于160的第三電容器C3的電容器被充電到高電壓電平，例如接近VCC。在對電容器充電之后，在140將低態(tài)有效復(fù)位信號bRESET設(shè)置為高電壓電平，以使復(fù)位晶體管截止并停止對電容器充電。
接下來，在136提供處于高邏輯電平的選通信號GATE1，以使在102的時(shí)鐘信號CLK到達(dá)第一開關(guān)晶體管122。此外，在156和172提供處于高邏輯電平的選通信號GATE2，以使在104的反相時(shí)鐘信號bCLK到達(dá)第二開關(guān)晶體管146并且在106的反相時(shí)鐘信號bCLK到達(dá)第三開關(guān)晶體管162。從在102的時(shí)鐘信號CLK中的高電平階段之前到在102的時(shí)鐘信號CLK中的高電平階段之后提供在136的處于高邏輯電平的選通信號GATE1。從在104和106的反相時(shí)鐘信號bCLK中的高電平階段之前到在104和106的反相時(shí)鐘信號bCLK中的高電平階段之后提供在156和172的處于高邏輯電平的選通信號GATE2。為相同數(shù)量的高電平階段提供在136的處于高邏輯電平的選通信號GATE1以及在156和172的處于高邏輯電平的選通信號GATE2。
例如，為在102的時(shí)鐘信號CLK的一個(gè)高電平階段提供在136的處于高邏輯電平的選通信號GATE1。在136的選通信號GATE1處于高邏輯電平時(shí)，在102的時(shí)鐘信號CLK轉(zhuǎn)換為使第一開關(guān)晶體管122導(dǎo)通的高邏輯電平。當(dāng)?shù)谝婚_關(guān)晶體管122導(dǎo)通從而導(dǎo)電時(shí)，第一電容器120通過第一開關(guān)晶體管122和第一偏置晶體管124放電。當(dāng)102的時(shí)鐘信號CLK轉(zhuǎn)換為低邏輯電平時(shí)，第一開關(guān)晶體管122截止并且第一電容器120停止放電。在136的選通信號GATE1被轉(zhuǎn)換成低邏輯電平，并且在108的結(jié)果電壓值VA表示在102的時(shí)鐘信號CLK的高電平階段的長度。
此外，為在104和106的反相時(shí)鐘信號bCLK的一個(gè)高電平階段提供在156和172的處于高邏輯電平的選通信號GATE2。當(dāng)在102的時(shí)鐘信號CLK轉(zhuǎn)換為低邏輯電平時(shí)，在104和106的反相時(shí)鐘信號bCLK轉(zhuǎn)換為使第二開關(guān)晶體管146和第三開關(guān)晶體管162導(dǎo)通的高邏輯電平。當(dāng)?shù)诙_關(guān)晶體管146導(dǎo)通從而導(dǎo)電時(shí)，第二電容器144通過第二開關(guān)晶體管146和第二偏置晶體管148放電。當(dāng)?shù)谌_關(guān)晶體管162導(dǎo)通從而導(dǎo)電時(shí)，第三電容器160通過第三開關(guān)晶體管162和第三偏置晶體管164放電。當(dāng)在104和106的反相時(shí)鐘信號bCLK轉(zhuǎn)換為低邏輯電平時(shí)，第二開關(guān)晶體管146和第三開關(guān)晶體管162截止并且第二電容器144和第三電容器160停止放電。提供處于低邏輯電平的選通信號GATE2，并且在110的結(jié)果電壓值VB和在112的結(jié)果電壓值VC表示在104和106的反相時(shí)鐘信號bCLK的高電平階段的長度，這是在102的時(shí)鐘信號CLK的低電平階段的長度。
位于144的第二電容器C2的電容值小于位于160的第三電容器C3的電容值并且位于144的第二電容器C2比位于160的第三電容器C3放電快。因此，在110的結(jié)果電壓值VB小于在112的結(jié)果電壓值VC。如果在108的結(jié)果電壓值VA介于在110的結(jié)果電壓值VB和在112的結(jié)果電壓值VC之間，則在102的時(shí)鐘信號CLK具有由電容器的電容值定義的預(yù)定占空比范圍內(nèi)的占空比，電容器包括位于120的第一電容器C1、位于144的第二電容器C2和位于160的第三電容器C3。在一個(gè)實(shí)施例中，如果位于120的第一電容器C1的電容值為電容值CV，位于144的第二電容器C2的電容值為電容值CV減去4％，并且位于160的第三電容器C3的電容值為電容值CV加上4％，介于在110的結(jié)果電壓值VB和在112的結(jié)果電壓值VC之間的在108的結(jié)果電壓值VA指示占空比在49％到51％(或50％加上或減去1％)的范圍中。在其他的實(shí)施例中，電容器的電容值和占空比范圍之間的關(guān)系可以是任何適當(dāng)?shù)年P(guān)系。
如果在108的結(jié)果電壓值VA小于在110的結(jié)果電壓值VB，則高電平階段為高的時(shí)間長度大于低電平階段，并且在102的時(shí)鐘信號CLK的占空比大于預(yù)定的占空比范圍。
如果在108的結(jié)果電壓值VA大于在112的結(jié)果電壓值VC，則高電平階段為高的時(shí)間長度小于低電平階段，并且在102的時(shí)鐘信號CLK的占空比小于預(yù)定的占空比范圍。
圖4是說明比較器電路54的一個(gè)實(shí)施例的圖。比較器電路54在202和204接收電壓值VA、在206接收電壓值VB并在208接收電壓值VC。比較器電路54將在202和204的電壓值VA與在206的電壓值VB以及在208的電壓值VC相比較，并在210提供輸出OUTPUT1并在212提供輸出OUTPUT2。該輸出指示時(shí)鐘信號CLK的占空比范圍，例如時(shí)鐘信號CLK102(圖3中所示)。
比較器電路54包括第一比較器214、第二比較器216、或門218和與門220。第一比較器214的負(fù)輸入端在202接收電壓值VA并且第一比較器214的正輸入端在206接收電壓值VB。第一比較器214的輸出端通過第一輸出路徑222電耦合到或門218的一個(gè)輸入端和與門220的一個(gè)輸入端。此外，第一比較器214接收在224的使能信號EVALUATE，該使能信號EVALUATE能使第一比較器214在第一輸出路徑222上提供輸出。
第二比較器216的負(fù)輸入端在204接收電壓值VA并且第二比較器216的正輸入端在208接收電壓值VC。第二比較器216的輸出端通過第二輸出路徑226電耦合到或門218的一個(gè)輸入端和與門220的一個(gè)輸入端。此外，第二比較器216接收在224的使能信號EVALUATE，該使能信號EVALUATE能使第二比較器216在第二輸出路徑226上提供輸出。
在運(yùn)行中，將在202和204的電壓值VA、在206的電壓值VB和在208的電壓值VC從階段長度檢測電路提供給比較器電路54，該階段長度檢測電路例如是階段長度檢測電路52(圖2所示的)和圖3的階段長度檢測電路52。此外，第一比較器214和第二比較器216接收在224的允許第一比較器214和第二比較器216輸出的使能信號EVALUATE。
如果在202和204的電壓值VA大于在206的電壓值VB而小于在208的電壓值VC，則第一比較器214的輸出是處于低邏輯電平并且第二比較器216的輸出是處于高邏輯電平。相應(yīng)的，或門218的輸出端在210提供高邏輯電平輸出信號OUTPUT1，與門220的輸出端在212提供低邏輯電平輸出信號OUTPUT2。在210的高輸出信號OUTPUT1和在212的低輸出信號OUTPUT2指示在202和204的電壓值VA是介于在206的電壓值VB和在208的電壓值VC之間并且在預(yù)定的占空比范圍中，例如49％和51％之間。
如果在202和204的電壓值VA小于在206的電壓值VB，則在202和204的電壓值VA也小于在208的電壓值VC。第一比較器214的輸出是處于高邏輯電平并且第二比較器216的輸出是處于高邏輯電平。相應(yīng)的，或門218的輸出端在210提供高邏輯電平輸出信號OUTPUT1，與門220的輸出端在212提供低邏輯電平輸出信號OUTPUT2。在210的高輸出信號OUTPUT1和在212的高輸出信號OUTPUT2指示在202和204的電壓值VA小于在206的電壓值VB和在208的電壓值VC，并且時(shí)鐘周期CLK具有的占空比大于預(yù)定的占空比范圍，例如大于51％。
如果在202和204的電壓值VA大于在208的電壓值VC，則在202和204的電壓值VA也大于在206的電壓值VB。第一比較器214的輸出是處于低邏輯電平并且第二比較器216的輸出是處于低邏輯電平。相應(yīng)的，或門218的輸出在210端提供低邏輯電平輸出信號OUTPUT1，與門220的輸出端在212提供低邏輯電平輸出信號OUTPUT2。在210的低輸出信號OUTPUT1和在212的低輸出信號OUTPUT2指示在202和204的電壓值VA大于在206的電壓值VB和在208的電壓值VC，并且時(shí)鐘周期CLK具有的占空比小于預(yù)定的占空比范圍，例如小于49％。
圖5是說明根據(jù)本發(fā)明的占空比檢測器的一個(gè)實(shí)施例的操作的時(shí)序圖。占空比檢測器類似于圖2的占空比檢測器28。該占空比檢測器包括階段長度檢測電路和比較器電路，例如圖3的階段長度檢測電路52和圖4的比較器電路54。
階段長度檢測電路在300接收時(shí)鐘信號CLK并在302接收反相時(shí)鐘信號bCLK，在302的反相時(shí)鐘信號bCLK是在300的時(shí)鐘信號CLK的倒置。此外，階段長度檢測電路在304接收選通信號GATE1、在306接收選通信號GATE2并在308低接收態(tài)有效復(fù)位信號bRESET。另外，階段長度檢測電路還接收偏置電壓(未示出)、例如偏置電壓VBIAS(圖3所示)，用來向偏置晶體管124、148和164加偏壓從而導(dǎo)通電流。
階段長度檢測器在310將電壓值提供給比較器電路，電壓值包括在312的電壓值VA、在314的電壓值VB和在316的電壓值VC。在318的使能信號EVALUATE由比較器電路接收以允許比較器輸出。比較器電路在320提供輸出信號OUTPUT1并在322提供輸出信號OUTPUT2。
開始，在324提供處于低邏輯電平的在304的選通信號GATE1和在306的選通信號GATE2以使開關(guān)晶體管122、146和162截止。在308的復(fù)位信號bRESET在326處于低邏輯電平，從而使復(fù)位晶體管128、152和168導(dǎo)通并將電容器120、144和160充電到在328所示的高電壓電平。為了獲得占空比范圍，在308的復(fù)位信號bRESET在330被轉(zhuǎn)換到高電壓電平以使復(fù)位晶體管128、152和168截止并停止對電容器120、144和160充電。
當(dāng)在300的時(shí)鐘信號CLK是低電平時(shí)，在304的選通信號GATE1在332轉(zhuǎn)換為高邏輯電平。在334，在300的時(shí)鐘信號CLK轉(zhuǎn)換成使第一開關(guān)晶體管122導(dǎo)通的高電平并開始對第一電容器120放電。當(dāng)?shù)谝浑娙萜?20放電時(shí)，在312的電壓值VA在336下降。在338，在300的時(shí)鐘信號CLK轉(zhuǎn)換成使第一開關(guān)晶體管122截止的低電平并停止對第一電容器120放電。在340，在304的選通信號GATE1轉(zhuǎn)換成低邏輯電平，并且在342關(guān)于第一電容器120的在312的結(jié)果電壓值VA表示在300的時(shí)鐘信號CLK的高電平階段的長度。
當(dāng)在302的反相時(shí)鐘信號bCLK是低電平時(shí)，在306的選通信號GATE2在344轉(zhuǎn)換成高邏輯電平。在346，在302的反相時(shí)鐘信號bCLK轉(zhuǎn)換成高電平，這使第二開關(guān)晶體管146和第三開關(guān)晶體管162導(dǎo)通。當(dāng)?shù)诙_關(guān)晶體管146和第三開關(guān)晶體管162導(dǎo)通時(shí)，第二電容器144和第三電容器160開始放電。在348，由于第二電容器144的電容值小于第三電容器160的電容值，因此在314的電壓值VB比在316的電壓值VC放電快。在350，在302的反相時(shí)鐘信號bCLK轉(zhuǎn)換成使第二開關(guān)晶體管146和第三開關(guān)晶體管162截止的低電平。第二開關(guān)晶體管146和第三開關(guān)晶體管162截止使第二電容器144和第三電容器160停止放電。在352，在306的選通信號GATE2轉(zhuǎn)換成低邏輯電平。在354，關(guān)于第二電容器144的在314的結(jié)果電壓值VB是在302的反相時(shí)鐘信號bCLK的高電平階段的長度(這是在300的時(shí)鐘信號CLK的低電平階段的長度)的一種表示。在356，關(guān)于第三電容器160的在316的結(jié)果電壓值VC是在302的反相時(shí)鐘信號bCLK的高電平階段的長度(這是在300的時(shí)鐘信號CLK的低電平階段的長度)的另一種表示。
在358，在318的使能信號EVALUATE轉(zhuǎn)換成高電壓電平以啟動第一比較器214和第二比較器216。在320的輸出信號OUTPUT1和在322的輸出信號OUTPUT2在360變得有效。當(dāng)在312的電壓值VA介于在314的電壓值VB和在316的電壓值VC之間時(shí)，在320的輸出信號OUTPUT1在362處于高邏輯電平，在322的輸出信號OUTPUT2在364處于低邏輯電平。在318的使能信號EVALUATE在366轉(zhuǎn)換成低電壓電平給三態(tài)第一比較器214和第二比較器216。在320的輸出信號OUTPUT1和在322的輸出信號OUTPUT2在368變得無效。在308的復(fù)位信號bRESET在370轉(zhuǎn)換成低電平，這使電容器120、144和160充電，并且在312的電壓值VA、在314的電壓值VB和在316的電壓值VC的電壓值在372到達(dá)高電壓電平。
占空比檢測器將在320的OUTPUT1和在322的OUTPUT2的輸出信號提供給在300的時(shí)鐘信號CLK和在302的反相時(shí)鐘信號bCLK的源。該源接收有效的輸出信號、在320的OUTPUT1和在322的OUTPUT2，介于360和368之間。如果有效的輸出信號、在320的OUTPUT1和在322的OUTPUT2指示在300的時(shí)鐘信號CLK的占空比不在占空比范圍內(nèi)，則源校正在300的時(shí)鐘信號CLK和在302的反相時(shí)鐘信號bCLK以具有接近于占空比范圍并最終在占空比范圍內(nèi)的占空比。
盡管這里說明和描述了具體實(shí)施例，但本領(lǐng)域的技術(shù)人員應(yīng)當(dāng)理解，各種改變和/或等效實(shí)現(xiàn)可以代替示出和描述的具體實(shí)施例，而不脫離本發(fā)明的范圍。本申請要涵蓋這里所討論實(shí)施例的各種修改和變化。因此，本發(fā)明僅通過權(quán)利要求及其等效物來限定。
權(quán)利要求
1.一種占空比檢測器，包括第一電路，配置為接收包括第一電平和第二電平的時(shí)鐘周期并基于第一電平長度獲得第一值以及基于第二電平長度獲得第二和第三值，其中將第一值與第二和第三值相比較以確定所述時(shí)鐘周期的占空比范圍。
2.根據(jù)權(quán)利要求1所述的占空比檢測器，其中所述第一電路包括開關(guān)，所述第一電路配置為選通所述時(shí)鐘周期并將選通的時(shí)鐘周期提供給所述開關(guān)以調(diào)整流經(jīng)所述開關(guān)的電流從而獲得第一值。
3.根據(jù)權(quán)利要求1所述的占空比檢測器，其中所述第一電路包括開關(guān)，所述第一電路配置為選通所述時(shí)鐘周期并將選通的時(shí)鐘周期提供給所述開關(guān)以調(diào)整流經(jīng)所述開關(guān)的電流從而獲得第二值和第三值中的至少一個(gè)。
4.根據(jù)權(quán)利要求1所述的占空比檢測器，其中所述第一電路包括配置為具有第一電容值的第一電容器；配置為具有第二電容值的第二電容器；和配置為具有第三電容值的第三電容器，其中第一電容值介于第二電容值和第三電容值之間。
5.根據(jù)權(quán)利要求4所述的占空比檢測器，其中所述第一電路配置為基于第一電平長度調(diào)整第一電容器的電流以獲得第一值。
6.根據(jù)權(quán)利要求4所述的占空比檢測器，其中所述第一電路配置為基于第二電平長度調(diào)整第二電容器和第三電容器的電流以獲得第二值和第三值。
7.根據(jù)權(quán)利要求4所述的占空比檢測器，其中所述第一電路配置為將第一電容器和第二電容器以及第三電容器充電到充電值，并且基于第一電平長度將第一電容器放電到第一值，基于第二電平長度將第二電容器放電到第二值，基于第二電平長度將第三電容器放電到第三值。
8.根據(jù)權(quán)利要求1所述的占空比檢測器，包括第二電路，所述第二電路配置為比較第一值和第二值并比較第一值和第三值，以提供指示占空比范圍的邏輯信號。
9.根據(jù)權(quán)利要求8所述的占空比檢測器，其中所述第二電路包括配置為接收第一值和第二值以提供第一輸出信號的第一比較器；配置為接收第一值和第三值以提供第二輸出信號的第二比較器；和配置為接收第一輸出信號和第二輸出信號以提供指示所述占空比范圍的邏輯信號的邏輯門。
10.一種隨機(jī)存取存儲器，包括配置為接收時(shí)鐘信號并提供指示所接收的時(shí)鐘信號的占空比范圍的輸出信號的檢測器，其中所述檢測器包括第一電路，配置為基于所述時(shí)鐘信號的第一電平調(diào)整電流以獲得第一值并基于所述時(shí)鐘信號的第二電平調(diào)整電流以獲得第二值和第三值；及第二電路，配置為比較第一值和第二值、比較第一值和第三值以提供所述輸出信號。
11.根據(jù)權(quán)利要求10所述的隨機(jī)存取存儲器，其中所述第二電路配置為指示第一值處于三個(gè)占空比范圍中的一個(gè)，所述三個(gè)占空比范圍包括介于第二值和第三值之間的第一占空比范圍、小于第一占空比范圍的第二占空比范圍和大于第一占空比范圍的第三占空比范圍。
12.根據(jù)權(quán)利要求10所述的隨機(jī)存取存儲器，其中第一電路包括配置為具有第一電容值的第一電容器；配置為具有第二電容值的第二電容器；和配置為具有第三電容值的第三電容器，其中第一電容值介于第二電容值和第三電容值之間。
13.根據(jù)權(quán)利要求12所述的隨機(jī)存取存儲器，其中第一電路包括配置為由所述時(shí)鐘信號的第一電平控制的第一開關(guān)；配置為由所述時(shí)鐘信號的第二電平控制的第二開關(guān)；和配置為由所述時(shí)鐘信號的第二電平控制的第三開關(guān)，其中第一開關(guān)調(diào)整第一電容器的電流以得到第一值，第二開關(guān)調(diào)整第二電容器的電流以得到第二值，第三開關(guān)調(diào)整第三電容器的電流以得到第三值。
14.一種占空比檢測器，包括用于接收包括第一電平和第二電平的時(shí)鐘信號的裝置；用于基于第一電平長度獲得第一值的裝置；用于基于第二電平長度獲得第二值的裝置；用于基于第二電平長度獲得第三值的裝置；和用于將第一值與第二值以及第三值相比較以提供指示所述時(shí)鐘周期的占空比范圍的輸出信號的裝置。
15.根據(jù)權(quán)利要求14所述的占空比檢測器，其中用于比較的裝置包括用于比較第一值和第二值的裝置；用于比較第一值和第三值的裝置；和基于第一值和第二值的比較結(jié)果以及第一值和第三值的比較結(jié)果提供所述輸出信號的裝置。
16.根據(jù)權(quán)利要求14所述的占空比檢測器，其中用于獲得第一值的裝置包括用于選通所接收的時(shí)鐘信號的裝置；和用于基于選通的時(shí)鐘信號和第一電平長度來調(diào)整電流的裝置。
17.根據(jù)權(quán)利要求14所述的占空比檢測器，其中用于獲得第二值的裝置和用于獲得第三值的裝置包括用于選通所接收的時(shí)鐘信號的裝置；和用于基于選通的時(shí)鐘信號和第二電平長度來調(diào)整電流的裝置。
18.根據(jù)權(quán)利要求14所述的占空比檢測器，其中用于獲得第一值的裝置和用于獲得第二值的裝置以及用于獲得第三值的裝置，包括用于對電容器充電的裝置；和用于基于第一電平和第二電平的長度對電容器放電的裝置。
19.一種用于檢測占空比的方法，包括接收包括第一電平和第二電平的時(shí)鐘信號；基于第一電平長度獲得第一值；基于第二電平長度獲得第二值；基于第二電平長度獲得第三值；和將第一值與第二值以及第三值相比較以提供指示所述時(shí)鐘周期的占空比范圍的輸出信號。
20.根據(jù)權(quán)利要求19所述的方法，其中比較第一值包括比較第一值與第二值以獲得第一結(jié)果；比較第一值與第三值以獲得第二結(jié)果；和提供基于第一結(jié)果和第二結(jié)果的輸出信號。
21.根據(jù)權(quán)利要求19所述的方法，包括提供指示第一值處于三個(gè)占空比范圍中的一個(gè)的輸出信號，所述三個(gè)占空比范圍包括介于第二值和第三值之間的第一占空比范圍；小于第一占空比范圍的第二占空比范圍；和大于第一占空比范圍的第三占空比范圍。
22.根據(jù)權(quán)利要求19所述的方法，其中獲得第一值包括選通所接收的時(shí)鐘信號；將第一電容器充電到充電值；和基于選通時(shí)鐘信號中的第一電平長度對第一電容器放電。
23.根據(jù)權(quán)利要求22所述的方法，其中獲得第二值包括對第二電容器充電；和基于所述選通時(shí)鐘信號中的第二電平的長度對第二電容器放電；和獲得第三值包括對第三電容器充電；和基于所述選通時(shí)鐘信號中的第二電平長度對第三電容器放電。
全文摘要
一種包括第一電路的占空比檢測器，配置為接收包括第一電平和第二電平的時(shí)鐘周期。該第一電路配置為基于第一電平長度獲得第一值以及基于第二電平長度獲得第二和第三值。將第一值與第二以及第三值相比較以確定時(shí)鐘周期的占空比范圍。
文檔編號G11C11/40GK1828316SQ20061000890
公開日2006年9月6日 申請日期2006年1月12日 優(yōu)先權(quán)日2005年1月12日
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